CN106817249A - Fc‑ae‑1553仿真通信演示系统及数据发送方法 - Google Patents

Abstract

本发明公开了一种FC‑AE‑1553仿真通信演示系统及数据发送方法，所述FC‑AE‑1553仿真通信演示系统包括：第一子网，包括，第一工控机、第二工控机和第一交换机、第三交换机；第二子网，包括，第三工控机、第四工控机和第二交换机、第四交换机；其中，所述第一工控机、第二工控机、第三工控机、第四工控机、第一交换机和第三交换机组成第一冗余网；所述第一工控机、第二工控机、第三工控机、第四工控机、第二交换机和第四交换机组成第二冗余网；所述第一冗余网及第二冗余网构建FC‑AE‑1553双冗余网络。所述第一工控机、第二工控机、第三工控机、第四工控机为通讯节点，内部分别插入FC‑AE‑1553仿真通讯卡。

Description

FC-AE-1553仿真通信演示系统及数据发送方法

技术领域

本发明涉及高速串行总线通信与测试技术领域，尤指一种FC-AE-1553仿真通信演示系统及数据发送方法。

背景技术

FC(Fibre Channel光纤通道协议)的制定开始于1988年，由美国国家标准委员会ANSI X3T11小组负责。目前已形成了一个庞大的协议族，并且还在不断地更新与完善。近年来，我国也开始大力研究FC协议相关高速互联技术，并连续发布了《GJB6410–2008光纤通道物理和信号接口FC-PH》、《GJB6411–2008光纤通道航空电子环境FC-AE》等一系列FC协议标准，并且已经广泛应用于多种型号的航空航天器内部电子通信网络系统中。

FC协议网络是综合计算机通道和数据网络概念提出的一个不同于传统的通道和网络结构的互连方案。是一种具有高实时性、可靠性、带宽、性价比的开放式通信技术，采用通道计数控制信号传输，使用交换或仲裁环拓扑处理介质访问冲突，采用信用策略控制网络流量。其主要特点如下：

1)采用全双工高速串行总线接口；

2)常用速率为1.0625/2.125/4.25Gbps，并可随着物理接口与传输介质的升级，能达到8/16Gbps的高带宽；

3)传输介质使用波长850nm的多模光纤或1310nm的单模光纤，无中继理论传输距离分别可达到500m与15km，具备超高抗电磁干扰能力；

4)误码率优于10-12，线路传输延时优于5us/km；

5)有效带宽比高，采用8B/10B编码，单帧数据包负载最大可达2112Byte，理论有效带宽优于端口速率的75％；

6)支持点到点，仲裁环，交换网等多种网络拓扑结构，组网灵活；

7)支持全网时钟同步，时钟同步精度优于0.1us；

8)高层协议种类丰富，定义完整。分布式网络协议代表为FC-AE-ASM(匿名签署消息传输协议)，集中控制式网络协议代表为FC-AE-1553(MIL-STD-1553高层FC映射协议)。

FC-AE-1553(Fibre Channel Avionics Environment 1553)是光纤通道航空电子环境1553协议集的简称。其中，FC(光纤通道)协议标准为涵盖了FC-0至FC-4的一个宽范围协议族，定义了类型丰富且方便高层协议调用的底层应用集。

FC-AE(光纤通道航空电子环境)标准则是针对航空电子环境系统特点而定义的一系列上层协议(Up Level Protocol)的集合。这些上层协议选取FC基础协议族的一部分底层应用，专用于航空电子命令、控制、仪表、仿真、信号处理和传感器、视频数据分配等多个方面。

FC-AE-1553就是FC-AE系列协议集中的一种上层协议。其主要特点是基于高速光纤总线，满足实时航空关键飞行指令与关键任务指令的可靠传输。同时，FC-AE-1553协议又定义了继承MIL-STD-1553总线系统，利用桥接方式即可使之通过高速光纤总线来进行设备接入的方法。

FC-AE-1553总线协议的特点如下：

1)采用了光纤通道技术，全速带宽可以达到2.125Gbps甚至更高速率，为未来航空航天设计提足够预留的带宽；

2)FC-AE-1553可以提供10us以下的端到端的传输延迟(一般场景)，能够满足系统快速传输数据的要求；

3)打破了传统1553B的线性结构，FC-AE-1553采用交换式网络结构，允许存在多个网络控制器NC,这样可以保障FC-AE-1553总线网络在同一时刻多个网络终端NT之间可以进行数据通信，而不像线型结构中同一时刻只有两点在进行数据通信；

4)FC-AE-1553的网络节点在FC-AE-1553网络中可以同时充当网络控制器NC和网络终端NT；

5)FC-AE-1553可支持更大的文件传输，传统1553B总线一次消息传输最多完成64个字节的数据传输，而FC-AE-1553一次消息最大可传输4.3G字节的数据，更适合大数据量传输；

6)FC-AE-1553支持光缆传输。采用光纤作为传输介质，多模光纤最大传输距离为500m，单模光纤最大传输距离为10km，可有效减轻整个系统线缆重量，并具有极好的抗电磁干扰能力；

7)FC-AE-1553最大可允许的误码率为10-12，这种极低误码率使得传输高度可靠的数据采用无确认的方式成为可能，支持低开销大块数据的传输；

8)FC-AE-1553支持仲裁环路、交换网式或混合组网结构，进一步扩展了总线的网络规模，使组网设计更加灵活；

9)FC-AE-1553通过1553B协议桥，可桥接MIL-STD-1553总线的低速设备。

未来新一代航天器在整体性能、通讯节点数量、传输距离、信息交互数据量将不断增长，其总线通讯网络对传输带宽、传输距离、网络可靠性设计、传输数据量、网络规模、拓扑结构等关键参数均提出了更高的要求。而目前旧型航天器主要还是采用传统的MIL-STD-1553B总线，尽管MIL-STD-1553B总线具备高可靠性和高实时性等特点，但由于其1Mbps传输带宽的限制已经不能完全满足未来航天器的多种技术指标的要求。

因此，对于新型航天器的研制单位非常有必要探索和预研新型总线技术，为新型航天器研制高速总线通讯网络提供有效的技术储备和前期论证保障。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本发明实施例提供了一种FC-AE-1553仿真通信演示系统及数据发送方法，实现搭建FC-AE-1553总线协议的预研与试验平台，满足FC-AE-1553高速总线通信技术的研究需求。

为了实现上述目的，本发明实施例提供了一种FC-AE-1553仿真通信演示系统，包括：

第一子网，包括，第一工控机、第二工控机和第一交换机、第三交换机；

第二子网，包括，第三工控机、第四工控机和第二交换机、第四交换机；

其中，所述第一工控机、第二工控机、第三工控机、第四工控机、第一交换机和第三交换机组成第一冗余网；所述第一工控机、第二工控机、第三工控机、第四工控机、第二交换机和第四交换机组成第二冗余网；

所述第一冗余网及第二冗余网构建FC-AE-1553双冗余网络；

所述第一工控机、第二工控机、第三工控机、第四工控机为通讯节点，内部分别插入FC-AE-1553仿真通讯卡，所述FC-AE-1553仿真通讯卡用于实现FC-AE-1553协议栈的硬件部分，完成上位机与板卡缓冲区之间的数据交互，FC-AE-1553消息队列的实时控制，FC格式数据帧的组成与分解、发送与接收；

所述第一工控机中FC-AE-1553仿真通讯卡的Port0端口与第一交换机端口Port1连接，第一工控机中FC-AE-1553仿真通讯卡的Port1端口与第三交换机端口Port1连接；

所述第二工控机中FC-AE-1553仿真通讯卡的Port0端口与第一交换机端口Port2连接，第二工控机中FC-AE-1553仿真通讯卡的Port1端口与第三交换机端口Port2连接；

所述第三工控机中FC-AE-1553仿真通讯卡的Port0端口与第二交换机端口Port1连接，第三工控机中FC-AE-1553仿真通讯卡的Port1端口与第四交换机端口Port1连接；

所述第四工控机中FC-AE-1553仿真通讯卡的Port0端口与第二交换机端口Port2连接，第四工控机中FC-AE-1553仿真通讯卡的Port1端口与第四交换机端口Port2连接；

所述第一交换机的Port0端口与第二交换机的Port0端口连接，构建系统第一冗余网络；

所述第三交换机的Port0端口与第四交换机的Port0端口连接，构建系统第二冗余网络。

可选的，所述FC-AE-1553仿真通讯卡，包括：

现场可编程门阵列FPGA单元，用于按照预设的应用需求实现控制逻辑功能；

光模块接口单元SFP，用于收发链路光信号，并将接收到的光信号转化为串行数字信号供FPGA单元处理，同时将来自FPGA单元的串行数字信号转化为光信号发送至光纤链路；

边沿连接器，一端连接仿真通讯卡所插入的宿主计算机背板的总线接口PCI-E插槽，另一端与FPGA单元的编码模块GTX接口连接，用于实现仿真通讯卡与仿真通讯卡所插入的宿主计算机之间的高速数据交换；

同步动态随机存储器SDRAM，固定的板上外部存储芯片，用于FPGA单元内部微处理器PowerPC的指令与数据存储；

配置电路，用于FPGA单元的上电加载配置，为非易失性闪存芯片；

闪存单元，用于FPGA单元内PowerPC的上电加载配置，为非易失性闪存芯片；

时钟单元，用于提供高精度有源时钟，生成供各个电路模块使用的时钟源；

联合测试工作组JTAG接口，用于供FPGA下载配置及用于PowerPC调试使用。

可选的，

所述联合测试工作组JTAG接口共有3套，其中一套供FPGA下载配置专用，另外两套用于PowerPC调试使用。

可选的，所述时钟单元提供的高精度有源时钟为25MHz。

可选的，

所述FC-AE-1553仿真通讯卡还包括以下模块的一种或者两种以上的组合：

双列直插式存储模块DIMM条式连接用插槽，用于FPGA单元的大容量外部数据存储；

前面板LED，用于提供双通道光口工作状态标识；

扩展接口单元，用于自定义多用接口，包括国际通用时间格式码IRIG-B信号、外部触发输入、触发输出信号。

可选的，

所述FPGA单元包括以下子模块中的一种或者两种以上的任意组合：

第一编码模块GTX_0以及第二编码模块GTX_1，用于收发光信号，并实现光信号与串行数据信号之间的相互转换；

路由模块，为FPGA两个通道提供可变的对外数据流拓扑结构，可实现两个通道并行、交叉、内回环等类型的数据路由；

第一主逻辑模块Port_0或第二主逻辑模块Port_1，用于按照预设的应用需求实现控制逻辑功能，

PCI-E IP核模块，用于FGPA单元与上位机PCI-E总线连接的接口模块，直接用IP核例化；

通道数据缓冲及仲裁逻辑模块，用于调度第一主逻辑模块Port_0与第二主逻辑模块Port_1两个逻辑模块对PCI-E总线之间的数据流，解决多端口之间数据传输的冲突。

可选的，所述FPGA单元还包括：

扩展模块，用于预留给扩展功能模块及接口。

可选的，所述第一主逻辑模块Port_0或第二主逻辑模块Port_1包括以下子模块的任意组合：接收缓冲区、发送缓冲区、时标模块、寄存器组、直接内存存取DMA控制器、监控数据预处理模块、缓冲对缓冲BB信用缓冲区、端对端EE信用缓冲区、链路控制逻辑模块、帧建立模块、1553协议模块、发送队列管理模块、发送缓冲区、微处理器PowerPC、微处理器中断控制器PPC、同步动态随机存储器SDRAM控制器、双倍速率同步动态随机存储器DDR2控制器、通道数据缓冲区、本地自定义总线Local Bus、管道突发式缓存PLB；其中，

所述接收缓冲区，用于接收来自路由模块的数据流并缓存，分别提供给监控数据通路、链路控制通路、故障注入通路使用；

所述发送缓冲区，用来缓存来自发送队列管理模块的数据流，对齐、整理并发送至路由模块；

所述时标模块，用于生成时间戳；

所述寄存器组，具有与基址寄存器PCI-E BAR空间映射地址的寄存器集合；

所述DMA控制器，用于本地自定义总线Local Bus上各子模块之间的数据流控制；

所述监控数据预处理模块，用于接收和缓冲链路数据，经分类、压缩以及对齐处理，添加时标和附加信息之后，发送至DDR2内或直接发送至通道数据缓冲区；

所述BB信用缓冲区，用于接收具有帧结构的光纤通道协议FC报文和链路响应原语，进行缓冲区对缓冲区流控判断，并提示帧建立模块生成适当的链路响应原语；

所述EE信用缓冲区，用于接收具有帧结构的FC报文，进行端到端缓冲区流控判断，并提示帧建立模块生成适当的FC响应帧；

所述链路控制逻辑模块，用于根据链路上接收到的用于协议层链路控制的原语序列及帧报文，执行相应的链路复位或控制协议，并提示帧建立模块生成适当的FC响应原语序列或响应帧；

所述帧建立模块，用于根据BB信用缓冲区、EE信用缓冲区、链路控制逻辑模块发送的组帧或组原语请求，并根据对应状态寄存器的内容生成适当的FC报文，然后按约定的顺序发送至发送队列管理模块；

所述1553协议模块，用于接收上位机与FC-AE-1553上层协议相关的消息配置信息，管理消息队列、周期、跳转、高低优先逻辑功能；

所述发送队列管理模块，用于接收和缓冲来自多个模块的发送报文，并根据约定规则排序并发送至发送缓冲区，在故障注入模式下，还负责报文长度匹配机制的管理；

所述发送缓冲区，接收并缓冲来自发送队列管理模块的报文，然后发送至路由模块；

所述PowerPC，为例化的FPGA内部硬核；

所述微处理器PPC中断控制器，用于管理作用于PowerPC的中断信号；

所述SDRAM控制器，用于提供访问FPGA外部SDRAM芯片的接口模块；

所述DDR2控制器，用于提供访问FPGA外部DDR2SDRAM芯片的接口模块；

所述通道数据缓冲区，用于管理和缓冲单个通道的主逻辑模块对于PCI-E总线接口模块的上行和下行数据流；

所述Local Bus，用于连接多个子模块的数据、地址以及控制信号的自定义内部总线；

所述PLB，用于连接PowerPC与其相关子模块的内部总线。

本发明实施例还提供了一种通讯节点发送数据的方法，所述方法包括：

1)通过应用程序编程接口API接口向上位机缓冲区写入要发送的数据块Data和发送属性Param；

2)API将数据块做第一次分割，分割块大小为32KB；

3)构建消息传输结构，根据发送属性内容，分别构建为命令序列CMD或状态序列STA，并将数据块第二次分割为2KB大小的传输块结构，构建数据序列；

4)将构建的数据序列下传至数据缓冲区，FPGA逻辑为待发消息结构体添加FC-2层帧结构：帧开始SOF、帧头Head、校验CRC、帧结束EOF，帧结构体以32bit对齐排序；

5)每个待发FC-2帧进入编码逻辑模块，执行8B到10B编码流程，按指定规则将32bit对齐的帧结构体转换成40bit对齐的传输结构体；

6)将40bit对齐的传输结构体按低位到高位的顺序依次以串行队列发送至光纤端口。

本发明实施例还提供了一种通讯节点接收数据的方法，所述方法包括：

1)通过光纤端口接收到串行数据，以10B码为索引检索到帧开始SOF与帧结束EOF，并以此恢复出40bit对齐的帧的编码传输结构体；

2)将40bit对齐的帧的编码传输结构体经10B到8B解码操作，转换成32bit对齐的普通FC-2层帧结构体；

3)FC-2层帧结构体经过帧还原与校验过程，然后根据帧头Head域内的信息将帧按命令序列CMD、状态序列STA、数据序列Data分类；

4)剥离FC-2层帧结构体SOF、Head、CRC、EOF，并重组恢复消息结构体，然后上传至上位机；

5)上位机组织消息结构体之间的合并和转义，通过API接口将数据块Data与数据属性Param提供给用户。

与现有技术相比，本发明实施例提供了一种FC-AE-1553仿真通信演示系统及数据发送方法，搭建了FC-AE-1553总线协议的预研与试验平台，满足FC-AE-1553高速总线通信技术的研究需求。本发明实施例采用机柜上架式结构构成，该仿真演示系统主要由2个独立的机柜组成，每一个机柜构成对应FC-AE-1553总线网络的一个子网，本发明实施例采用交换式组网结构，构建一个FC-AE-1553双冗余网络。并且基于FPGA单元构造了FC-AE-1553仿真通讯卡，并且设置了所述FPGA单元的结构以及FPGA单元主逻辑模块的子模块结构，可以按照预设的应用需求实现控制逻辑功能，从而可以与上位机配合实现本发明实施例的仿真通信演示系统，可以满足用户的多种需求。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本申请技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。在附图中：

图1为本发明实施例提供的FC-AE-1553仿真通信演示系统的结构示意图。

图2为本发明实施例提供的FC-AE-1553仿真通讯卡的结构示意图。

图3为本发明实施例提供的FPGA单元结构示意图。

图4为本发明实施例提供的FPGA单元所包括的第一主逻辑模块Port_0或者第二主逻辑模块Port_1内包含的子模块示意图。

图5为本发明实施例提供的通讯节点发送数据流示意图。

图6为本发明实施例提供的通讯节点接收数据流示意图。

本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

现在将参考附图描述实现本发明各个实施例的数据采集模块。在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本申请的说明，其本身并没有特定的意义。因此，“模块”与“部件”可以混合地使用。

FC-AE-1553将是一项值得进行技术储备和预研的高速总线技术，能够兼容目前用户已经能够成熟应用的传统1553B总线，同时还可以带来FC光纤通道协议的诸多技术优势，从而在保证新型航天器通信网络的高可靠性、高实时性的同时，将极大拓展目前的总线网络设计规模、增大传输距离和传输带宽、使冗余设计比传统1553B总线设计更加灵活。

实施例1

图1为本发明实施例提供的FC-AE-1553仿真通信演示系统的结构示意图。

本发明实施例提供了适用于FC-AE-1553高速总线协议的仿真通信演示系统。所述仿真通信演示系统采用机柜上架式结构构成，该仿真演示系统主要由2个独立的机柜组成，每一个机柜构成对应FC-AE-1553总线网络的一个子网(如图1中所示第一子网及第二子网)，本发明实施例采用交换式组网结构，构建一个FC-AE-1553双冗余网络。

如图1所示，本发明实施例的仿真通信演示系统是由4台显示器、4台工控机(含键盘、鼠标)、4台交换机、2台机柜及线缆组成。第一工控机、第二工控机和第一交换机、第三交换机共同组成一个第一子网，第三工控机、第四工控机和第二交换机、第四交换机共同组成一个第二子网。第一冗余网是由第一工控机、第二工控机、第三工控机、第四工控机、第一交换机和第三交换机共同组成。第二冗余网是由第一工控机、第二工控机、第三工控机、第四工控机、第二交换机和第四交换机共同组成。

可见，在本实施例中，FC-AE-1553高速光纤总线演示系统的网络结构主要由四台光纤交换机实现。光纤交换机之间、交换机与工控机之间通过光纤线按一定方式连接，来构成系统要求的双冗余、双子网拓扑结构网络。

FC-AE-1553高速光纤总线演示系统的四个通讯节点由四台插入FC-AE-1553仿真通讯卡的工控机来担当。所述工控机内分别插入FC-AE-1553仿真通讯卡，用来实现FC-AE-1553协议栈的硬件部分，主要负责完成上位机与板卡缓冲区之间的数据交互，FC-AE-1553消息队列的实时控制，FC格式数据帧的组成与分解、发送与接收等任务。

工控机操作系统及应用软件，则负责实现FC-AE-1553协议栈的软件部分，包括API(二次开发包)与GUI(功能演示软件)。API用于实现上位机与板卡之间的数据交互，为用户提供数据操作接口。GUI用于实现演示系统的图形化仿真监控界面，通过后台API实现直观的图形化FC-AE-1553消息操作。

4U(19英寸上架4U机箱，U指制式上架设备的高度单位，4U是4倍高度)工控机是演示系统的通信节点设备，运行Windows操作系统，提供FC-AE-1553仿真通讯卡的主机运行工作环境，在组建该演示系统时需将FC-AE-553仿真通讯卡插入该设备的PClex16扩展槽。本实施例的4U工控机主要参数如表1所示：

表1 4U工控机主要技术参数

在本实施例中，光纤交换机是演示系统的核心组成设备之一，主要承担交换和构建冗余网络的任务，根据演示系统总体设计的要求，本系统将采用4台光纤交换机，实现组建FC-AE-1553双冗余交换网络，支持实现演示系统要求的全部功能实现。

光纤交换机主要技术参数如下：

1)光纤通道端口：8个(已授权)，可扩展至16个或者24个，端口类型支持通用的E、F、FL和N端口；

2)1，2，4和8Gbps速率自动感应，也可选择编程固定端口速率1，2，4和8Gbps端口匹配速率；

3)完全的Fabric架构，最多可支持239台交换机扩展；

4)服务级别：Class2、Class3和Class F(交换机间帧)；

5)数量流量类型：支持单播、多播(255组)和广播；

6)接口类型：小型可热插拔(光纤接口SFP)LC类型端口，采用单模光纤；

7)最大帧净载荷：2112个字节；

8)系统管理：Telnet、WEB、SNMP。

在本实施例中，FC-AE-1553仿真通讯卡是演示系统各通信节点的硬件接口设备，完全遵从FC-AE-1553总线协议进行协议栈设计，结合配套API(二次开发包)与GUI(功能演示软件)，可实现FC-AE-1553总线网络的上层应用、图形化管理配置、以及协议监控分析等功能。

在本实施例中，所述FC-AE-1553仿真通讯卡主要技术参数：

1)应包含两个SFP光口，光口速率为2.125Gbps；

2)两个光口互为冗余光口，具备热备份功能。当某个网络失效时，通讯节点能及时启用冗余网络；

3)通讯卡节点均可定义成网络控制器NC或者网络终端NT；

4)NC支持周期消息管理，支持条件分支；

5)NC支持非周期消息管理，具有两级优先级；

6)通过仿真通讯软件可以实现简单的网络通讯；

7)通讯卡应为上位机软件提供上行报文接收、自动低层协议处理、报文流量统计、报文错误统计功能；

8)通讯卡应为上位机软件提供下行报文发送、发送条件解析与执行、自动低层协议处理功能；

9)所实现的FC低层协议功能应按《GJB 6410.1-2008》、GJB 6410.2-2008》、GJB6410.3-2008》、GJB 6411-2008》相关定义执行；

10)通讯卡应实现FC-AE-1553上层协议部分功能，协议内容按《INCITS FC-AE-1553REV 0.95》相关定义执行。

FC-AE-1553仿真通信演示系统软件由二次开发包(API)和FC_AE_1553功能演示软件(GUI)构成，二次开发包中集成了FC板卡驱动、FC驱动应用动态库、FC板卡控制库和FC-AE-1553功能库；FC_AE_1553功能演示软件调用FC-AE-1553功能库中的各项API通过图形化界面对板卡进行控制，并额外的提供NM(Network Monitor，网络监控器)数据存储、分析等高级功能。

实施例2

图2为本发明实施例提供的FC-AE-1553仿真通讯卡结构示意图，如图2所示，本实施例提供的仿真通讯卡，包括：

FPGA(Field－Programmable Gate Array，即现场可编程门阵列)单元，用于按照预设的应用需求实现控制逻辑功能；

光模块接口单元SFP，用于收发链路光信号，并将接收到的光信号转化为串行数字信号供FPGA单元处理，同时将来自FPGA单元的串行数字信号转化为光信号发送至光纤链路；

边沿连接器，一端连接仿真通讯卡所插入的宿主计算机背板的PCI-E(总线接口)插槽，另一端与FPGA单元的编码模块GTX接口连接，用于实现仿真通讯卡与仿真通讯卡所插入的宿主计算机之间的高速数据交换。

所述边沿连接器为8通道PCI-E印制板边沿连接接口。

SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)，固定的板上外部存储芯片，用于FPGA内部位微处理器的指令与数据存储；两个通道。

配置电路，用于FPGA的上电加载配置，为非易失性闪存芯片；

闪存单元，用于FPGA内PowerPC的上电加载配置，为非易失性闪存芯片，

时钟单元，用于提供高精度有源时钟，并搭配PLL(Phase Locked Loop，锁相回路或锁相环)电路，生成供各个电路模块使用的时钟源。所述高精度有源时钟为25MHz。

JTAG(Joint Test Action Group，联合测试工作组)接口，3套JTAG接口。其中一套供FPGA下载配置专用，另外两套用于PowerPC调试使用。

在本实施例中，所述仿真通讯卡还包括：

DIMM(Dual-Inline-Memory-Modules，即双列直插式存储模块)条式连接用插槽，用于FPGA的大容量外部数据存储；

可自由扩展内存条容量，两个通道。

在本实施例中，所述仿真通讯卡还包括：

前面板LED，两套彩色LED指示灯，提供直观的双通道光口工作状态标识。

在本实施例中，所述仿真通讯卡还包括：

扩展接口单元，用于自定义多用接口，包括IRIG-B(国际通用时间格式码)信号、外部触发输入、触发输出信号，对内与FPGA连接。

实施例3

参照图3所示，为本发明实施例提供的FPGA单元结构示意图。本发明实施例提供的通讯卡采用双光口双通道结构设计。因此，FPGA单元内部包含两套主逻辑模块，分别对应于两个通道(Port_0和Port_1)，如图3所示，两套主逻辑模块分别为第一主逻辑模块Port_0和第二主逻辑模块Port_1，这两套主逻辑模块内部逻辑完全相同。除了以上两个主逻辑模块外，FPGA单元内还包括路由模块，以及PCI-E IP核模块，用于实现板卡硬件与宿主计算机之间的通信；还包括与PCI-E核对应的通道数据缓冲与仲裁逻辑模块；还包括充当FC通道编码层的两个GTX模块(第一编码模块GTX_0、第二编码模块GTX_1)，用于实现板卡硬件对光纤传输介质的电-光信号编码与转化，还包括扩展模块。

参照图3所示，以下详细描述各个模块的功能。

首先需要说明的是，IP核例化是指将事先定义好的，能实现特定功能的FPGA代码，以特定的流程添加到使用者的设计方案中，并实现该特定功能的过程。

所述第一编码模块GTX_0以及第二编码模块GTX_1，第一编码模块GTX_0模块与第一光纤接口SFP_0和路由模块直接接口，第二编码模块GTX_1模块与第二光纤接口SFP_1和路由模块直接接口，是FPGA内部直接例化的IP核模块，用于对外连接实施例1中所述的光模块SFP接口单元，收发光信号，并实现光信号与串行数据信号之间的相互转换。另外实现FC通道的FC-1编码层功能，为主逻辑模块提供32位(或40位)的并行数据的收发功能；

路由模块，为FPGA两个通道提供可变的对外数据流拓扑结构。根据上层软件配置，可实现两个通道并行、交叉、内回环等类型的数据路由；

第一主逻辑模块Port_0(或第二主逻辑模块Port_1)：按照预设的应用需求实现控制逻辑功能，包括部分FC-2层协议、故障注入、链路数据缓冲与预处理等子模块。同时，还包含对SDRAM、DDR2、Flash、JTAG、扩展接口等FPGA外部设备的接口子模块；

PCI-E IP核模块，用于FGPA与上位机PCI-E总线连接的接口模块，直接用IP核例化，使本发明实施例的测试卡可被上位机识别为一个PCI-E设备；

通道数据缓冲及仲裁逻辑模块，用于调度第一主逻辑模块Port_0与第二主逻辑模块Port_1两个逻辑模块对PCI-E总线之间的数据流，解决多端口之间数据传输的冲突问题；

扩展模块，用于预留给本发明实施例的通用仿真测试卡的扩展功能模块及接口。

实施例4

如上所述，第一主逻辑模块Port_0与第二主逻辑模块Port_1是FPGA功能实现的核心，所述模块内部包含了大量子模块来实现不同的逻辑或接口。下面将参照图4所示，详细描述一下第一主逻辑模块Port_0或者第二主逻辑模块Port_1内包含的子模块。

参展图4所示，所述第一主逻辑模块Port_0或者第二主逻辑模块Port_1包含以下子模块：接收缓冲区、发送缓冲区、时标模块、寄存器组、DMA(直接内存存取)控制器、监控数据预处理模块、BB(Buffer to Buffer，缓冲对缓冲)信用缓冲区、EE(端对端)信用缓冲区、链路控制逻辑模块、帧建立模块、1553协议模块、发送队列管理模块、发送缓冲区、PowerPC、PPC(PowerPC)中断控制器、SDRAM(同步动态随机存储器)控制器、DDR2(双倍速率同步动态随机存储器)控制器、通道数据缓冲区、Local Bus(本地自定义总线)、管道突发式缓存PLB；

接收缓冲区，用于接收来自路由模块的数据流并缓存，然后分别提供给监控数据通路、链路控制通路、故障注入通路使用；

发送缓冲区，用来缓存来自发送队列管理模块的数据流，对齐、整理并发送至路由模块；

时标模块，用于生成时间戳。在需要时，为监控数据预处理模块提供64bit的实时时标。另外，还包含外部同步信号的收发与处理逻辑，该信号通过扩展接口的专用端口与外部相关设备通讯；

寄存器组，具有与PCI-E BAR(基址寄存器)空间映射地址的寄存器集合。其中包括各个子模块的配置寄存器与状态寄存器、用于条件触发的简介触发器Trigger寄存器组、组合Trigger序列寄存器组、故障注入策略寄存器组等。由上位机对各个寄存器或寄存器组进行配置；

DMA(直接内存存取)控制器，用于本地自定义总线Local Bus上各子模块之间的数据流控制。具有突发访问模式和带有优先级的通道设置；

监控数据预处理模块，用于接收和缓冲链路数据，经分类、压缩以及对齐处理，添加时标和附加信息之后，发送至DDR2内或直接发送至通道数据缓冲区。该数据用于上位机实时监控和通讯使用；

BB信用缓冲区，用于接收具有帧结构的FC报文和链路响应原语，进行缓冲区对缓冲区流控判断，并提示帧建立模块生成适当的链路响应原语；

EE信用缓冲区，用于接收具有帧结构的FC报文，进行端到端缓冲区流控判断，并提示帧建立模块生成适当的FC响应帧；

链路控制逻辑模块，用于根据链路上接收到的用于协议层链路控制的原语序列及帧报文，执行相应的链路复位或控制协议，并提示帧建立模块生成适当的FC响应原语序列或响应帧；

帧建立模块，根据BB信用缓冲区、EE信用缓冲区、链路控制逻辑模块发送的组帧或组原语请求，并根据对应状态寄存器的内容生成适当的FC报文，然后按约定的顺序发送至发送队列管理模块；

1553协议模块，用于接收上位机与FC-AE-1553上层协议相关的消息配置信息，管理消息队列、周期、跳转、高低优先等逻辑的功能模块；

发送队列管理模块，用于接收和缓冲来自多个模块的发送报文，并根据约定规则排序并发送至发送缓冲区，在故障注入模式下，还负责报文长度匹配机制的管理；

发送缓冲区，接收并缓冲来自发送队列管理模块的报文，然后发送至路由模块；

PowerPC，例化的FPGA内部PowerPC 440的硬核；

PPC(PowerPC)中断控制器，用于管理作用于PowerPC的中断信号；

SDRAM(同步动态随机存储器)控制器，用于提供访问FPGA单元外部SDRAM芯片的接口模块；

DDR2控制器，用于提供访问FPGA外部DDR2SDRAM芯片的接口模块；

通道数据缓冲区，用于管理和缓冲单个通道的主逻辑模块对于PCI-E总线接口模块的上行和下行数据流；

Local Bus，单个通道的主逻辑模块内部，用于连接多个子模块的数据、地址以及控制信号的自定义内部总线；

PLB(管道突发式缓存)，单个通道的主逻辑模块内部，用于连接PowerPC与其相关子模块的内部总线。

参照图5所示，为本发明实施例提供的通讯节点发送数据流示意图。本实施例的通讯节点发送数据的方法，包括以下步骤：

1)用户通过API(应用程序编程接口)接口向上位机缓冲区写入要发送的数据(Data)和发送属性(Param)。数据块最大长度为1GB，根据消息类型的不同，数据块内容也可以为空；

2)为了组织消息结构，API会将用户数据块做第一次分割，分割块大小为32KB。

3)软件后台构建消息传输结构，根据Param块内容，分别构建为命令序列(CMD)或状态序列(STA)，并将Data块第二次分割为2KB大小的传输块结构，构建数据序列。

每个消息传输结构体最多可容纳32KB(16x 2KB)的数据块，如果一次用户任务的数据块大于32KB，则会构建多个消息传输结构体。

为提高传输效率，按FC-AE-1553协议规定，命令序列(CMD)或状态序列(STA)本身可携带不大于2KB的数据(Data)内容。如果用户数据块内容小于2KB，则消息结构体内可以只包含命令序列(CMD)或状态序列(STA)，而不包含额外的数据序列。

4)组建好的消息结构体会下传至板卡数据缓冲区。FPGA逻辑会为待发消息结构体添加FC-2层帧结构：帧开始(SOF)、帧头(Head)、校验(CRC)、帧结束(EOF)。帧结构体以32bit对齐排序。

5)每个待发FC帧会进入编码逻辑模块，执行8B/10B编码流程。按指定规则将32bit对齐的帧结构体转换成40bit对齐的传输结构体。

6)将40bit对齐的传输结构体按低位到高位的顺序依次以串行队列发送至光纤端口。

参照图6所示，为本发明实施例提供的通讯节点接收数据流示意图。所述通讯节点接收数据流可视为数据发送流程的逆过程。通讯节点接收数据方法，包括：

1)板卡通过光纤端口接收到串行数据。以特殊10B码为索引检索到帧开始(SOF)与帧结束(EOF)特征，并以此恢复出40bit对齐的帧的编码传输结构体。

2)将40bit对齐的帧的编码传输结构体经10B/8B解码操作，转换成32bit对齐的普通FC-2层帧结构体。

3)FC帧会经过一系列的帧还原与校验过程，然后会根据帧头(Head)域内的信息将帧按命令序列(CMD)、状态序列(STA)、数据序列(Data)分类。

4)剥离FC-2层结构SOF、Head、CRC、EOF，并重组恢复消息结构体，然后由板卡上传至上位机。

5)软件后台组织消息结构体之间的合并和转义，通过API接口将数据块(Data)与数据属性(Param)提供给用户。

在具体应用中，本发明实施例的仿真通信演示系统网络的构建，详见以下描述：

本发明实施例的FC-AE-1553光纤总线演示系统的子网与冗余网由四台交换机、十根光纤线来按图1所示共同构建，其实现方式如下：

1)第一子网的组建和连接

将第一工控机中FC-AE-1553通讯卡中的Port0端口(近金手指PCIe总线接口)与第一光纤交换机端口Port1进行连接，同时再将第一工控机中FC-AE-1553通讯卡中的Port1端口与第三光纤交换机端口Port1进行连接；

将第二工控机中FC-AE-1553通讯卡中的Port0端口(近金手指PCIe总线接口)与第一光纤交换机端口Port2进行连接，同时再将第二工控机中FC-AE-1553通讯卡中的Port1端口与第三光纤交换机端口Port2进行连接。

2)第二子网的组建和连接

将第三工控机中FC-AE-1553通讯卡中的Port0端口(近金手指PCIe总线接口)与第二光纤交换机端口Port1进行连接，同时再将第三工控机中FC-AE-1553通讯卡中的Port1端口与第四光纤交换机端口Port1进行连接；

将第四工控机中FC-AE-1553通讯卡中的Port0端口(近金手指PCIe总线接口)与第二光纤交换机端口Port2进行连接，同时再将第四工控机中FC-AE-1553通讯卡中的Port1端口与第四光纤交换机端口Port2进行连接。

3)第一子网与第二子网连接构成演示系统网络

将第一光纤交换机的Port0端口与第二光纤交换机的Port0端口连接，构建系统第一冗余网络；

将第三光纤交换机的Port0端口与第四光纤交换机的Port0端口连接，构建系统第二冗余网络。

在本发明实施例中，FC-AE-1553仿真通信演示系统的功能特性为：

1、组成2.125Gbps以上带宽的FC-AE-1553完整通讯网络，包括两个子网；

2、子网功能：

1)每个子网包含若2个通讯节点；

2)子网内部以及两个子网之间的节点之间均能通讯；

3)两个子网也可以同独立工作，各自拥有自己的NC。

3、通讯节点均通过冗余接口分别连接到冗余交换网络；

1)通讯节点能感知冗余接口的可用性，保障可靠传输；

2)当某个网络失效时，通讯节点能及时启用冗余网络。

4、每个节点均可定义成NC或者NT；

1)NC支持周期消息管理，支持条件分支；

2)NC支持非周期消息管理，具有两级优先级；

3)通过仿真通讯软件可以实现简单的网络通讯；

4)通过SDK可以开发网络通讯软件。

5、通讯节点软件具备如下功能：

1)流量统计功能；

2)报文采集、过滤和存储功能；

协议分析以及通讯过程分析功能；

4)故障检测功能。

本发明实施例提供的仿真通信演示系统采用机柜上架式结构构成，该仿真演示系统主要由2个独立的机柜组成，每一个机柜构成对应FC-AE-1553总线网络的一个子网，本发明实施例采用交换式组网结构，构建一个FC-AE-1553双冗余网络。并且基于FPGA单元构造了FC-AE-1553仿真通讯卡，并且设置了所述FPGA单元的结构以及FPGA单元主逻辑模块的子模块结构，可以按照预设的应用需求实现控制逻辑功能，从而可以与上位机配合实现本发明实施例的仿真通信演示系统，可以满足用户的多种需求。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例中的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备执行本发明实施例中包括的方法或者流程。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种FC-AE-1553仿真通信演示系统，其特征在于，包括：

第一子网，包括，第一工控机、第二工控机和第一交换机、第三交换机；

第二子网，包括，第三工控机、第四工控机和第二交换机、第四交换机；

其中，所述第一工控机、第二工控机、第三工控机、第四工控机、第一交换机和第三交换机组成第一冗余网；所述第一工控机、第二工控机、第三工控机、第四工控机、第二交换机和第四交换机组成第二冗余网；

所述第一冗余网及第二冗余网构建FC-AE-1553双冗余网络；

所述第一工控机、第二工控机、第三工控机、第四工控机为通讯节点，内部分别插入FC-AE-1553仿真通讯卡，所述FC-AE-1553仿真通讯卡用于实现FC-AE-1553协议栈的硬件部分，完成上位机与板卡缓冲区之间的数据交互，FC-AE-1553消息队列的实时控制，FC格式数据帧的组成与分解、发送与接收；

所述第一工控机中FC-AE-1553仿真通讯卡的Port0端口与第一交换机端口Port1连接，第一工控机中FC-AE-1553仿真通讯卡的Port1端口与第三交换机端口Port1连接；

所述第二工控机中FC-AE-1553仿真通讯卡的Port0端口与第一交换机端口Port2连接，第二工控机中FC-AE-1553仿真通讯卡的Port1端口与第三交换机端口Port2连接；

所述第三工控机中FC-AE-1553仿真通讯卡的Port0端口与第二交换机端口Port1连接，第三工控机中FC-AE-1553仿真通讯卡的Port1端口与第四交换机端口Port1连接；

所述第四工控机中FC-AE-1553仿真通讯卡的Port0端口与第二交换机端口Port2连接，第四工控机中FC-AE-1553仿真通讯卡的Port1端口与第四交换机端口Port2连接；

所述第一交换机的Port0端口与第二交换机的Port0端口连接，构建系统第一冗余网络；

所述第三交换机的Port0端口与第四交换机的Port0端口连接，构建系统第二冗余网络。

2.根据权利要求1所述的仿真通信演示系统，其特征在于，所述FC-AE-1553仿真通讯卡，包括：

现场可编程门阵列FPGA单元，用于按照预设的应用需求实现控制逻辑功能；

光模块接口单元SFP，用于收发链路光信号，并将接收到的光信号转化为串行数字信号供FPGA单元处理，同时将来自FPGA单元的串行数字信号转化为光信号发送至光纤链路；

边沿连接器，一端连接仿真通讯卡所插入的宿主计算机背板的总线接口PCI-E插槽，另一端与FPGA单元的编码模块GTX接口连接，用于实现仿真通讯卡与仿真通讯卡所插入的宿主计算机之间的高速数据交换；

同步动态随机存储器SDRAM，固定的板上外部存储芯片，用于FPGA单元内部微处理器PowerPC的指令与数据存储；

配置电路，用于FPGA单元的上电加载配置，为非易失性闪存芯片；

闪存单元，用于FPGA单元内PowerPC的上电加载配置，为非易失性闪存芯片；

时钟单元，用于提供高精度有源时钟，生成供各个电路模块使用的时钟源；

联合测试工作组JTAG接口，用于供FPGA下载配置及用于PowerPC调试使用。

3.根据权利要求2所述的仿真通信演示系统，其特征在于，

所述联合测试工作组JTAG接口共有3套，其中一套供FPGA下载配置专用，另外两套用于PowerPC调试使用。

4.根据权利要求2所述的仿真通信演示系统，其特征在于，所述时钟单元提供的高精度有源时钟为25MHz。

5.根据权利要求2所述的仿真通信演示系统，其特征在于，

所述FC-AE-1553仿真通讯卡还包括以下模块的一种或者两种以上的组合：

双列直插式存储模块DIMM条式连接用插槽，用于FPGA单元的大容量外部数据存储；

前面板LED，用于提供双通道光口工作状态标识；

扩展接口单元，用于自定义多用接口，包括国际通用时间格式码IRIG-B信号、外部触发输入、触发输出信号。

6.根据权利要求2所述的仿真通信演示系统，其特征在于，

所述FPGA单元包括以下子模块中的一种或者两种以上的任意组合：

第一编码模块GTX_0以及第二编码模块GTX_1，用于收发光信号，并实现光信号与串行数据信号之间的相互转换；

路由模块，为FPGA两个通道提供可变的对外数据流拓扑结构，可实现两个通道并行、交叉、内回环等类型的数据路由；

第一主逻辑模块Port_0或第二主逻辑模块Port_1，用于按照预设的应用需求实现控制逻辑功能，

PCI-E IP核模块，用于FGPA单元与上位机PCI-E总线连接的接口模块，直接用IP核例化；

通道数据缓冲及仲裁逻辑模块，用于调度第一主逻辑模块Port_0与第二主逻辑模块Port_1两个逻辑模块对PCI-E总线之间的数据流，解决多端口之间数据传输的冲突。

7.根据权利要求6所述的仿真通信演示系统，其特征在于，所述FPGA单元还包括：

扩展模块，用于预留给扩展功能模块及接口。

8.根据权利要求6所述的仿真通信演示系统，其特征在于，所述第一主逻辑模块Port_0或第二主逻辑模块Port_1包括以下子模块的任意组合：接收缓冲区、发送缓冲区、时标模块、寄存器组、直接内存存取DMA控制器、监控数据预处理模块、缓冲对缓冲BB信用缓冲区、端对端EE信用缓冲区、链路控制逻辑模块、帧建立模块、1553协议模块、发送队列管理模块、发送缓冲区、微处理器PowerPC、微处理器中断控制器PPC、同步动态随机存储器SDRAM控制器、双倍速率同步动态随机存储器DDR2控制器、通道数据缓冲区、本地自定义总线LocalBus、管道突发式缓存PLB；其中，

所述接收缓冲区，用于接收来自路由模块的数据流并缓存，分别提供给监控数据通路、链路控制通路、故障注入通路使用；

所述发送缓冲区，用来缓存来自发送队列管理模块的数据流，对齐、整理并发送至路由模块；

所述时标模块，用于生成时间戳；

所述寄存器组，具有与基址寄存器PCI-E BAR空间映射地址的寄存器集合；

所述DMA控制器，用于本地自定义总线Local Bus上各子模块之间的数据流控制；

所述监控数据预处理模块，用于接收和缓冲链路数据，经分类、压缩以及对齐处理，添加时标和附加信息之后，发送至DDR2内或直接发送至通道数据缓冲区；

所述BB信用缓冲区，用于接收具有帧结构的光纤通道协议FC报文和链路响应原语，进行缓冲区对缓冲区流控判断，并提示帧建立模块生成适当的链路响应原语；

所述EE信用缓冲区，用于接收具有帧结构的FC报文，进行端到端缓冲区流控判断，并提示帧建立模块生成适当的FC响应帧；

所述链路控制逻辑模块，用于根据链路上接收到的用于协议层链路控制的原语序列及帧报文，执行相应的链路复位或控制协议，并提示帧建立模块生成适当的FC响应原语序列或响应帧；

所述帧建立模块，用于根据BB信用缓冲区、EE信用缓冲区、链路控制逻辑模块发送的组帧或组原语请求，并根据对应状态寄存器的内容生成适当的FC报文，然后按约定的顺序发送至发送队列管理模块；

所述1553协议模块，用于接收上位机与FC-AE-1553上层协议相关的消息配置信息，管理消息队列、周期、跳转、高低优先逻辑功能；

所述发送队列管理模块，用于接收和缓冲来自多个模块的发送报文，并根据约定规则排序并发送至发送缓冲区，在故障注入模式下，还负责报文长度匹配机制的管理；

所述发送缓冲区，接收并缓冲来自发送队列管理模块的报文，然后发送至路由模块；

所述PowerPC，为例化的FPGA内部硬核；

所述微处理器PPC中断控制器，用于管理作用于PowerPC的中断信号；

所述SDRAM控制器，用于提供访问FPGA外部SDRAM芯片的接口模块；

所述DDR2控制器，用于提供访问FPGA外部DDR2SDRAM芯片的接口模块；

所述通道数据缓冲区，用于管理和缓冲单个通道的主逻辑模块对于PCI-E总线接口模块的上行和下行数据流；

所述Local Bus，用于连接多个子模块的数据、地址以及控制信号的自定义内部总线；

所述PLB，用于连接PowerPC与其相关子模块的内部总线。

9.一种通讯节点发送数据的方法，其特征在于，所述方法包括：

1)通过应用程序编程接口API接口向上位机缓冲区写入要发送的数据块Data和发送属性Param；

2)API将数据块做第一次分割，分割块大小为32KB；

3)构建消息传输结构，根据发送属性内容，分别构建为命令序列CMD或状态序列STA，并将数据块第二次分割为2KB大小的传输块结构，构建数据序列；

4)将构建的数据序列下传至数据缓冲区，FPGA逻辑为待发消息结构体添加FC-2层帧结构：帧开始SOF、帧头Head、校验CRC、帧结束EOF，帧结构体以32bit对齐排序；

5)每个待发FC-2帧进入编码逻辑模块，执行8B到10B编码流程，按指定规则将32bit对齐的帧结构体转换成40bit对齐的传输结构体；

6)将40bit对齐的传输结构体按低位到高位的顺序依次以串行队列发送至光纤端口。

10.一种通讯节点接收数据的方法，其特征在于，所述方法包括：

1)通过光纤端口接收到串行数据，以10B码为索引检索到帧开始SOF与帧结束EOF，并以此恢复出40bit对齐的帧的编码传输结构体；

2)将40bit对齐的帧的编码传输结构体经10B到8B解码操作，转换成32bit对齐的普通FC-2层帧结构体；

3)FC-2层帧结构体经过帧还原与校验过程，然后根据帧头Head域内的信息将帧按命令序列CMD、状态序列STA、数据序列Data分类；

4)剥离FC-2层帧结构体SOF、Head、CRC、EOF，并重组恢复消息结构体，然后上传至上位机；

5)上位机组织消息结构体之间的合并和转义，通过API接口将数据块Data与数据属性Param提供给用户。