JP5943221B2 - ネットワークデバイスおよび情報送信方法 - Google Patents

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Description

本発明は、通信技術の分野に関し、詳細には、ネットワークデバイスおよび情報送信方法に関する。
スイッチ(英語:Switch)は、電気信号を転送するように構成されたネットワークデバイスである。スイッチは、スイッチにアクセスする任意の2つのネットワークノードに対して専用の電気信号チャネルを提供可能である。
シャーシ型スイッチは、主にネットワークのバックボーンレイヤに適用され、近年より関心を得るようになった。シャーシ型スイッチは、主制御ボードおよびサービスボードを含み、サービスボードは、ネットワークインターフェースカードを挿入するための多くのスロットを有する。シャーシ型スイッチは、通常、高冗長性システムとなるように設定され、アクティブ主制御ボードおよびスタンバイ主制御ボードを用いて構成され、制御できない災害または故障が発生したときに、依然として利用可能な、および信頼できるネットワークサービスを提供可能である。
一般に、シャーシ型スイッチ内のアクティブ主制御ボード上の中央処理ユニット(Central Processing Unit、略してCPU)およびスタンバイ主制御ボード上のCPUは、制御バスを使用することによってサービスボード上のCPUに別々に接続される。アクティブ主制御ボード上のスイッチングチップおよびスタンバイ主制御ボード上のスイッチングチップは、データバスを使用することによってサービスボード上の物理レイヤ(Physical Layer、略してPHY)コンポーネントに別々に接続され、サービスボード間の相互接続およびデータ交換をもたらし、データバスは、通常、ポイントツーポイントバスである。主制御ボードとサービスボードとの間の制御情報交換は、独立した制御バスを使用することによって実装されるので、独立したCPUおよび管理ソフトウェアが、サービスボードに対して構成される必要がある。加えて、データバスによって制限されるので、ギガビットイーサネット（登録商標）(Gigabit Ethernet（登録商標）、略してGE)インターフェースは、複数の100Mイーサネットインターフェースとして柔軟に構成されることができない。柔軟な構成を達成するために、スイッチングチップが主制御ボード内に追加される必要があり、このことが、ハードウェアコストおよびシャーシ型スイッチのソフトウェアの複雑さを増加させる。
本発明は、従来技術における高コストおよびスイッチの複雑さの問題を解決するためのネットワークデバイスおよび情報送信方法を提供する。
第1の態様によれば、本発明は、主制御ボードおよびサービスボードを含むネットワークデバイスを提供し、主制御ボードは、プロセッサおよびスイッチングチップを含み、サービスボードは、物理レイヤコンポーネントを含み、
スイッチングチップは、システムバスを使用することによって物理レイヤコンポーネントに接続され、
システムバスは、並直列変換器/直並列変換器SerDesリンクからなり、
システムバスは、サービスデータおよび物理レイヤコンポーネントのポートの制御情報を送信するように構成され、
プロセッサは、物理レイヤコンポーネントのポートの制御情報を使用することによって物理レイヤコンポーネントのポートを制御するように構成される。
第1の態様の第1の可能な実装方式では、物理レイヤコンポーネントは、物理レイヤコンポーネントのポートから第1のイーサネットパケットを受信し、制御情報を挿入された第1のイーサネットパケットを入手するために、所定の規則に従って第1のイーサネットパケットにポートの第1の制御情報を挿入するように構成され、
システムバスは、制御情報を挿入された第1のイーサネットパケットを送信するように明確に(specifically)構成され、
スイッチングチップは、第1のイーサネットパケットを入手するために、制御情報を挿入された第1のイーサネットパケットからポートの第1の制御情報を所定の規則に従って抽出するように構成される。
第1の態様の第1の可能な実装方式を参照すると、第1の態様の第2の可能な実装方式では、スイッチングチップは、物理レイヤコンポーネントのポートに送信されるべき第2のイーサネットパケットにポートの第2の制御情報を所定の規則に従って挿入するようにさらに構成され、
システムバスは、制御情報を挿入された第2のイーサネットパケットを入手するために、制御情報を挿入された第2のイーサネットパケットを送信するように明確にさらに構成され、
物理レイヤコンポーネントは、制御情報を挿入された第2のイーサネットパケットからポートの第2の制御情報を所定の規則に従って抽出するようにさらに構成される。
第1の態様の第3の可能な実装方式では、物理レイヤコンポーネントは、複数のポートを含み、
物理レイヤコンポーネントは、制御情報を挿入された複数の第1のイーサネットパケットを入手するために、複数のポートから受信された複数の第1のイーサネットパケットに、対応するポートの第1の制御情報を所定の規則に従って別々に挿入し、多重化された第1のイーサネットパケットを入手するために、制御情報を挿入された複数の第1のイーサネットパケットを、プリセットされた多重化方式を使用することによって多重化するようにさらに構成され、
システムバスは、多重化された第1のイーサネットパケットを送信するように明確に構成され、
スイッチングチップは、制御情報を挿入された複数の第1のイーサネットパケットを入手するために、多重化された第1のイーサネットパケットを多重化解除し、複数の第1のイーサネットパケットを入手するために、制御情報を挿入された各々の第1のイーサネットパケットから、対応するポートの第1の制御情報を所定の規則に従って抽出するようにさらに構成され、
プリセットされた多重化方式は、時分割多重方式およびビット/バイトインターリービング方式を含む。
第1の態様の第3の可能な実装方式を参照すると、第1の態様の第4の可能な実装方式では、スイッチングチップは、制御情報を挿入された複数の第2のイーサネットパケットを入手するために、物理レイヤコンポーネントに送信されるべき複数の第2のイーサネットパケットに、対応するポートの第2の制御情報を所定の規則に従って別々に挿入し、多重化された第2のイーサネットパケットを入手するために、制御情報を挿入された複数の第2のイーサネットパケットを、プリセットされた多重化方式を使用することによって多重化するようにさらに構成され、
システムバスは、多重化された第2のイーサネットパケットを送信するように明確にさらに構成され、
物理レイヤコンポーネントは、制御情報を挿入された複数の第2のイーサネットパケットを入手するために、多重化された第2のイーサネットパケットを多重化解除し、複数の第2のイーサネットパケットを入手するために、制御情報を挿入された各々の第2のイーサネットパケットから、対応するポートの第2の制御情報を所定の規則に従って抽出するようにさらに構成される。
第1の態様の第1から第4の可能な実装方式のうちの任意の1つを参照すると、第1の態様の第5の可能な実装方式では、所定の規則は、
イーサネットパケットのフレーム間ギャップ内で制御情報を挿入/抽出するステップか、
イーサネットパケットのプリアンブル内で制御情報を挿入/抽出するステップか、または
イーサネットパケットのフレーム間ギャップ内およびプリアンブル内で制御情報を挿入/抽出するステップを含む。
第1の態様および第1の態様の第1から第5の可能な実装方式のうちの任意の1つを参照すると、第1の態様の第6の可能な実装方式では、ネットワークデバイスは、スタンバイ主制御ボードをさらに含み、ここでスタンバイ主制御ボードはスタンバイプロセッサおよびスタンバイスイッチングチップを含み、スタンバイスイッチングチップはスタンバイシステムバスを使用することによって物理レイヤコンポーネントに接続され、スタンバイシステムバスはSerDesリンクからなる。
第2の態様によれば、本発明は、ネットワークデバイス内で使用される情報送信方法を提供し、ここでネットワークデバイスは主制御ボードおよびサービスボードを含み、主制御ボードはプロセッサおよびスイッチングチップを含み、サービスボードは物理レイヤコンポーネントを含み、スイッチングチップはシステムバスを使用することによって物理レイヤコンポーネントに接続され、システムバスはSerDesリンクからなり、
情報送信方法は、
システムバスを使用することによってサービスデータおよび物理レイヤコンポーネントのポートの制御情報を、物理レイヤコンポーネントとスイッチングチップとの間で送信するステップを含み、
プロセッサは、物理レイヤコンポーネントのポートの制御情報を使用することによって物理レイヤコンポーネントのポートを制御するように構成される。
第2の態様の第1の可能な実装方式では、システムバスを使用することによってサービスデータおよび物理レイヤコンポーネントのポートの制御情報を物理レイヤコンポーネントとスイッチングチップとの間で送信するステップは、
サービスデータを含む第1のイーサネットパケットを物理レイヤコンポーネントのポートから物理レイヤコンポーネントによって受信し、制御情報を挿入された第1のイーサネットパケットを入手するために、所定の規則に従って第1のイーサネットパケットにポートの第1の制御情報を挿入するステップと、
制御情報を挿入された第1のイーサネットパケットをスイッチングチップに、システムバスを使用することによって物理レイヤコンポーネントによって送信するステップと、
制御情報を挿入された第1のイーサネットパケットをスイッチングチップによって受信し、第1のイーサネットパケットを入手するために、制御情報を挿入された第1のイーサネットパケットからポートの第1の制御情報を所定の規則に従って抽出するステップとを含む。
第2の態様の第1の可能な実装方式を参照すると、第2の態様の第2の可能な実装方式では、システムバスを使用することによってサービスデータおよび物理レイヤコンポーネントのポートの制御情報を物理レイヤコンポーネントとスイッチングチップとの間で送信するステップは、
制御情報を挿入された第2のイーサネットパケットを入手するために、物理レイヤコンポーネントのポートに送信されるべき第2のイーサネットパケットにポートの第2の制御情報を所定の規則に従ってスイッチングチップによって挿入するステップと、
制御情報を挿入された第2のイーサネットパケットを物理レイヤコンポーネントに、システムバスを使用することによってスイッチングチップによって送信するステップと、
第2のイーサネットパケットを入手するために、制御情報を挿入された第2のイーサネットパケットからポートの第2の制御情報を所定の規則に従って物理レイヤコンポーネントによって抽出するステップとをさらに含む。
第2の態様の第3の可能な実装方式では、システムバスを使用することによってサービスデータおよび物理レイヤコンポーネントのポートの制御情報を物理レイヤコンポーネントとスイッチングチップとの間で送信するステップは、
制御情報を挿入された複数の第1のイーサネットパケットを入手するために、物理レイヤコンポーネントの複数のポートから受信された複数の第1のイーサネットパケットに、対応するポートの第1の制御情報を所定の規則に従って物理レイヤコンポーネントによって別々に挿入するステップと、
多重化された第1のイーサネットパケットを入手するために、制御情報を挿入された複数の第1のイーサネットパケットを、プリセットされた多重化方式を使用することによって物理レイヤコンポーネントによって多重化するステップと、
システムバスを使用することによって多重化された第1のイーサネットパケットをスイッチングチップに、物理レイヤコンポーネントによって送信するステップと、
多重化された第1のイーサネットパケットをスイッチングチップによって受信し、制御情報を挿入された複数の第1のイーサネットパケットを入手するために、多重化された第1のイーサネットパケットを多重化解除し、複数の第1のイーサネットパケットを入手するために、制御情報を挿入された各々の第1のイーサネットパケットから、対応するポートの第1の制御情報を所定の規則に従って抽出するステップとを含み、
プリセットされた多重化方式は、時分割多重方式およびビット/バイトインターリービング方式を含む。
第2の態様の第3の可能な実装方式を参照すると、第2の態様の第4の可能な実装方式では、システムバスを使用することによってサービスデータおよび物理レイヤコンポーネントのポートの制御情報を、物理レイヤコンポーネントとスイッチングチップとの間で送信するステップは、
制御情報を挿入された複数の第2のイーサネットパケットを入手するために、物理レイヤコンポーネントに送信されるべき複数の第2のイーサネットパケットに、対応するポートの第2の制御情報を所定の規則に従ってスイッチングチップによって別々に挿入し、多重化された第2のイーサネットパケットを入手するために、制御情報を挿入された複数の第2のイーサネットパケットを、プリセットされた多重化方式を使用することによって多重化するステップと、
システムバスを使用することによって多重化された第2のイーサネットパケットを物理レイヤコンポーネントに、スイッチングチップによって送信するステップと、
多重化された第2のイーサネットパケットを物理レイヤコンポーネントによって受信し、制御情報を挿入された複数の第2のイーサネットパケットを入手するために、多重化された第2のイーサネットパケットを多重化解除し、複数の第2のイーサネットパケットを入手するために、制御情報を挿入された各々の第2のイーサネットパケットから、対応するポートの第2の制御情報を所定の規則に従って抽出するステップとをさらに含む。
第2の態様の第1から第4の可能な実装方式のうちの任意の1つを参照すると、第2の態様の第5の可能な実装方式では、所定の規則は、
イーサネットパケットのフレーム間ギャップ内で制御情報を挿入/抽出するステップか、
イーサネットパケットのプリアンブル内で制御情報を挿入/抽出するステップか、または
イーサネットパケットのフレーム間ギャップ内およびプリアンブル内で制御情報を挿入/抽出するステップを含む。
実施形態で提供するネットワークデバイスによれば、スイッチングチップおよび物理レイヤコンポーネントは、SerDesリンクからなるシステムバスを使用することによって接続され、サービスデータおよび制御情報は、システムバスを使用することによって送信される。主制御ボードのプロセッサは、全ネットワークデバイスを集中制御可能である。サービスボードと主制御ボードとの間に、独立した制御バスは不要であり、それゆえ、サービスボードはプロセッサを必要とせず、それによりデバイスのコストが低減される。加えて、全ネットワークデバイスは、主制御ボードのプロセッサによって制御され、デバイスの複雑さが低減されることが可能であり、かつインターフェースのタイプおよび量が柔軟に拡張されることができ、それにより従来技術におけるスイッチの高いコストおよび複雑さの問題が解決される。
本発明の実施形態または従来技術における技術的解決策をより明確に説明するために、実施形態または従来技術を説明するために必要な添付の図面を、以下に簡単に導入する。明らかに、以下の説明における貼付の図面は、本発明のいくつかの実施形態を示しており、当業者は、創造的に努力することなくこれらの添付の図面から他の図面をさらに導出可能である。
本発明の一実施形態によるネットワークデバイスの概略的構造図である。 本発明の一実施形態による単一ポートのPHYコンポーネントの概略的構造図である。 本発明の一実施形態による多ポートのPHYコンポーネントの概略的構造図である。 本発明の一実施形態による情報送信方法のフローチャートである。
本発明の実施形態の目的、技術的解決策、および利点をより明確にするために、本発明の実施形態における技術的解決策を、本発明の実施形態における添付の図面を参照して、以下に明確および完全に説明する。明らかに、説明する実施形態は、本発明の実施形態の全部ではなく一部である。創造的に努力することなく本発明の実施形態に基づいて当業者によって得られるすべての他の実施形態は、本発明の保護範囲内に入る。
本出願に関するネットワークデバイスは、ネットワークに接続された物理エンティティを指し、ここでネットワークデバイスは、スイッチ、ブリッジ、ルーター、ゲートウェイ、およびワイヤレスアクセスポイント(Wireless Access Point、略してWAP)を含んでもよい。
図1は、本発明の一実施形態において提供するネットワークデバイスの概略的構造図である。図1に示すように、ネットワークデバイス100は、主制御ボード101およびサービスボード102を含んでもよい。
主制御ボード101の数は1つまたは2つであってよく、ここで一方はアクティブ主制御ボードであり、他方はスタンバイ主制御ボードである。サービスボード102の数は、1つまたは複数であってよく、本発明において制限されない。
主制御ボード101は、プロセッサ104およびスイッチングチップ105を含む。サービスボード102は、いくつかの物理レイヤコンポーネント106を含む。
スイッチングチップ105は、システムバス103を使用することによって物理レイヤコンポーネント106に接続される。システムバスは、並直列変換器/直並列変換器(Serializer/Deserializer、略してSerDes)リンクからなる。
システムバス103は、サービスデータおよび物理レイヤコンポーネントのポートの制御情報を送信するように構成される。
プロセッサは、物理レイヤコンポーネントのポートの制御情報を使用することによって物理レイヤコンポーネントのポートを制御するように構成される。プロセッサ104は、CPU、ネットワークプロセッサ(network processor、略してNP)などを含む一般的なプロセッサであってよく、本発明において制限されない。
場合によっては、物理レイヤコンポーネント106は、1つのポート1061だけを含む。
物理レイヤコンポーネント106は、サービスデータを含む第1のイーサネットパケットをポート1061から受信し、制御情報を挿入された第1のイーサネットパケットを入手するために、所定の規則に従って第1のイーサネットパケットにポート1061の第1の制御情報を挿入するように構成される。物理レイヤコンポーネント106は、ポート1061の制御情報を保存するように構成された制御レジスタ1062をさらに含んでもよい。物理レイヤコンポーネント106は、ポート1061の第1の制御情報を制御レジスタ1062から読出し、所定の規則に従って第1のイーサネットパケットにポート1061の第1の制御情報を挿入するように明確に構成される。
システムバス103は、制御情報を挿入された第1のイーサネットパケットを送信するように明確に構成される。
スイッチングチップ105は、第1のイーサネットパケットを入手するために、制御情報を挿入された第1のイーサネットパケットからポート1061の第1の制御情報を所定の規則に従って抽出するように構成される。スイッチングチップ105は、制御情報を記憶するように構成された制御レジスタ1051をさらに含む。スイッチングチップ105は、ポート1061の抽出された第1の制御情報を制御レジスタ1051に保存するようにさらに構成される。スイッチングチップ105は、第1のイーサネットパケットに対する交換処理を実行するようにさらに構成される。
プロセッサ104は、制御レジスタ1051からポート1061の第1の制御情報、たとえば制御情報Aを読み出すように構成され、ポート1061の読み出された第1の制御情報に従って関連処理を実行するように、たとえばポート1061のステータスを調整し、制御レジスタ1051内でポート1061の第1の制御情報を修正し、たとえばそれを制御情報Bに修正するように、さらに構成されてもよい。
さらに、スイッチングチップ105は、ポート1061に送信されるべき第2のイーサネットパケットにポート1061の第2の制御情報を所定の規則に従って挿入するようにさらに構成される。具体的には、スイッチングチップ105は、制御レジスタ1051からポート1061の第2の制御情報、たとえば制御情報Bを読出し、所定の規則に従って第2のイーサネットパケットにポート1061の第2の制御情報を挿入する。第2のイーサネットパケットはサービスデータを含んでよく、かつサービスデータを含まなくてもよい。第2のイーサネットパケットがサービスデータを含まない場合、第2のイーサネットパケットは、サービスボード102上に主制御ボード101の管理制御を実装するために、制御情報を送信するためにだけ使用される。
システムバス103は、制御情報を挿入された第2のイーサネットパケットを送信するように明確にさらに構成される。
物理レイヤコンポーネント106は、第2のイーサネットパケットを入手するために、制御情報を挿入された第2のイーサネットパケットからポート1061の第2の制御情報を所定の規則に従って抽出するようにさらに構成される。物理レイヤコンポーネント106は、ポート1061の抽出された第2の制御情報、たとえば制御情報Bを制御レジスタ1062に保存するようにさらに構成され、それによりサービスボード102は、制御レジスタ1062内の制御情報に従ってポート1061に対する管理制御を実行する。
このようにして、主制御ボードのプロセッサ104は、物理レイヤコンポーネントのポートの制御情報を、制御レジスタ1051内で読み書きし、スイッチングチップは、送信されるべきイーサネットパケットにポートの制御情報を挿入し、システムバスを使用することによってイーサネットパケットを物理レイヤコンポーネントに送信する。それゆえ、プロセッサ104は、サービスボード上のすべての物理レイヤコンポーネントを集中制御でき、全ネットワークデバイスの制御を実施できる。
第2の制御情報は、制御レジスタ1051からスイッチングチップ105によって収集されたポート1061の制御情報であり、ポート1061に対するCPU104からの制御情報をサービスボード102に配信するために使用される。
第1の制御情報は、制御レジスタ1062から物理レイヤコンポーネント106によって収集されたポート1061の制御情報であり、ポート1061の現在のステータスを主制御ボード101に、特にプロセッサ104に報告するために使用される。第2の制御情報および第1の制御情報は同じであってよく、かつ異なってもよい。
このようにして、イーサネットパケットに制御情報を挿入することによって、またシステムバスを使用することによって主制御ボードとサービスボードとの間で制御情報およびサービスデータを送信することによって、データの送信および交換が実施されるばかりでなく、サービスボード上での主制御ボードの管理制御も実施される。
場合によっては、物理レイヤコンポーネント106は、複数のポート、たとえば106aおよび106bを含む。
物理レイヤコンポーネント106は、制御情報を挿入された複数の第1のイーサネットパケットを入手するために、複数のポートから受信された複数の第1のイーサネットパケットに、対応するポートの第1の制御情報を所定の規則に従って別々に挿入し、多重化された第1のイーサネットパケットを入手するために、制御情報を挿入された複数の第1のイーサネットパケットを、プリセットされた多重化方式を使用することによって多重化するように構成される。物理レイヤコンポーネント106は、複数のポート、たとえば106a、106b、...の制御情報を保存するように構成された制御レジスタ1062をさらに含んでもよい。物理レイヤコンポーネント106は、制御レジスタ1062から複数のポートの第1の制御情報を読出して、所定の規則に従って複数の第1のイーサネットパケットに、対応するポートの第1の制御情報を別々に挿入し、たとえば、制御レジスタ1062からポート106aの第1の制御情報を読み出して、ポート106aから受信された第1のイーサネットパケットにポート106aの第1の制御情報を所定の規則に従って挿入し、制御レジスタ1062からポート106bの第1の制御情報を読み出して、ポート106bから受信された第1のイーサネットパケットにポート106bの第1の制御情報を所定の規則に従って挿入するように明確に構成される。
プリセットされた多重化方式は、時分割多重方式およびビット/バイトインターリービング方式を含む。
システムバス103は、多重化された第1のイーサネットパケットを送信するように明確に構成される。
スイッチングチップ105は、制御情報を挿入された複数の第1のイーサネットパケットを入手するために、多重化された第1のイーサネットパケットを多重化解除し、複数の第1のイーサネットパケットを入手するために、制御情報を挿入された各々の第1のイーサネットパケットから、対応するポートの第1の制御情報を所定の規則に従って抽出するように構成される。スイッチングチップ105は、制御情報を保存するように構成された制御レジスタ1051をさらに含む。スイッチングチップ105は、複数のポートの抽出された第1の制御情報、たとえばポート106aの第1の制御情報およびポート106bの第1の制御情報を、制御レジスタ1051に保存するようにさらに構成される。
プロセッサ104は、制御レジスタ1051からポートの制御情報、たとえばポート106bの第1の制御情報を読み出すように構成され、ポート106bの読み出された第1の制御情報に従って関連処理、たとえば制御レジスタ1051内でポート106bのステータスを調整し、ポート106bの制御情報の修正をさらに実行してもよい。
さらに、スイッチングチップ105は、制御情報を挿入された複数の第2のイーサネットパケットを入手するために、物理レイヤコンポーネント106に送信されるべき複数の第2のイーサネットパケットに、対応するポートの第2の制御情報を所定の規則に従って別々に挿入し、多重化された第2のイーサネットパケットを入手するために、制御情報を挿入された複数の第2のイーサネットパケットを、プリセットされた多重化方式を使用することによって多重化するようにさらに構成される。具体的には、スイッチングチップ105は、制御レジスタ1051から複数のポートの第2の制御情報を読出して、所定の規則に従って複数の第2のイーサネットパケットに、対応するポートの第2の制御情報を別々に挿入し、たとえば、制御レジスタ1051からポート106aの第2の制御情報を読み出して、ポート106aに送信されるべき第2のイーサネットパケットにポート106aの第2の制御情報を所定の規則に従って挿入し、制御レジスタ1051からポート106bの第2の制御情報を読み出して、ポート106bに送信されるべき第2のイーサネットパケットにポート106bの第2の制御情報を所定の規則に従って挿入する。
システムバス103は、多重化された第2のイーサネットパケットを送信するように明確にさらに構成される。
物理レイヤコンポーネント106は、制御情報を挿入された複数の第2のイーサネットパケットを入手するために、多重化された第2のイーサネットパケットを多重化解除し、複数の第2のイーサネットパケットを入手するために、制御情報を挿入された各々の第2のイーサネットパケットから、対応するポートの第2の制御情報を所定の規則に従って抽出するようにさらに構成される。物理レイヤコンポーネント106は、複数の第2のイーサネットパケットに対応するポートの抽出された第2の制御情報を制御レジスタ1062に保存するようにさらに構成され、それによりサービスボード102は、制御レジスタ1062内の制御情報に従って物理レイヤコンポーネント106のポートに対する管理制御を実行する。
所定の規則は、
イーサネットパケットのフレーム間ギャップ内で制御情報を挿入/抽出するステップか、
イーサネットパケットのプリアンブル内で制御情報を挿入/抽出するステップか、または
イーサネットパケットのフレーム間ギャップ内およびプリアンブル内で制御情報を挿入/抽出するステップを含み、制御情報は、リンクステータスおよび自動ネゴシエーション制御を含み、以下の、送信の速度および選択、TX/RXモード選択、ループバックモード制御、汎用入力/出力(General Purpose Input Output、略してGPIO)制御、低速制御インターフェース、およびスリープ状態のうちの1つまたは複数をさらに含んでもよい。
サービスボードは、クロック回路および電源モジュールなどをさらに含む。
主制御ボードは、監視モジュール、クロック回路および電源モジュールなどをさらに含む。
システムバスは、制御情報を送信可能なだけの制御バスと同様ではなく、かつサービスデータパケットを送信可能なだけのデータバスと同様ではない。システムバスは、制御情報を送信可能なだけではなく、サービスデータも送信可能である。
本実施形態において提供するネットワークデバイスによれば、スイッチングチップおよび物理レイヤコンポーネントは、SerDesリンクからなるシステムバスを使用することによって接続され、サービスデータおよび制御情報は、システムバスを使用することによって送信される。主制御ボードのプロセッサは、全ネットワークデバイスを制御する。サービスボードと主制御ボードとの間に、独立した制御バスは不要であり、それゆえ、サービスボードはプロセッサを必要とせず、それによりデバイスのコストが低減される。加えて、全ネットワークデバイスは、主制御ボードのプロセッサによって制御され、デバイスの複雑さが低減可能であり、かつインターフェースのタイプおよび量が柔軟に拡張可能であり、それにより従来技術におけるスイッチの高いコストおよび複雑さの問題が解決される。
さらに、図1に示すネットワークデバイスに基づいて、本発明の一実施形態は、単一ポート物理レイヤ(PHY)コンポーネントを提供する。図2に示すように、図2は、単一ポートPHYコンポーネント200の概略的構造図であり、ここで単一ポートPHYコンポーネントは、1ポート2001だけを含む。
単一ポートPHYコンポーネント200は、ポート2001から第1のイーサネットパケットを受信し、第1のイーサネットパケットにポート2001の第1の制御情報を挿入し、次に、システムバスを使用することによって制御情報を挿入された第1のイーサネットパケットをスイッチングチップ105に送信するように構成される。
単一ポートPHYコンポーネント200は、ポートの制御情報を保存するように構成された制御レジスタ2002をさらに含んでもよい。具体的には、単一ポートPHYコンポーネント200は、制御レジスタ2002からポート2001の第1の制御情報を収集し、所定の規則に従って第1のイーサネットパケットにポート2001の第1の制御情報を挿入する。たとえば、図2に示すように、制御レジスタから単一ポートPHYコンポーネント200によって収集された第1の制御情報は、管理データ入力/出力(Management Data Input/Output、略してMDIO)バスに従って自己定義されたMDIO管理パケットであってよく、第1のイーサネットパケットは、ギガビットメディア独立インターフェース(Gigabit Media Independent Interface、略してGMII)を使用することによって送信されるGMIIイーサネットパケットであってよい。挿入プロセッサは、GMIIイーサネットパケットのフレーム間ギャップ、またはプリアンブル、またはフレーム間ギャップとプリアンブルの両方にMDIO管理パケットを所定の規則に従って挿入する。次に、たとえば8b/10b符号化フォーマットのエンコーダのようなエンコーダ、およびSerDesは、第1のイーサネットパケットを処理し、次に、第1のイーサネットパケットは、システムバスを使用することによってスイッチングチップ105に送信される。
システムバスは、制御情報を挿入された第1のイーサネットパケットを送信するように明確に構成される。システムバスは、並直列変換器/直並列変換器SerDesリンクからなる。システムバスは、制御情報、たとえばMDIO管理パケットを送信可能なだけの制御バスと同様ではなく、かつサービスデータ、たとえばGMIIイーサネットパケットを送信可能なだけのデータバスと同様ではない。システムバスは、制御情報を送信可能なだけではなく、サービスデータも送信可能である。
制御情報を挿入された第1のイーサネットパケットを受信した後、スイッチングチップ105は、第1のイーサネットパケットを入手するために、ポート2001の第1の制御情報、たとえば制御情報Aを、制御情報を挿入された第1のイーサネットパケットから所定の規則に従って抽出し、次に、スイッチングチップ105の制御メモリ1051にポート2001の第1の制御情報を保存し、それにより主制御ボードのプロセッサ104は、関連処理を読み出して実行する。たとえば、プロセッサ104は、ポート2001の制御情報、たとえば制御情報Aを制御レジスタ1051から読出し得、ポート2001の読み出された制御情報、たとえば制御情報Aに従って、ポート2001のステータスを調整することを決定する。プロセッサ104は、制御レジスタ1051内でポート2001の制御情報を修正し、たとえば制御情報Bに修正する。
さらに、スイッチングチップは、制御情報を挿入された第2のイーサネットパケットを入手するために、ポート2001に送信されるべき第2のイーサネットパケットにポート2001の第2の制御情報を所定の規則に従って挿入し、次に、制御情報を挿入された第2のイーサネットパケットを単一ポートPHYコンポーネント200に、システムバスを使用することによって送信する。具体的には、スイッチングチップ105は、ポート2001の第2の制御情報、たとえば制御情報Bを制御レジスタ1051から読出し、所定の規則に従って第2のイーサネットパケットにポート2001の第2の制御情報を挿入する。第2のイーサネットパケットはサービスデータを含んでよく、かつサービスデータを含まなくてもよい。第2のイーサネットパケットがサービスデータを含まない場合、第2のイーサネットパケットは、制御情報を送信し、サービスボード上で主制御ボードの管理制御を実施するためにだけ使用される。
システムバスは、制御情報を挿入された第2のイーサネットパケットを送信するように明確にさらに構成される。
制御情報を挿入された第2のイーサネットパケットを受信した後、単一ポートPHYコンポーネント200は、ポート2001の第2の制御情報、たとえば制御情報Bを、制御情報を挿入された第2のイーサネットパケットから所定の規則に従って抽出し、第2の制御情報を制御レジスタ2002に保存し、それによりサービスボードは、制御レジスタ2002の第2の制御情報、たとえば制御レジスタ2002に保存される制御情報Bに従ってポート2001に対する管理制御を実行する。
本実施形態で提供する単一ポートPHYコンポーネントは、ポートの制御情報をポートによって受信されたイーサネットパケットに所定の規則に従って挿入し、ポートの制御情報を含むイーサネットパケットを、システムバスを使用することによってスイッチングチップに送信し、主制御ボードのプロセッサは全ネットワークデバイスを制御し、それによりデバイスのソフトウェアの複雑さが低減される。加えて、サービスボードと主制御ボードとの間に、独立した制御バスは不要であり、それゆえ、サービスボードは独立したCPUを必要とせず、それによりデバイスのハードウェアコストが低減される。
さらに、図1に示すネットワークデバイスに基づいて、本発明の一実施形態は、多ポート物理レイヤ(PHY)コンポーネントを提供する。図3に示すように、図3は、12-ポートPHYコンポーネント300の概略的構造図であり、ここでPHYコンポーネント300は、12個のポートを含む。
PHYコンポーネント300は、制御情報を挿入された12個の第1のイーサネットパケットを入手するために、12個のポートから受信された12個の第1のイーサネットパケットに、対応するポートの第1の制御情報を所定の規則に従って別々に挿入し、多重化された第1のイーサネットパケットを入手するために、制御情報を挿入された12個の第1のイーサネットパケットを、プリセットされた多重化方式を使用することによって多重化し、多重化された第1のイーサネットパケットを、システムバスを使用することによってスイッチングチップ105に送信する。
所定の規則は、イーサネットパケットのフレーム間ギャップ内で制御情報を挿入/抽出するステップ、またはイーサネットパケットのプリアンブル内で制御情報を挿入/抽出するステップ、またはイーサネットパケットのフレーム間ギャップ内およびプリアンブル内で制御情報を挿入/抽出するステップを含む。
プリセットされた多重化方式は、時分割多重方式およびビット/バイトインターリービング方式を含むが、そのことは本発明において制限されない。
PHYコンポーネント300は、PHYコンポーネント300のポートの制御情報を保存するように構成された制御レジスタをさらに含む。PHYコンポーネント300は、全ポートの制御情報を保存するように1つの制御レジスタを設定してもよく、同様に、それぞれの制御情報を保存するように各ポートに対する1つの制御レジスタを設定してもよいが、そのことは本発明において制限されない。本発明の実施形態では、PHYコンポーネント300が全ポートの制御情報を保存するように1つの制御レジスタを設定することは、説明のための一例として使用されている。
具体的には、図3に示すように、PHYコンポーネント300は、ポート0、ポート1、...、ポート11の合計12個のポートを含む。PHYコンポーネント300は、12個のポートから12個の第1のイーサネットパケットを同時に受信し、たとえばポート0から第1のイーサネットパケット0を受信し、ポート1から第1のイーサネットパケット1を受信し、ポート11から第1のイーサネットパケット11を受信する。その後、PHYコンポーネント300は、所定の規則に従って12個の第1のイーサネットパケットに、対応するポートの第1の制御情報を別々に挿入する。具体的には、挿入プロセッサ0は、ポート0から受信された第1のイーサネットパケット、たとえばGMIIイーサネットパケットに、ポート0の第1の制御情報、たとえば自己定義型のMDIO管理パケットを所定の規則に従って挿入する。同様にして、挿入プロセッサ1は、ポート1から受信された第1のイーサネットパケットにポート1の第1の制御情報を所定の規則に従って挿入する。同様にして、挿入プロセッサ2は、ポート2から受信された第1のイーサネットパケットにポート2の第1の制御情報を所定の規則に従って挿入する。同様にして、挿入プロセッサ11は、制御情報を挿入された12個の第1のイーサネットパケットを入手するために、ポート11によって受信された第1のイーサネットパケットにポート11の第1の制御情報を所定の規則に従って挿入する。MDIO管理パケットは、GMIIイーサネットパケットのプリアンブルに挿入されてもよく、またはGMIIイーサネットパケットのフレーム間ギャップに挿入されてもよく、またはGMIIイーサネットパケットのプリアンブルとフレーム間ギャップの両方に挿入されてもよい。その後、PHYコンポーネント300は、多重化された第1のイーサネットパケットを入手するために、制御情報を挿入された12個の第1のイーサネットパケットを、プリセットされた多重化方式を使用することによって多重化する。具体的には、時分割マルチプレクサは、多重化された第1のイーサネットパケットを入手するために、制御情報を挿入されて同時に送信される12個の第1のイーサネットパケットに対して時分割多重を実行し、12個の第1のイーサネットパケットをビット/バイトインターリービング処理のためにインターリーバに送信する。最後に、エンコーダ、たとえば8b/10b符号化フォーマットのエンコーダおよびSerDesは、多重化された第1のイーサネットパケットを処理し、次に、多重化された第1のイーサネットパケットは、システムバスを使用することによってスイッチングチップ105に送信される。
システムバスは、多重化された第1のイーサネットパケットを送信するように明確に構成される。
スイッチングチップ105は、多重化された第1のイーサネットパケットを受信し、制御情報を挿入された12個の第1のイーサネットパケットを入手するために、多重化された第1のイーサネットパケットを多重化解除し、12個の第1のイーサネットパケットを入手するために、制御情報を挿入された12個の第1のイーサネットパケットから、対応するポートの第1の制御情報を所定の規則に従って抽出する。次に、スイッチングチップ105は、12個のポートの第1の制御情報をスイッチングチップ105の制御メモリ1051に保存し、それにより主制御ボードのプロセッサ104は、対応する処理を読み出して実行する。
上記のPHYコンポーネント300は12個のポートを含み、それゆえPHYコンポーネント300が最大12個のポートから12個の第1のイーサネットパケットを同時に受信することは、説明の一例として使用される。もちろん、PHYコンポーネント300は、5つのポートから5つの第1のイーサネットパケットだけを受信してもよい。PHYコンポーネント300は、制御情報を挿入された5つの第1のイーサネットパケットを入手するために、所定の規則に従って5つの第1のイーサネットパケットに、対応するポートの第1の制御情報を挿入し、次に、多重化された第1のイーサネットパケットを入手するために、制御情報を挿入された5つの第1のイーサネットパケットを、プリセットされた多重化方式に従って多重化し、多重化された第1のイーサネットパケットを、システムバスを使用することによってスイッチングチップ105に送信する。
さらに、スイッチングチップ105は、制御情報を挿入された12個の第2のイーサネットパケットを入手するために、PHYコンポーネント300に送信されるべき12個の第2のイーサネットパケットに、対応するポートの第2の制御情報を所定の規則に従って別々に挿入するようにさらに構成される。具体的には、スイッチングチップ105は、制御レジスタ1051から12個のポートの第2の制御情報を読出し、所定の規則に従って12個の第2のイーサネットパケットに、対応するポートの第2の制御情報を別々に挿入し、次に、多重化された第2のイーサネットパケットを入手するために、制御情報を挿入された12個の第2のイーサネットパケットを、プリセットされた多重化方式を使用することによって多重化し、多重化された第2のイーサネットパケットをシステムバスを使用することによってPHYコンポーネント300に送信する。
システムバスは、多重化された第2のイーサネットパケットを送信するように明確にさらに構成される。
PHYコンポーネント300は、多重化された第2のイーサネットパケットを受信し、制御情報を挿入された12個の第2のイーサネットパケットを入手するために、多重化された第2のイーサネットパケットを多重化解除し、12個の第2のイーサネットパケットを入手するために、制御情報を挿入された各々の第2のイーサネットパケットから、対応するポートの第2の制御情報を所定の規則に従って抽出する。PHYコンポーネント300は、ポートの抽出された第2の制御情報をPHYコンポーネント300の制御レジスタに保存してもよく、それによりサービスボードは、制御レジスタ内で制御情報に従ってPHYコンポーネント300のポートに対する管理制御を実行する。
上記のPHYコンポーネント300は12個のポートを含み、それゆえ、スイッチングチップ105が、1つの第2のイーサネットパケットをPHYコンポーネント300の各ポートに同時に送信し、合計で最大12個の第2のイーサネットパケットが送信されることは、説明のための一例として使用される。もちろん、スイッチングチップ105が、PHYコンポーネント300に送信されるべき第2のイーサネットパケットを5つだけ有し、5つの第2のイーサネットパケットをPHYコンポーネント300の5つのポートに別々に送信してもよい。スイッチングチップ105は、制御情報を挿入された5つの第2のイーサネットパケットを入手するために、所定の規則に従って5つの第2のイーサネットパケットに、対応するポートの第2の制御情報を挿入し、次に、多重化された第2のイーサネットパケットを入手するために、制御情報を挿入された5つの第2のイーサネットパケットを、プリセットされた多重化方式に従って多重化し、多重化された第2のイーサネットパケットをシステムバスを使用することによってPHYコンポーネント300に送信する。
本発明の実施形態では、ネットワークデバイスは、独立した制御バスを必要としない。ネットワークデバイスのサービスボードは、プロセッサを必要とせず、サービスボード上の物理レイヤコンポーネントのコンフィギュレーションに従ってデータフローを柔軟に割り振ることができ、デバイスのソフトウェアの複雑さを増加させない。たとえば、主制御ボードによってもたらされてもよい帯域幅は4ギガビットである。それゆえ、4ギガビットのインターフェースを有する物理レイヤコンポーネントが、データ送信を実施するために使用されてもよく、または40個の100Mインターフェースを有する物理レイヤコンポーネントが、データ送信を実施するために使用されてもよい。
場合によっては、ネットワークデバイスは、スタンバイ主制御ボードをさらに含んでもよく、ここでスタンバイ主制御ボードは、スタンバイスイッチングチップを含む。スタンバイスイッチングチップは、スタンバイシステムバスを使用することによって物理レイヤコンポーネントに接続される。スタンバイシステムバスは、SerDesリンクからなる。スタンバイ主制御ボードは、アクティブ−スタンバイ保護を主制御ボード101と一緒に実装するように構成され、すなわち、スタンバイ主制御ボードは、主制御ボード101が故障したときに関連動作を実行してもよい。本発明の実施形態では、サービスボードは、システムバスを使用することによってスタンバイ主制御ボードに接続され、作動プロセスおよび実装原理は、上記の実施形態におけるサービスボードと主制御ボード101との間の作動プロセスおよび実装原理と同じである。詳細については、上記の実施形態を参照されたい。
本実施形態において提供する情報送信方法によれば、スイッチングチップおよび物理レイヤコンポーネントは、SerDesリンクからなるシステムバスを使用することによって接続され、サービスデータおよび制御情報は、システムバスを使用することによって送信される。主制御ボードのCPUは、全ネットワークデバイスを制御する。サービスボードと主制御ボードとの間に、独立した制御バスは不要であり、それゆえ、サービスボードはプロセッサを必要とせず、それによりデバイスのコストが低減される。加えて、全ネットワークデバイスは、主制御ボードのプロセッサによって制御され、デバイスの複雑さが低減可能であり、かつインターフェースのタイプおよび量が柔軟に拡張可能であり、それにより従来技術におけるスイッチの高いコストおよび複雑さの問題が解決される。
さらに、図4に示すように、本発明の一実施形態は、本発明の図1に示すネットワークデバイス100内で使用される情報送信方法を提供する。
この方法は、ステップ401および402を含む。
ステップ401:システムバスを使用することによって物理レイヤコンポーネントとスイッチングチップとの間でサービスデータおよび物理レイヤコンポーネントのポートの制御情報を送信する。
402:プロセッサは、物理レイヤコンポーネントのポートの制御情報を使用することによって物理レイヤコンポーネントのポートを制御する。
場合によっては、システムバスを使用することによってサービスデータおよび物理レイヤコンポーネントのポートの制御情報を物理レイヤコンポーネントとスイッチングチップとの間で送信するステップは、
サービスデータを含む第1のイーサネットパケットを物理レイヤコンポーネントのポートから、物理レイヤコンポーネントによって受信するステップと、制御情報を挿入された第1のイーサネットパケットを入手するために、所定の規則に従って第1のイーサネットパケットにポートの第1の制御情報を挿入するステップと、制御情報を挿入された第1のイーサネットパケットをスイッチングチップに、システムバスを使用することによって物理レイヤコンポーネントによって送信するステップと、制御情報を挿入された第1のイーサネットパケットをスイッチングチップによって受信するステップと、第1のイーサネットパケットを入手するために、制御情報を挿入された第1のイーサネットパケットからポートの第1の制御情報を所定の規則に従って抽出するステップとを含む。詳細については、本発明の図2における説明を参照されたい。
システムバスを使用することによってサービスデータおよび物理レイヤコンポーネントのポートの制御情報を、物理レイヤコンポーネントとスイッチングチップとの間で送信するステップは、
制御情報を挿入された第2のイーサネットパケットを入手するために、物理レイヤコンポーネントのポートに送信されるべき第2のイーサネットパケットに、対応するポートの第2の制御情報を所定の規則に従ってスイッチングチップによって挿入するステップと、制御情報を挿入された第2のイーサネットパケットを物理レイヤコンポーネントに、システムバスを使用することによってスイッチングチップによって送信するステップと、第2のイーサネットパケットを入手するために、制御情報を挿入された第2のイーサネットパケットからポートの第2の制御情報を所定の規則に従って物理レイヤコンポーネントによって抽出するステップとをさらに含む。
場合によっては、システムバスを使用することによってサービスデータおよび物理レイヤコンポーネントのポートの制御情報を物理レイヤコンポーネントとスイッチングチップとの間で送信するステップは、
制御情報を挿入された複数の第1のイーサネットパケットを入手するために、物理レイヤコンポーネントの複数のポートから受信された複数の第1のイーサネットパケットに、対応するポートの第1の制御情報を所定の規則に従って物理レイヤコンポーネントによって別々に挿入するステップと、
多重化された第1のイーサネットパケットを入手するために、制御情報を挿入された複数の第1のイーサネットパケットを、プリセットされた多重化方式を使用することによって物理レイヤコンポーネントによって多重化するステップと、
システムバスを使用することによって多重化された第1のイーサネットパケットをスイッチングチップに、物理レイヤコンポーネントによって送信するステップと、
多重化された第1のイーサネットパケットをスイッチングチップによって受信し、制御情報を挿入された複数の第1のイーサネットパケットを入手するために、多重化された第1のイーサネットパケットを多重化解除し、複数の第1のイーサネットパケットを入手するために、制御情報を挿入された各々の第1のイーサネットパケットから、対応するポートの第1の制御情報を所定の規則に従って抽出するステップとを含む。
プリセットされた多重化方式は、時分割多重方式およびビット/バイトインターリービング方式を含むが、そのことは本明細書において制限されない。詳細については、本発明の図3における説明を参照することができる。
システムバスを使用することによってサービスデータおよび物理レイヤコンポーネントのポートの制御情報を、物理レイヤコンポーネントとスイッチングチップとの間で送信するステップは、
制御情報を挿入された複数の第2のイーサネットパケットを入手するために、物理レイヤコンポーネントに送信されるべき複数の第2のイーサネットパケットに、対応するポートの第2の制御情報を所定の規則に従ってスイッチングチップによって別々に挿入し、多重化された第2のイーサネットパケットを入手するために、制御情報を挿入された複数の第2のイーサネットパケットを、プリセットされた多重化方式を使用することによって多重化するステップと、
システムバスを使用することによって多重化された第2のイーサネットパケットを物理レイヤコンポーネントに、スイッチングチップによって送信するステップと、
多重化された第2のイーサネットパケットを物理レイヤコンポーネントによって受信し、第2の制御情報を挿入された複数の第2のイーサネットパケットを入手するために、多重化された第2のイーサネットパケットを多重化解除し、複数の第2のイーサネットパケットを入手するために、第2の制御情報を挿入された各々の第2のイーサネットパケットから、対応するポートの第2の制御情報を所定の規則に従って抽出するステップとをさらに含む。
所定の規則は、イーサネットパケットのフレーム間ギャップ内で制御情報を挿入/抽出するステップ、またはイーサネットパケットのプリアンブル内で制御情報を挿入/抽出するステップ、またはイーサネットパケットのフレーム間ギャップ内およびプリアンブル内で制御情報を挿入/抽出するステップを含むが、そのことは本明細書において制限されない。
本発明の実施形態において提供するネットワークデバイスにおける情報送信方法によれば、スイッチングチップおよび物理レイヤコンポーネントは、SerDesリンクからなるシステムバスを使用することによって接続され、サービスデータおよび制御情報は、システムバスを使用することによって送信される。主制御ボードのプロセッサは、全ネットワークデバイスを制御する。サービスボードと主制御ボードとの間に、独立した制御バスは不要であり、それゆえ、サービスボードはプロセッサを必要とせず、それによりデバイスのコストが低減される。加えて、すべてのネットワークデバイスは、主制御ボードのプロセッサによって制御され、デバイスの複雑さが低減可能であり、かつインターフェースのタイプおよび量が柔軟に拡張可能であり、それにより従来技術におけるスイッチの高いコストおよび複雑さの問題が解決される。
本発明では、イーサネットパケットのフレーム間ギャップは、イーサネットパケットの一部として理解されてもよいが、そのことは本発明の原理および保護範囲に影響を与えるものではない。
本方法の実施形態のステップの全部または一部が、関連ハードウェアに命令するプログラムによって実施されてもよいことを、当業者は理解できる。プログラムは、コンピュータ可読記憶媒体に記憶されてもよい。プログラムが動作すると、本方法の実施形態のステップが実行される。上記の記憶媒体には、ROM、RAM、磁気ディスク、または光ディスクなど、プログラムコードを記憶し得る任意の媒体が含まれる。
最後に、上記の実施形態は、本発明を限定することを意図するものではなく、本発明の技術的解決策を説明することを意図するものにすぎないことに留意されたい。本発明を、上記の実施形態を参照して詳細に説明したが、本発明の実施形態の技術的解決策の範囲を逸脱することなく、上記の実施形態において説明した技術的解決策にさらに修正を加えること、またはそれらの一部または全部の技術的特徴に対して等価な置き換えを行うことを当業者がなし得ることを、当業者には理解されたい。
100 ネットワークデバイス
101 主制御ボード
102 サービスボード
103 システムバス
104 プロセッサ
105 スイッチングチップ
106 物理レイヤコンポーネント
106a ポート
106b ポート
200 単一ポート物理レイヤ(PHY)コンポーネント
300 12-ポートPHYコンポーネント
1051 制御レジスタ
1061 ポート
1062 制御レジスタ
2001 ポート
2002 制御レジスタ

Claims (7)

  1. 主制御ボードおよびサービスボードを備えるネットワークデバイスであって、前記主制御ボードが、プロセッサおよびスイッチングチップを備え、前記サービスボードが、物理レイヤコンポーネントを備え、
    前記スイッチングチップが、システムバスによって前記物理レイヤコンポーネントに接続され、
    前記システムバスが、並直列変換器/直並列変換器(SerDes)リンクを備え、
    前記システムバスが、サービスデータおよび前記物理レイヤコンポーネントのポートの制御情報を送信するように構成され、
    前記プロセッサが、前記物理レイヤコンポーネントの前記ポートの前記制御情報によって前記物理レイヤコンポーネントの前記ポートを制御するように構成され、
    前記物理レイヤコンポーネントが、前記物理レイヤコンポーネントの前記ポートから第1のイーサネットパケットを受信し、前記制御情報を挿入された第1のイーサネットパケットを入手するために、前記第1のイーサネットパケットに前記ポートの第1の制御情報を挿入するように構成され、
    前記システムバスが、前記制御情報を挿入された前記第1のイーサネットパケットを送信するように構成され、
    前記スイッチングチップが、前記第1のイーサネットパケットを入手するために、前記制御情報を挿入された前記第1のイーサネットパケットから前記ポートの前記第1の制御情報を抽出するように構成され、
    前記スイッチングチップが、前記制御情報を挿入された第2のイーサネットパケットを入手するために、前記物理レイヤコンポーネントの前記ポートに送信されるべき第2のイーサネットパケットに前記ポートの第2の制御情報を挿入するようにさらに構成され、
    前記システムバスが、前記制御情報を挿入された前記第2のイーサネットパケットを送信するようにさらに構成され、
    前記物理レイヤコンポーネントが、前記制御情報を挿入された前記第2のイーサネットパケットから前記ポートの前記第2の制御情報を抽出するようにさらに構成され、
    前記第1の制御情報または前記第2の制御情報は、所定の規則に従って挿入/抽出され、前記所定の規則は、
    前記第1のイーサネットパケットまたは前記第2のイーサネットパケットのフレーム間ギャップ内で前記第1の制御情報または前記第2の制御情報を挿入/抽出すること、または、
    前記第1のイーサネットパケットまたは前記第2のイーサネットパケットのプリアンブル内で前記第1の制御情報または前記第2の制御情報を挿入/抽出すること、または、
    前記第1のイーサネットパケットまたは前記第2のイーサネットパケットのフレーム間ギャップ内およびプリアンブル内で前記第1の制御情報または前記第2の制御情報を挿入/抽出すること
    を含む、ネットワークデバイス。
  2. 前記物理レイヤコンポーネントが、複数のポートと、時分割マルチプレクサと、インターリーバと、挿入プロセッサと対応する各ポートとを備え、
    前記ポートに対応する前記挿入プロセッサが、前記制御情報を挿入された第1のイーサネットパケットを入手するために、前記ポートから受信された第1のイーサネットパケットに前記ポートの第1の制御情報を挿入するように構成され、
    前記時分割マルチプレクサが、前記制御情報を挿入され同時に送信される複数の第1のイーサネットパケットに対して時分割多重化を実行するように構成され、
    前記インターリーバが、多重化された第1のイーサネットパケットを入手するために、前記時分割マルチプレクサからの前記複数の第1のイーサネットパケットに対してビット/バイトインターリービング処理を実行するように構成され、
    前記システムバスが、前記多重化された第1のイーサネットパケットを送信するように構成され、
    前記スイッチングチップが、前記制御情報を挿入された前記複数の第1のイーサネットパケットを入手するために、前記多重化された第1のイーサネットパケットを多重化解除し、前記複数の第1のイーサネットパケットを入手するために、前記制御情報を挿入された各々の第1のイーサネットパケットから前記第1の制御情報を抽出するように構成される、請求項1に記載のネットワークデバイス。
  3. 前記スイッチングチップが、前記制御情報を挿入された複数の第2のイーサネットパケットを入手するために、前記物理レイヤコンポーネントに送信されるべき複数の第2のイーサネットパケットに、対応するポートの第2の制御情報を別々に挿入し、多重化された第2のイーサネットパケットを入手するために、前記制御情報を挿入された前記複数の第2のイーサネットパケットを、プリセットされた多重化方式を使用することによって多重化するようにさらに構成され、
    前記システムバスが、前記多重化された第2のイーサネットパケットを送信するようにさらに構成され、
    前記物理レイヤコンポーネントが、前記制御情報を挿入された前記複数の第2のイーサネットパケットを入手するために、前記多重化された第2のイーサネットパケットを多重化解除し、前記複数の第2のイーサネットパケットを入手するために、前記制御情報を挿入された各々の第2のイーサネットパケットから前記対応するポートの前記第2の制御情報を抽出するようにさらに構成される、請求項2に記載のネットワークデバイス。
  4. 前記主制御ボードとともにアクティブ-スタンバイ保護を実装し、前記主制御ボードが故障したときに動作するように構成されたスタンバイ主制御ボードをさらに備える、請求項1から3のいずれか一項に記載のネットワークデバイス。
  5. ネットワークデバイス内で使用される情報送信方法であって、前記ネットワークデバイスが主制御ボードおよびサービスボードを備え、前記主制御ボードがプロセッサおよびスイッチングチップを備え、前記サービスボードが物理レイヤコンポーネントを備え、前記スイッチングチップがシステムバスによって前記物理レイヤコンポーネントに接続され、前記システムバスが並直列変換器/直並列変換器(SerDes)リンクを備え、
    前記情報送信方法が、
    前記システムバスによって、サービスデータおよび前記物理レイヤコンポーネントのポートの制御情報を、前記物理レイヤコンポーネントと前記スイッチングチップとの間で送信するステップと、
    前記物理レイヤコンポーネントの前記ポートの前記制御情報を使用することによって前記物理レイヤコンポーネントの前記ポートを前記プロセッサによって制御するステップと
    を含み、
    前記システムバスを使用することによってサービスデータおよび前記物理レイヤコンポーネントのポートの制御情報を、前記物理レイヤコンポーネントと前記スイッチングチップとの間で前記送信するステップが、
    前記サービスデータを含む第1のイーサネットパケットを前記物理レイヤコンポーネントの前記ポートから前記物理レイヤコンポーネントによって受信し、前記制御情報を挿入された第1のイーサネットパケットを入手するために、前記第1のイーサネットパケットに前記ポートの第1の制御情報を挿入するステップと、
    前記制御情報を挿入された前記第1のイーサネットパケットを前記スイッチングチップに、前記システムバスを使用することによって前記物理レイヤコンポーネントによって送信するステップと、
    前記制御情報を挿入された前記第1のイーサネットパケットを前記スイッチングチップによって受信し、前記第1のイーサネットパケットを入手するために、前記制御情報を挿入された前記第1のイーサネットパケットから前記ポートの前記第1の制御情報を抽出するステップと
    を含み、
    前記システムバスを使用することによってサービスデータおよび前記物理レイヤコンポーネントのポートの制御情報を、前記物理レイヤコンポーネントと前記スイッチングチップとの間で前記送信するステップが、
    前記制御情報を挿入された第2のイーサネットパケットを入手するために、前記物理レイヤコンポーネントの前記ポートに送信されるべき第2のイーサネットパケットに前記ポートの第2の制御情報を前記スイッチングチップによって挿入するステップと、
    前記制御情報を挿入された前記第2のイーサネットパケットを前記物理レイヤコンポーネントに前記システムバスを使用することによって前記スイッチングチップによって送信するステップと、
    前記第2のイーサネットパケットを入手するために、前記制御情報を挿入された前記第2のイーサネットパケットから前記ポートの前記第2の制御情報を前記物理レイヤコンポーネントによって抽出するステップと
    をさらに含み、
    前記第1の制御情報または前記第2の制御情報は、所定の規則に従って挿入/抽出され、前記所定の規則は、
    前記第1のイーサネットパケットまたは前記第2のイーサネットパケットのフレーム間ギャップ内で前記第1の制御情報または前記第2の制御情報を挿入/抽出すること、または、
    前記第1のイーサネットパケットまたは前記第2のイーサネットパケットのプリアンブル内で前記第1の制御情報または前記第2の制御情報を挿入/抽出すること、または、
    前記第1のイーサネットパケットまたは前記第2のイーサネットパケットのフレーム間ギャップ内およびプリアンブル内で前記第1の制御情報または前記第2の制御情報を挿入/抽出すること
    を含む、情報送信方法。
  6. 前記システムバスを使用することによってサービスデータおよび前記物理レイヤコンポーネントのポートの制御情報を、前記物理レイヤコンポーネントと前記スイッチングチップとの間で前記送信するステップが、
    前記制御情報を挿入された複数の第1のイーサネットパケットを入手するために、前記物理レイヤコンポーネントの複数のポートから受信された第1のイーサネットパケットに、対応するポートの第1の制御情報を、前記物理レイヤコンポーネントによって別々に挿入するステップと、
    多重化された第1のイーサネットパケットを入手するために、前記制御情報を挿入された前記複数の第1のイーサネットパケットを、プリセットされた多重化方式に従って前記物理レイヤコンポーネントによって多重化するステップと、
    前記多重化された第1のイーサネットパケットを、前記システムバスを使用することによって前記スイッチングチップに、前記物理レイヤコンポーネントによって送信するステップと、
    前記多重化された第1のイーサネットパケットを前記スイッチングチップによって受信し、前記制御情報を挿入された前記複数の第1のイーサネットパケットを入手するために、前記多重化された第1のイーサネットパケットを多重化解除し、前記複数の第1のイーサネットパケットを入手するために、前記制御情報を挿入された各々の第1のイーサネットパケットから前記対応するポートの前記第1の制御情報を抽出するステップと
    を含み、
    前記プリセットされた多重化方式が、時分割多重方式およびビット/バイトインターリービング方式を含む、請求項5に記載の情報送信方法。
  7. 前記システムバスを使用することによってサービスデータおよび前記物理レイヤコンポーネントのポートの制御情報を、前記物理レイヤコンポーネントと前記スイッチングチップとの間で前記送信するステップが、
    前記制御情報を挿入された複数の第2のイーサネットパケットを入手するために、前記物理レイヤコンポーネントに送信されるべき第2のイーサネットパケットに、対応するポートの第2の制御情報を前記スイッチングチップによって別々に挿入し、多重化された第2のイーサネットパケットを入手するために、前記制御情報を挿入された前記複数の第2のイーサネットパケットを、前記プリセットされた多重化方式を使用することによって多重化するステップと、
    前記多重化された第2のイーサネットパケットを、前記システムバスを使用することによって前記物理レイヤコンポーネントに、前記スイッチングチップによって送信するステップと、
    前記多重化された第2のイーサネットパケットを前記物理レイヤコンポーネントによって受信し、前記制御情報を挿入された前記複数の第2のイーサネットパケットを入手するために、前記多重化された第2のイーサネットパケットを多重化解除し、前記複数の第2のイーサネットパケットを入手するために、前記制御情報を挿入された各々の第2のイーサネットパケットから前記対応するポートの前記第2の制御情報を抽出するステップと
    をさらに含む、請求項6に記載の情報送信方法。
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