KR102337650B1

KR102337650B1 - 비트 블록 스트림 처리, 레이트 매칭 및 교환을 위한 방법 및 디바이스

Info

Publication number: KR102337650B1
Application number: KR1020207005039A
Authority: KR
Inventors: 샤오쥔 장; 솨이 샤오; 민 자; 러훙 뉴; 싱야오 천
Original assignee: 후아웨이 테크놀러지 컴퍼니 리미티드
Priority date: 2017-07-29
Filing date: 2017-07-29
Publication date: 2021-12-10
Also published as: WO2019023824A1; EP3648400A4; EP3648400A1; KR20200027027A; US20200169350A1; US11438091B2; WO2019023824A8; JP2020528251A; JP6929436B2

Abstract

본 발명의 실시예들은 비트 블록 스트림을 처리하기 위한 방법을 제공하며, 이 방법은 다음을 포함한다: 제1 처리될 비트 블록 스트림을 획득하는 단계; 및 제1 처리될 비트 블록 스트림을 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하는 단계- 여기서 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 제1 경계 비트 블록은 제3 경계 비트 블록에 대응하고, 제2 경계 비트 블록은 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -. 슬롯 레이트 매칭 및 슬롯 스위칭은 비트 블록 스트림 처리 후에 획득된 슬롯 비트 블록 스트림들에 대해 개별적으로 수행될 수 있다.

Description

비트 블록 스트림 처리, 레이트 매칭 및 교환을 위한 방법 및 디바이스

본 출원은 통신 기술 분야에 관한 것으로, 특히, 비트 블록 스트림을 처리하기 위한 방법 및 장치, 비트 블록 스트림의 레이트 매칭을 위한 방법 및 장치, 및 비트 블록 스트림을 스위칭하기 위한 방법 및 장치에 관한 것이다.

서비스 인터페이스로서, 전기 및 전자 기술자 협회(Institute of Electrical and Electronics Engineers, IEEE)에 의해 정의된 802.3-기반 이더넷은 다양한 시나리오들에서 적용되고 엄청난 성공을 한다. 그러나, 기술들이 더 개발됨에 따라, 대역폭 입도들 간의 차이가 더 커지고, 실제 애플리케이션 요건 기대로부터의 과도한 편차가 더 쉽게 야기된다. 주류 애플리케이션에 의해 요구되는 대역폭은 임의의 이더넷 표준 레이트에 속하지 않을 수 있다. 예를 들어, 50Gbps를 송신하기 위해 100GE가 사용되는 경우 리소스들이 낭비되었고, 현재, 대응하는 이더넷 표준 입도는 200Gbps를 반송할 수 없다. 플렉서블-대역폭 포트들(가상 접속들)이 하나 또는 여러 개의 이더넷 물리 인터페이스를 공유할 수 있는 것으로 예상된다. 예를 들어, 2개의 40GE 포트 및 2개의 10GE 포트는 하나의 100G 물리 인터페이스를 공유한다. 플렉서블 이더넷(Flexible Ethernet, FlexE)의 개념은 경우에 대처한다. 구체적으로는, 수 개의 이더넷 물리 계층(Physical layer, PHY) 장치들을 FlexE 그룹에 본딩하는 것 및 물리 계층 채널화(서브-레이팅)와 같은 기능들을 사용함으로써, 플렉서블-대역폭 포트 애플리케이션 요건이 충족된다. 따라서, FlexE에 의해 제공되는 미디어 액세스 제어(Media Access Control, MAC) 레이트는 (본딩에 의해) 단일 PHY의 레이트보다 더 클 수 있거나, (채널화에 의해) 단일 PHY의 레이트보다 작을 수 있다.

FlexE는 물리 인터페이스에서의 송신을 위해 고정된 프레임 포맷을 구성하고, 시분할 다중화(time division multiplexing, TDM) 슬롯 분할을 수행한다. FlexE에서의 TDM 슬롯 분할은 비트 블록이라고도 지칭되는 66B 비트 블록에 기초한다. 슬롯 인터리빙은 66 비트 블록 인터리빙에 의해 구현된다. FlexE 표준은 100G 물리 인터페이스를 슬롯당 5G 대역폭을 갖는, 20개의 슬롯으로 분할한다. 슬롯 인터리빙 기간은 20개의 비트 블록을 포함하고, 오버헤드 비트 블록을 사용하여 슬롯 정렬이 구현되고, 매 1023 슬롯 사이클 주기(즉, 1023x20 비트 블록)마다 정렬 오버헤드가 삽입된다. FlexE 클라이언트 신호의 대역폭이 5G인 경우, 신호는 정확히 하나의 슬롯을 점유하거나; 또는 FlexE 클라이언트 신호의 대역폭이 (5*n)G인 경우, 신호는 n개의 슬롯을 점유한다.

FlexE 클라이언트 신호의 서비스는 송신을 위해 물리 인터페이스의 하나 이상의 슬롯에 매핑되고, 레이트 적응 또는 스위칭은 복수의 슬롯에서 송신되는 비트 블록 스트림들에 대해 개별적으로 수행될 수 없다.

본 출원의 실시예들은 비트 블록 스트림을 처리하기 위한 방법 및 장치, 비트 블록 스트림의 레이트 매칭을 위한 방법 및 장치, 및 비트 블록 스트림을 스위칭하기 위한 방법 및 장치를 제공하여, 레이트 적응 또는 스위칭이 단일 슬롯 내의 비트 블록 스트림들에 대해 개별적으로 수행될 수 없다는 문제를 해결한다.

제1 양태에 따르면, 비트 블록 스트림을 처리하는 방법이 제공되고, 이 방법은 다음을 포함한다: 송신단 디바이스에 의해, 제1 처리될 비트 블록 스트림을 획득하는 단계; 및 송신단 디바이스에 의해, 제1 처리될 비트 블록 스트림을 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하는 단계- 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 제1 경계 비트 블록은 제3 경계 비트 블록에 대응하고, 제2 경계 비트 블록은 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -.

제1 경계 비트 블록과 제2 경계 비트 블록 사이의 비-유휴 비트 블록의 수량은 제3 경계 비트 블록과 제4 경계 비트 블록 사이의 비-유휴 비트 블록의 수량과 동일하다. 따라서, 송신 프로세스에서, 슬롯 레이트 매칭 및 슬롯 스위칭은 단일 슬롯 비트 블록 스트림에 대해 개별적으로 수행될 수 있거나, 또는 상이한 슬롯 비트 블록 스트림들은 상이한 송신 경로들 또는 상이한 중간 노드들을 사용하여 수신단 디바이스에 송신될 수 있다. 수신단 디바이스는 모든 유휴 비트 블록들이 삭제된 후에 경계 비트 블록들을 사용하는 것에 의해 슬롯 비트 블록 스트림들을 정렬할 수 있고, 그에 의해 수신될 비트 블록 스트림을 복구한다.

가능한 설계에서, 각각의 비트 블록의 타입은 M1/M2 비트 블록이고, 여기서 M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2>M1이다.

가능한 설계에서, 방법은 다음을 추가로 포함한다: 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 전송하고, 제1 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 전송하거나; 또는 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 전송하고, 제2 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 전송하는 단계.

가능한 설계에서, 제1 처리될 비트 블록 스트림을 획득하는 것은 구체적으로 다음을 포함한다: 제1 처리될 서비스를 획득하는 것; 및 제1 처리될 서비스에 대해 비트 블록 인코딩을 수행하여, 제1 처리될 비트 블록 스트림을 획득하는 것.

가능한 설계에서, 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 전송하는 것은 구체적으로 다음을 포함한다: 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하는 것; 및 제1 물리 인터페이스의 제1 슬롯을 사용하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 전송하는 것.

가능한 설계에서, 제1 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 전송하거나, 제2 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 전송하는 것은 구체적으로 다음을 포함한다: 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 획득하는 것; 및 제1 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 전송하거나, 제2 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 전송하는 것.

가능한 설계에서, 방법은 제1 물리 인터페이스의 제1 슬롯에서의 제1 슬롯 비트 블록 스트림을 제3 물리 인터페이스의 제3 슬롯으로 스위칭하는 단계를 추가로 포함한다.

가능한 설계에서, 제1 처리될 비트 블록 스트림을 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하는 것은 구체적으로 제1 처리될 비트 블록 스트림을 라운드 로빈 스케줄링 방식으로 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하는 것을 포함한다.

제2 양태에 따르면, 비트 블록 스트림의 레이트 적응을 위한 방법이 제공되며, 이 방법은 다음을 포함한다: 제1 슬롯 비트 블록 스트림을 획득하는 단계- 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록이 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -; 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하는 단계; 및 제2 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 전송하는 단계.

단일 슬롯 비트 블록 스트림은 경계 비트 블록들을 포함하고, 비-유휴 비트 블록은 경계 비트 블록들 사이에 존재하여, 유휴 비트 블록이 경계 비트 블록들 사이에 추가 또는 삭제될 수 있다. 수신단 디바이스는 모든 유휴 비트 블록들이 삭제된 후에 경계 비트 블록들을 사용하여 슬롯 비트 블록 스트림들을 정렬할 수 있고, 그에 의해 수신될 비트 블록 스트림을 복구한다.

제3 양태에 따르면, 비트 블록 스트림을 스위칭하는 방법이 제공되고, 이 방법은 다음을 포함한다: 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 획득하는 단계- 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록이 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -; 제1 슬롯 비트 블록 스트림을 제2 물리 인터페이스의 제2 슬롯으로 스위칭하는 단계; 및 제2 물리 인터페이스의 제2 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 전송하는 단계.

단일 슬롯 비트 블록 스트림은 경계 비트 블록들을 포함하고, 비-유휴 비트 블록은 경계 비트 블록들 사이에 존재하여, 개별의 슬롯 스위칭이 단일 슬롯 비트 블록 스트림에 대해 수행될 수 있다. 수신단 디바이스는 모든 유휴 비트 블록들이 삭제된 후에 경계 비트 블록들을 사용하여 슬롯 비트 블록 스트림들을 정렬할 수 있고, 그에 의해 수신될 비트 블록 스트림을 복구한다.

가능한 설계에서, 제2 물리 인터페이스의 제2 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 전송하는 것은 구체적으로 다음을 포함한다: 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하는 것; 및 제2 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 전송하는 것.

가능한 설계에서, 제1 슬롯 비트 블록 스트림을 제2 물리 인터페이스의 제2 슬롯으로 스위칭하는 것은 구체적으로, 제1 물리 인터페이스의 제1 슬롯과 제2 물리 인터페이스의 제2 슬롯 사이의 대응관계에 기초하여 제1 슬롯 비트 블록 스트림을 제2 물리 인터페이스의 제2 슬롯에 스위칭하는 것을 포함한다.

제4 양태에 따르면, 비트 블록 스트림을 처리하기 위한 방법이 제공되고, 이 방법은 다음을 포함한다: 수신단 디바이스에 의해, 적어도 2개의 슬롯 비트 블록 스트림을 획득하는 단계- 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 제1 경계 비트 블록은 제3 경계 비트 블록에 대응하고, 제2 경계 비트 블록은 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 제3 경계 비트 블록 및 제4 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록임 -; 수신단 디바이스에 의해, 제1 경계 비트 블록과 제2 경계 비트 블록 사이의 유휴 비트 블록을 삭제하고, 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 유휴 비트 블록을 삭제하는 단계; 제1 경계 비트 블록 및 제3 경계 비트 블록뿐만 아니라 제2 경계 비트 블록 및 제4 경계 비트 블록에 기초하여, 유휴 비트 블록이 삭제된 제1 슬롯 비트 블록 스트림을, 유휴 비트 블록이 삭제된 제2 슬롯 비트 블록 스트림과 정렬시키는 단계; 및 정렬되는 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 제1 수신될 비트 블록 스트림으로 디매핑하는 단계.

수신단 디바이스에 의해 수신되는 제1 경계 비트 블록과 제2 경계 비트 블록 사이의 비-유휴 비트 블록들의 수량은 수신단 디바이스에 의해 수신되는 제3 경계 비트 블록과 제4 경계 비트 블록 사이의 비-유휴 비트 블록들의 수량과 동일하다. 수신단 디바이스는 모든 유휴 비트 블록들이 삭제된 후에 경계 비트 블록들을 사용하는 것에 의해 슬롯 비트 블록 스트림들을 정렬할 수 있고, 그에 의해 수신될 비트 블록 스트림을 복구한다.

가능한 설계에서, 방법은 제1 수신될 비트 블록 스트림에 대해 비트 블록 디코딩을 수행하여 제1 수신될 서비스를 획득하는 단계를 추가로 포함한다.

가능한 설계에서, 방법은 제1 수신될 비트 블록 스트림에 대해 IPG 복구를 수행하여 제1 수신될 서비스를 획득하는 단계를 추가로 포함한다.

가능한 설계에서, 적어도 2개의 슬롯 비트 블록 스트림을 획득하는 것은 구체적으로 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 획득하고, 제1 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 획득하거나; 또는 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 획득하고, 제2 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 획득하는 것을 포함한다.

제5 양태에 따르면, 비트 블록 스트림을 처리하기 위한 장치가 제공되고, 이 장치는 수신기 및 프로세서를 포함하고, 비트 블록 스트림을 처리하기 위한 장치는 제1 양태 또는 제1 양태의 가능한 구현들 중 어느 하나에 따른 방법을 구현하도록 구성된다.

제6 양태에 따르면, 비트 블록 스트림의 레이트 적응을 위한 장치가 제공되는데, 이 장치는 수신기, 레이트 어댑터, 및 송신기를 포함하고, 비트 블록 스트림의 레이트 적응을 위한 장치는 제2 양태 또는 제2 양태의 가능한 구현들 중 임의의 하나에 따른 방법을 구현하도록 구성된다.

제7 양태에 따르면, 비트 블록 스트림을 스위칭하는 장치가 제공되는데, 이 장치는 수신기, 스위치, 및 송신기를 포함하고, 비트 블록 스트림을 스위칭하는 장치는 제3 양태 또는 제3 양태의 가능한 구현들 중 어느 하나에 따른 방법을 구현하도록 구성된다.

제8 양태에 따르면, 비트 블록 스트림을 처리하기 위한 장치가 제공되고, 이 장치는 수신기 및 프로세서를 포함하고, 비트 블록 스트림을 처리하기 위한 장치는 제4 양태 또는 제4 양태의 가능한 구현들 중 어느 하나에 따른 방법을 구현하도록 구성된다.

도 1a는 본 출원의 실시예에 따른 64/66 인코딩의 코드 타입 정의의 개략도이다;
도 1b는 본 출원의 실시예에 따른 유휴 블록의 코드 타입 정의의 개략도이다;
도 2a는 본 출원의 실시예에 따른 PE 디바이스의 개략 구조도이다;
도 2b는 본 출원의 실시예에 따른 P 디바이스의 개략 구조도이다;
도 3a, 도 3b, 및 도 3c는 본 출원의 실시예에 따른 X-E 슬롯 스위칭 네트워크의 개략 구조도이다;
도 4는 본 발명의 실시예에 따른 X-E 슬롯 스위칭 방법의 개략 흐름도이다;
도 5a, 도 5b, 및 도 5c는 본 출원의 실시예에 따른 프레임 형상 노드 디바이스의 개략 구조도이다;
도 6은 본 발명의 실시예에 따른 X-E 슬롯 스위칭 방법의 개략 흐름도이다;
도 7a, 도 7b, 및 도 7c는 본 출원의 실시예에 따른 박스 형상 노드 디바이스의 개략 구조도이다;
도 8은 본 발명의 실시예에 따른 X-E 슬롯 스위칭 방법의 개략 흐름도이다;
도 9a는 본 발명의 실시예에 따른 송신단 매핑의 개략 흐름도이다;
도 9b는 본 발명의 실시예에 따른 송신단 매핑의 개략도이다;
도 9c는 본 발명의 실시예에 따른 송신단 매핑의 다른 개략도이다;
도 9d는 본 발명의 실시예에 따른 송신단 매핑의 또 다른 개략도이다;
도 9e는 본 발명의 실시예에 따른 송신단 매핑의 또 다른 개략도이다;
도 10a는 본 발명의 실시예에 따른 슬롯 레이트 매칭 방법의 개략 흐름도이다;
도 10b는 본 발명의 실시예에 따른 슬롯 레이트 매칭 회로의 구조도이다;
도 11은 본 발명의 실시예에 따른 슬롯 스위칭 방법의 개략 흐름도이다;
도 12는 본 발명의 실시예에 따른 수신단 디매핑의 개략 흐름도이다;
도 13은 본 출원의 실시예에 따른 비트 블록 스트림을 처리하기 위한 장치의 개략 구조도이다;
도 14는 본 출원의 실시예에 따른 비트 블록 스트림의 레이트 적응을 위한 장치의 개략 구조도이다;
도 15는 본 출원의 실시예에 따른 비트 블록 스트림을 스위칭하기 위한 장치의 개략 구조도이다; 및
도 16은 본 출원의 실시예에 따른 비트 블록 스트림을 처리하기 위한 장치의 개략 구조도이다.

이더넷에서, 이더넷 포트는 일반적으로 데이터-지향 논리적 개념으로서 나타나고, 논리 포트 또는 간단히 포트로서 지칭되고; 이더넷 물리 인터페이스는 하드웨어 개념으로서 나타나고, 물리 인터페이스 또는 간단히 인터페이스라고 지칭된다. 일반적으로, MAC 어드레스는 이더넷 포트를 식별하기 위해 사용된다. 통상적으로, 이더넷 포트의 레이트는 이더넷 물리 인터페이스의 레이트에 기초하여 결정된다. 일반적으로, 이더넷 포트의 최대 대역폭은 이더넷 물리 인터페이스, 예를 들어, 10Mbps, 100Mbps, 1000Mbps(1Gbps), 10Gbps, 40Gbps, 100Gbps, 및 400Gbps 이더넷 물리 인터페이스의 대역폭에 대응한다.

이더넷은 널리 적용되었고 과거에 매우 긴 시간 동안 크게 개발되었다. 이더넷 포트의 레이트는 10의 거듭제곱으로 증가하고 10Mbps로부터 100Mbps, 1000Mbps(1Gbps), 10Gbps, 40Gbps, 100Gbps, 및 400Gbps로 연속적으로 발전한다. 기술들이 더 개발됨에 따라, 대역폭 입도들 간의 차이가 더 커지고, 실제 애플리케이션 요건 기대로부터의 편차가 더 쉽게 야기된다. 주류 애플리케이션에 의해 요구되는 대역폭은 10의 거듭제곱으로 증가하지 않는다. 예를 들어, 주류 애플리케이션에 의해 요구되는 대역폭은 50Gbps에서 75Gbps, 200Gbps 등으로 증가한다. 50Gbps, 60Gbps, 75Gbps, 200Gbps, 및 150Gbps와 같은 대역폭의 이더넷 포트(가상 접속)가 지원될 수 있다는 것이 산업계에서 예상된다.

또한, 일부 플렉서블-대역폭 포트들이 제공될 수 있고, 이러한 포트들은 하나 또는 여러 이더넷 물리 인터페이스를 공유할 수 있는 것이 예상된다. 예를 들어, 2개의 40GE 포트 및 2개의 10GE 포트는 하나의 100G 물리 인터페이스를 공유한다. 또한, 요건이 변할 때 레이트가 융통성 있게 조정되는데, 예를 들어, 200Gbps 내지 330Gbps, 또는 50Gbps 내지 20Gbps로 조정되어, 포트 사용 효율을 개선하거나 포트 수명 사이클을 연장할 수 있다. 고정 레이트 물리 링크들은 논리 포트의 레이트의 스택형 증가를 지원하기 위해 캐스케이드 방식으로 본딩될 수 있다(예를 들어, 2개의 100GE 물리 인터페이스는 200GE 논리 포트를 지원하기 위해 스택형 및 캐스케이드 방식으로 본딩된다). 또한, 물리 인터페이스들의 플렉서블 스택킹에 의해 획득되는 대역폭 리소스들이 풀링될 수 있고, 물리 인터페이스들의 대역폭은 특정 이더넷 논리 포트에 입도로(예를 들어, 5G 입도로) 할당되어, 몇몇 이더넷 가상 접속들은 스택형 방식으로 캐스케이드된 물리 링크들의 그룹을 효율적으로 공유한다.

따라서, FlexE의 개념은 경우에 대처한다. 플렉서블 이더넷은 또한 플렉서블 가상 이더넷으로 지칭된다. FlexE는 이더넷 서비스의 서브-레이팅, 채널화, 및 역 다중화와 같은 기능들을 지원한다. 예를 들어, 이더넷 서비스의 서브-레이팅 애플리케이션 시나리오에서, FlexE는 3개의 기존 100GE 물리 인터페이스를 통해 250G 이더넷 서비스(MAC 코드 스트림)를 전송하는 것을 지원할 수 있다. 이더넷 서비스의 역 다중화 시나리오에서, FlexE는 2개의 기존 100GE 물리 매체 종속(Physical Medium Dependent, PMD) 서브 계층들을 통해 200G 이더넷 서비스를 전송하는 것을 지원할 수 있다. 이더넷 서비스의 채널화 시나리오에서, FlexE는 하나 이상의 물리 인터페이스를 공유하는 데 몇 개의 논리 포트를 지원할 수 있고, 복수의 저-레이트 이더넷 서비스를 고-레이트 플렉서블 이더넷으로 다중화하는 것을 지원할 수 있다.

이더넷이 액세스 네트워크 및 메트로폴리탄 영역 네트워크에서 서비스 인터페이스로서 널리 사용되기 때문에, 이더넷 기술의 서비스 트래픽 집성 기능에 기초한 그러한 FlexE 기술은 기본 서비스 네트워크의 이더넷 인터페이스에의 끊김 없는 접속을 구현할 수 있다. FlexE의 서브-레이팅, 채널화, 및 역 다중화와 같은 이러한 기능들의 도입은 이더넷의 애플리케이션 시나리오들을 크게 확장하고, 이더넷의 애플리케이션 융통성을 개선하고, 이더넷 기술이 전송 네트워크의 분야 내로 점차 침투하게 한다.

FlexE는 이더넷 물리 링크의 가상화를 위한 실현 가능한 진화 방향을 제공한다. 플렉서블 이더넷은 캐스케이드된 물리 인터페이스들의 그룹 상에서 몇 개의 가상 이더넷 데이터 접속을 지원할 필요가 있다. 예를 들어, 여러 개의 논리 포트를 지원하기 위해, 4개의 100GE 물리 인터페이스가 캐스케이드 방식으로 본딩된다. 몇몇 논리 포트들 중 일부의 대역폭이 감소하면, 다른 논리 포트들의 대역폭이 증가하고, 감소된 대역폭의 총량이 증가된 대역폭의 총량과 동일하다. 여러 개의 논리 포트의 대역폭이 신속하고 융통성 있게 조정되고, 여러 개의 논리 포트는 4개의 100GE 물리 인터페이스를 공유한다.

동기식 디지털 계층구조(Synchronous digital hierarchy, SDH)/광 전송 네트워크(Optical transfer network, OTN) 기술을 참조하여, FlexE는 물리 인터페이스에서의 송신을 위한 고정된 프레임 포맷을 구성하고, TDM 슬롯 분할을 수행한다. SDH/OTN으로부터의 차이는, FlexE에서의 TDM 슬롯 분할의 입도가 66 비트이고, 이에 대응하여 정확히 하나의 64b/66b 블록을 반송할 수 있다는 것이다. FlexE 프레임은 8개의 행을 포함한다. 각각의 행 내의 첫 번째 66 비트 블록의 위치는 FlexE 오버헤드 영역이고, 슬롯 분할의 페이로드 영역은 오버헤드 영역을 따르고 66 비트의 입도로 20x1023개 66 비트 캐리어 공간에 대응한다. 100GE 인터페이스의 대역폭은 20개의 슬롯으로 분할되고, 각각의 슬롯의 대역폭은 대략 5Gbps이다. FlexE는 인터리빙된 다중화 방식으로 단일 물리 인터페이스 상에 복수의 송신 채널을 구현한다. 즉, 복수의 슬롯이 구현된다.

몇몇 물리 인터페이스는 캐스케이드 방식으로 본딩될 수 있고, 몇몇 물리 인터페이스의 모든 슬롯들은 이더넷 논리 포트를 조합하여 반송할 수 있다. 예를 들어, 10GE는 2개의 슬롯을 필요로 하고, 25GE는 5개의 슬롯을 필요로 한다. 순차적으로 송신된 66 비트 블록들은 논리 포트에 여전히 가시적이고, 각각의 논리 포트는 하나의 MAC에 대응하고 대응하는 이더넷 패킷을 송신하고, 패킷의 시작 및 종료 및 유휴 패딩의 식별은 종래의 이더넷에서의 것들과 동일하다.

FlexE는 단지 인터페이스 기술이고, 관련 스위칭 기술은 이더넷 패킷에 기초하여 여전히 수행된다. 그러나, 5세대(5G) 통신 기술들 및 사물 인터넷에 대한 광범위한 연구들로, 결정론적 저-레이턴시, 신뢰성, 및 보안 격리 기술들이 시급히 해결될 필요가 있는 중요한 작업이 되었다. 본 발명자들은 물리 인터페이스 하드 파이프에 기초하여 스위칭 기술을 정의한다. X-Ethernet(줄여서 X-E)은 이더넷 물리 계층 비트 블록, 예를 들어, 64b/66b 블록에 기초한 스위칭 기술이고, 결정론적 초저-레이턴시의 기술적 특징을 갖는다.

본 출원의 실시예들에서 언급된 비트 블록은 M1/M2 비트 블록일 수 있거나, M1b/M2b 비트 블록으로 지칭될 수 있다. M1/M2는 인코딩 모드를 나타내고, 여기서 M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2> M1이다.

이러한 M1/M2 비트 블록 스트림은 이더넷 물리 계층 링크에서 전송된다. 예를 들어, 1G 이더넷은 8b/10b 인코딩을 사용하고, 8b/10b 블록 스트림은 1GE 물리 계층 링크에서 전송되고; 10/40/100GE는 64b/66b 인코딩을 사용하고, 64b/66b 블록 스트림은 10/40/100GE 물리 계층 링크에서 전송된다. 장래에, 다른 인코딩 모드들은 이더넷 기술의 개발에 의해 더 발생할 수 있다. 예를 들어, 128b/130b 인코딩, 256b/258b 인코딩 등이 발생할 수 있다. 설명의 용이함을 위해, M1/M2 비트 블록 스트림이 본 출원의 실시예들에서의 표현을 위해 사용된다.

M1/M2 비트 블록 스트림의 경우, 상이한 타입들의 비트 블록들이 존재하고 표준에 명시적으로 지정된다. 64b/66b 인코딩의 코드 타입 정의들은 설명을 위해 아래에 예로서 사용된다. 도 1a에 도시된 바와 같이, 처음 2개의 비트 "10" 또는 "01"은 64b/66b 블록의 동기화 헤더 비트들이고, 후속 64 비트는 페이로드 데이터 또는 프로토콜을 반송하기 위해 사용된다. 도 1a에서, 16개의 코드 타입 정의가 있다. 각각의 행은 한 타입의 비트 블록의 코드 타입 정의를 나타낸다: D0 내지 D7은 데이터 바이트들을 나타내고, C0 내지 C7은 제어 바이트들을 나타내고, S0은 시작 바이트들을 나타내고, T0 내지 T7은 종료 바이트들을 나타낸다. 제2 행은 유휴 비트 블록(유휴 블록)의 코드 타입 정의에 대응하고, 유휴 비트 블록은 /I/로 표현될 수 있고, 구체적으로 도 1b에 도시된다. 제7 행은 시작 블록의 코드 타입 정의에 대응하고, 시작 블록은 /S/로 표현될 수 있다. 제9 내지 제16 행들은 각각 8개의 종료 블록의 코드 타입 정의에 대응하고, 8개의 종료 블록 모두는 /T/로 표현될 수 있다.

본 출원의 실시예들에서 언급된 인터페이스는 위에서 언급된 이더넷 물리 인터페이스일 수 있거나, 다른 물리 인터페이스일 수 있는데, 예를 들어, 광 전송 네트워크(Optical Transport Network, OTN) 인터페이스, 플렉서블 광 전송 네트워크(Flexible OTN, FlexOTN) 인터페이스, 플렉서블 이더넷 FlexE 인터페이스, 공통 공중 무선 인터페이스(Common Public Radio Interface, CPRI), 동기식 디지털 계층구조(Synchronous Digital Hierarchy, SDH) 인터페이스, 파이버 채널(Fibre Channel, FC) 인터페이스, 또는 인피니밴드 인터페이스일 수 있고, 다른 예를 들면, 디바이스 내부의 물리 인터페이스 C2C 인터페이스일 수 있다.

본 출원의 실시예들에서 언급된 포트는 전술한 이더넷 포트일 수 있거나, 확실히 다른 논리 서비스 포트일 수 있는데, 예를 들어, 광 전송 네트워크 OTN 논리 서비스 포트, 플렉서블 광 전송 네트워크 FlexOTN 논리 서비스 포트, 플렉서블 이더넷 FlexE 논리 서비스 포트, 공통 공중 무선 논리 서비스 포트 CPRI, 동기식 디지털 계층구조 SDH 논리 서비스 포트, 파이버 채널 FC 논리 서비스 포트, 또는 인피니밴드 논리 서비스 포트일 수 있다.

FlexE 클라이언트의 서비스가 송신을 위해 하나 이상의 물리 인터페이스의 복수의 슬롯에 매핑되는 경우, 레이트 적응 또는 스위칭은 슬롯들에서 송신된 비트 블록 스트림들에 대해 개별적으로 수행될 수 없다. 본 발명의 실시예들은 주로 4개의 논리적 기능: 송신단 매핑, 슬롯 레이트 적응, 슬롯 스위칭, 및 수신단 디매핑을 제공한다. 송신단에서의 매핑에 의해, 개별 슬롯 레이트 적응 및 개별 슬롯 스위칭이 물리 인터페이스의 슬롯에서 수행될 수 있고, 서비스가 수신단에서 복구될 수 있다. 서비스가 복수의 슬롯을 점유하고, 레이트 적응 및 스위칭이 각각의 슬롯에서 개별적으로 수행되는 경우, 상이한 슬롯들에서의 송신 지연들은 상이할 수 있고, 상이한 슬롯들에서의 유휴 비트 블록들의 삽입 또는 삭제 위치들은 상이할 수 있다. 본 발명의 실시예들에 제공된 4개의 논리 함수에 기초하여, 슬롯 레이트 적응 또는 슬롯 스위칭이 각각의 슬롯에서 개별적으로 수행될 수 있고, 지연 차이 및 위치 차이가 수신단에서 제거되어, 수신될 비트 블록 스트림을 정확하게 복구할 수 있다.

본 발명의 실시예들에서, 비트 블록 스트림은 도 2a 및 도 2b에 도시된 디바이스들을 사용하여 전송될 수 있다. 구체적으로, 도 2a 및 도 2b는 제공자 에지(Provider Edge, PE) 디바이스 및 제공자(Provider, P) 디바이스를 각각 도시한다. PE 디바이스는 에지 디바이스를 나타낸다. PE 디바이스의 하나의 단부는 사용자 장비에 접속되고, 인터페이스는 사용자 네트워크 인터페이스(User network interface, UNI)이고; PE 디바이스의 다른 단부는 네트워크 디바이스에 접속되고, 인터페이스는 네트워크-대-네트워크 인터페이스(Network to Network Interface, NNI)이다. PE 디바이스의 키 기능들은 집성 및 캡슐화/역캡슐화이다. 시작 지점이 변함에 따라, PE 디바이스들 사이의 경로는 의사 회선(pseudo wire)(PW), 터널 등일 수 있다. P 디바이스는 네트워크 내의 코어 디바이스인 네트워크 디바이스를 나타낸다. P 디바이스의 주요 능력은 강력한 스위칭 능력이다. P 디바이스의 양쪽 단부들은 네트워크 디바이스들에 접속되고, 인터페이스들은 NNI들이다.

도 2a 및 도 2b에서, 클라이언트 적응 유닛(uAdpt)은 사용자측 처리 유닛을 나타내고, 사용자 서비스 신호를 수신하고, 인터페이스 적응, 레이트 적응 등과 같은 동작들을 수행하도록 구성된다. 인터페이스 적응은 X-E 슬롯 매핑 및/또는 디매핑을 포함할 수 있다. X-E 슬롯 매핑은 하나의 비트 블록 스트림을 복수의 슬롯 비트 블록 스트림으로 매핑하는 것일 수 있다. X-E 슬롯 디매핑은 복수의 슬롯 비트 블록 스트림을 1 비트 블록 스트림으로 디매핑하는 것일 수 있다. 인터페이스 적응은 코드 타입 변환 등을 추가로 포함할 수 있다. 네트워크 적응 유닛(nAdpt)은 X-E 기술 시스템의 네트워크측 처리 유닛을 나타내고, 디바이스 내의 서비스 신호를 네트워크측으로 전송하고 대응하는 기능 처리를 완료하도록 구성되거나, 네트워크측 서비스 신호를 수신하고 그 신호를 디바이스 내의 다른 처리 유닛에 전송하도록 구성된다. 대안적으로, X-E 슬롯 매핑 및/또는 디매핑은 네트워크 적응 유닛에 의해 구현될 수 있다. L1.5 스위치 또는 X-Ethernet 스위치, 즉, X-Ethernet 릴레이(중간 노드의 포워딩)는 스위칭 유닛에 의해 구현된다.

도 3a, 도 3b 및 도 3c에 도시된 바와 같이, 본 발명의 실시예에서 제공되는 X-E 슬롯 스위칭 네트워크는 총 4개의 노드: 노드(301), 노드(302), 노드(303), 및 노드(304)를 포함한다. 노드(301)는 소스 PE 디바이스이고, 노드(302)와 노드(303)는 중간 P 디바이스들이며, 노드(304)는 목적지 PE 디바이스이다. 노드(301)는 노드(301)의 UNI 인터페이스를 통해 10GE 서비스를 수신하고, 노드(302) 및/또는 노드(303)를 사용하여 10GE 서비스를 노드(304)에 전송할 필요가 있다. 노드(304)는 수신된 10GE 서비스를 노드(304)의 UNI 인터페이스를 통해 클라이언트에 전송한다.

도 4는 본 발명의 실시예에서 제공되는 X-E 슬롯 스위칭 방법을 도시한다. 송신단 매핑, 슬롯 레이트 적응, 슬롯 스위칭, 및 수신단 디매핑의 상세한 구현들에 대해서는, 후속 실시예들을 참조한다. 방법은 도 3a, 도 3b, 및 도 3c에 도시된 네트워크에서 적용되고, 구체적으로 다음의 단계들을 포함한다.

단계 401: 노드(301)의 클라이언트 적응 유닛(3012)은 송신단 매핑을 수행하여, 처리될 비트 블록 스트림을 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림으로 매핑한다.

본 발명의 이 실시예에서, 처리될 비트 블록 스트림을 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림으로 매핑하는 것은 설명을 위한 예로서 사용된다. 다른 설계에서, 처리될 비트 블록 스트림은 다른 수량의 슬롯 비트 블록 스트림으로 매핑될 수 있다. 이는 본 발명의 이 실시예에서 제한되지 않는다.

가능한 설계에서, 송신단 매핑은 노드(301)의 네트워크 적응 유닛(3014)에 의해 완료될 수 있고, 적응이 완료된 후, 슬롯 비트 블록 스트림들은 NNI 인터페이스(30151), NNI 인터페이스(30152), 또는 다른 인터페이스를 통해 직접 전송된다.

본 발명의 이 실시예에서, 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 제1 경계 비트 블록은 제3 경계 비트 블록에 대응하고, 제2 경계 비트 블록은 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수이다.

단계 402: 노드(301)의 클라이언트 적응 유닛(3012)은 슬롯 레이트 적응을 수행하고, 노드(301)의 스위칭 유닛(3013)은 슬롯 스위칭을 수행하고, 노드(301)의 네트워크 적응 유닛(3014)은 슬롯 레이트 적응을 수행하여, 제1 슬롯 비트 블록 스트림을 NNI 인터페이스(30151)를 통해 노드(302)에 전송하고, 제2 슬롯 비트 블록 스트림을 NNI 인터페이스(30152)를 통해 노드(303)에 전송한다.

부하 균형은 제1 슬롯 비트 블록 스트림을 NNI 인터페이스(30151)를 통해 노드(302)에 전송하고 제2 슬롯 비트 블록 스트림을 NNI 인터페이스(30152)를 통해 노드(303)에 전송함으로써 달성될 수 있다. 확실히, 가능한 설계에서, 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림 둘 다는 NNI 인터페이스(30151)의 상이한 슬롯들을 사용하여 노드(302)에 전송될 수 있다. 이 경우, 노드(302)는 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 처리하도록 요구된다.

단계 403: 노드(302)는 NNI 인터페이스(3021)를 통해 제1 슬롯 비트 블록 스트림을 수신하고, 노드(302)의 네트워크 적응 유닛(3022)은 슬롯 레이트 적응을 수행하고, 노드(302)의 스위칭 유닛(3023)은 슬롯 스위칭을 수행하고, 노드(302)의 네트워크 적응 유닛(3024)은 슬롯 레이트 적응을 수행하여, 제1 슬롯 비트 블록 스트림을 NNI 인터페이스(3025)를 통해 노드(304)에 전송한다.

단계 404: 노드(303)는 NNI 인터페이스(3031)를 통해 제2 슬롯 비트 블록 스트림을 수신하고, 노드(303)의 네트워크 적응 유닛(3032)은 슬롯 레이트 적응을 수행하고, 노드(303)의 스위칭 유닛(3033)은 슬롯 스위칭을 수행하고, 노드(303)의 네트워크 적응 유닛(3034)은 슬롯 레이트 적응을 수행하여, 제2 슬롯 비트 블록 스트림을 NNI 인터페이스(3035)를 통해 노드(304)에 전송한다.

단계 405: 노드(304)는 NNI 인터페이스(30411)를 통해 제1 슬롯 비트 블록 스트림을 수신하고, 노드(304)는 NNI 인터페이스(30412)를 통해 제2 슬롯 비트 블록 스트림을 수신하고, 노드(304)의 네트워크 적응 유닛(3042)은 슬롯 레이트 적응을 수행하고, 노드(304)의 스위칭 유닛(3043)은 슬롯 스위칭을 수행하고, 노드(304)의 클라이언트 적응 유닛(3044)은 슬롯 레이트 적응을 수행한다.

단계 406: 노드(304)의 클라이언트 적응 유닛(3044)은 수신단 디매핑을 수행하여 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 수신될 비트 블록 스트림으로 디매핑한다.

본 발명의 이 실시예에서, 대안적으로, 도 5a, 도 5b, 및 도 5c, 또는 도 7a, 도 7b, 및 도 7c에 도시된 패킷 캐리어 노드 디바이스는 비트 블록 스트림을 처리하기 위해 사용될 수 있다. 구체적으로, 박스 형상 디바이스의 인터페이스 카드 또는 프레임 형상 디바이스의 라인 카드의 또는 인터페이스 칩은 클라이언트 적응 유닛 또는 네트워크 적응 유닛의 기능, 및 X-E 슬롯 스위칭 유닛의 기능을 구현한다. 대안적으로, 스위치 보드는 X-E 슬롯 스위칭 기능을 지원하도록 변환될 수 있거나, 또는 원래의 스위칭 네트워크 설계는 변경되지 않은 채로 유지된다.

도 5a, 도 5b 및 도 5c에 도시된 바와 같이, 본 발명의 실시예에서 제공되는 프레임 형상 노드 디바이스는 라인 카드(501), 스위칭 평면(502), 스위칭 평면(503), 및 라인 카드(504)를 포함한다. 스위칭 평면(502) 및 스위칭 평면(503)은 상이한 카드들 상에 위치될 수 있거나, 동일한 카드 상에 위치될 수 있다. 라인 카드(501) 및 라인 카드(504)는 일반적으로 상이한 카드들 상에 위치한다. 프레임 형상 노드 디바이스는 다른 카드를 추가로 포함할 수 있다. 이는 본 발명의 이 실시예에서 제한되지 않는다. 라인 카드(501), 스위칭 평면(502), 스위칭 평면(503), 및 라인 카드(504)는 C2C 인터페이스를 통해 전기적으로 또는 광학적으로 상호접속된다.

도 6은 본 발명의 실시예에서 제공되는 X-E 슬롯 스위칭 방법을 도시한다. 송신단 매핑, 슬롯 레이트 적응, 슬롯 스위칭, 및 수신단 디매핑의 상세한 구현들에 대해서는, 후속 실시예들을 참조한다. 이 방법은 도 5a, 도 5b, 및 도 5c에 도시된 네트워크에서 적용되고, 구체적으로 다음의 단계들을 포함한다.

단계 601: 라인 카드(501)의 클라이언트 적응 유닛(50121)은 송신단 매핑을 수행하여, 처리될 비트 블록 스트림을 제1 슬롯 비트 블록 스트림 및 제2 비트 블록 스트림으로 매핑한다.

단계 602: 라인 카드(501)의 클라이언트 적응 유닛(50121)은 슬롯 레이트 적응을 수행하고; 라인 카드(501)의 스위칭 유닛(5013)은 슬롯 스위칭을 수행하여, 제1 슬롯 비트 블록 스트림을 라인 카드(501)의 C2C 적응 유닛(50141)으로 스위칭하고; 라인 카드(501)의 C2C 적응 유닛(50141)은 슬롯 레이트 적응을 수행하고, 그 후 제1 슬롯 비트 블록 스트림을 C2C 인터페이스(50151)를 통해 스위칭 평면(502)에 전송하고; 라인 카드(501)의 스위칭 유닛(5013)은 슬롯 스위칭을 수행하여 제2 슬롯 비트 블록 스트림을 라인 카드(501)의 C2C 적응 유닛(50142)으로 스위칭하고; 라인 카드(501)의 C2C 적응 유닛(50142)은 슬롯 레이트 적응을 수행하고, 그 후 제2 슬롯 비트 블록 스트림을 C2C 인터페이스(50152)를 통해 스위칭 평면(503)에 전송한다.

가능한 설계에서, 클라이언트 적응 유닛(50121)이 슬롯 레이트 적응을 수행하였기 때문에, C2C 적응 유닛(50141)은 슬롯 레이트 적응을 수행하지 않고서, 슬롯 스위칭을 위해 제1 슬롯 비트 블록 스트림을 스위칭 평면에 전송할 수 있다.

단계 603: 스위칭 평면(502)은 C2C 인터페이스(5021)를 통해 제1 슬롯 비트 블록 스트림을 수신하고, 스위칭 평면(502)의 C2C 적응 유닛(5022)은 슬롯 레이트 적응을 수행하고, 스위칭 평면(502)의 스위칭 유닛(5023)은 슬롯 스위칭을 수행하고, 스위칭 평면(502)의 C2C 적응 유닛(5024)은 슬롯 레이트 적응을 수행하여, 제1 슬롯 비트 블록 스트림을 C2C 인터페이스(5025)를 통해 라인 카드(504)에 전송한다.

단계 604: 스위칭 평면(503)은 C2C 인터페이스(5031)를 통해 제2 슬롯 비트 블록 스트림을 수신하고, 스위칭 평면(503)의 C2C 적응 유닛(5032)은 슬롯 레이트 적응을 수행하고, 스위칭 평면(503)의 스위칭 유닛(5033)은 슬롯 스위칭을 수행하고, 스위칭 평면(503)의 C2C 적응 유닛(5034)은 슬롯 레이트 적응을 수행하여, 제2 슬롯 비트 블록 스트림을 C2C 인터페이스(5035)를 통해 라인 카드(504)에 전송한다.

단계 605: 라인 카드(504)는 C2C 인터페이스(50411)를 통해 제1 슬롯 비트 블록 스트림을 수신하고, 라인 카드(504)는 C2C 인터페이스(50412)를 통해 제2 슬롯 비트 블록 스트림을 수신하고, 라인 카드(504)의 C2C 적응 유닛(50421) 및 C2C 적응 유닛(50422)은 슬롯 레이트 적응을 수행하고, 라인 카드(504)의 스위칭 유닛(5043)은 슬롯 스위칭을 수행하고, 라인 카드(504)의 클라이언트 적응 유닛(50441)은 슬롯 레이트 적응을 수행한다.

단계 606: 라인 카드(504)의 클라이언트 적응 유닛(50441)은 수신단 디매핑을 수행하여, 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 수신될 비트 블록 스트림으로 디매핑한다.

도 7a, 도 7b 및 도 7c에 도시된 바와 같이, 본 발명의 실시예에서 제공되는 박스 형상 노드 디바이스는 인바운드 인터페이스 보드(701), 스위칭 평면(702) 및 아웃바운드 인터페이스 보드(704)를 포함한다. 인바운드 인터페이스 보드(701), 스위칭 평면(702), 및 아웃바운드 인터페이스 보드(704)는 일반적으로 상이한 카드들 상에 위치한다. 박스 형상 노드 디바이스는 일반적으로 하나의 스위칭 평면만을 가지며, 인터페이스 보드들은 스위칭 기능을 갖지 않는다. 이는 본 발명의 이 실시예에서 제한되지 않는다. 인바운드 인터페이스 보드(701), 스위칭 평면(702), 및 아웃바운드 인터페이스 보드(704)는 C2C 인터페이스를 통해 전기적으로 또는 광학적으로 상호접속된다.

도 8은 본 발명의 실시예에서 제공되는 X-E 슬롯 스위칭 방법을 도시한다. 송신단 매핑, 슬롯 레이트 적응, 슬롯 스위칭, 및 수신단 디매핑의 상세한 구현들에 대해서는, 후속 실시예들을 참조한다. 이 방법은 도 7a, 도 7b, 및 도 7c에 도시된 네트워크에서 적용되고, 구체적으로 다음의 단계들을 포함한다:

단계 801: 인바운드 인터페이스 보드(701)의 클라이언트 적응 유닛(70121)은 송신단 매핑을 수행하여, 처리될 비트 블록 스트림을 제1 슬롯 비트 블록 스트림 및 제2 비트 블록 스트림으로 매핑한다.

단계 802: 인바운드 인터페이스 보드(701)의 클라이언트 적응 유닛(70121)은 슬롯 레이트 적응을 수행하고; 인바운드 인터페이스 보드(701)의 C2C 적응 유닛(7014)은 슬롯 레이트 적응을 수행하고, 그 후 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 C2C 인터페이스(7015)를 통해 스위칭 평면(702)에 전송한다.

단계 803: 스위칭 평면(702)은 C2C 인터페이스(7021)를 통해 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 수신하고, 스위칭 평면(702)의 C2C 적응 유닛(7022)은 슬롯 레이트 적응을 수행하고, 스위칭 평면(702)의 스위칭 유닛(7023)은 슬롯 스위칭을 수행하고, 스위칭 평면(702)의 C2C 적응 유닛(7024)은 슬롯 레이트 적응을 수행하여, 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 C2C 인터페이스(7025)를 통해 아웃바운드 인터페이스 보드(704)에 전송한다.

단계 804: 아웃바운드 인터페이스 보드(704)는 C2C 인터페이스(7041)를 통해 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 수신하고, 아웃바운드 인터페이스 보드(704)의 C2C 적응 유닛(7042)은 슬롯 레이트 적응을 수행한다.

단계 805: 아웃바운드 인터페이스 보드(704)의 클라이언트 적응 유닛(70441)은 수신단 디매핑을 수행하여, 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 수신될 비트 블록 스트림으로 디매핑한다.

도 9a는, 다음의 단계들을 포함하는, 본 발명의 실시예에 따른 송신단 매핑의 개략도이다:

단계 901: 제1 처리될 비트 블록 스트림을 획득한다.

단계 902: 제1 처리될 비트 블록 스트림을 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하고, 여기서 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 제1 경계 비트 블록은 제3 경계 비트 블록에 대응하고, 제2 경계 비트 블록은 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수이다.

가능한 설계에서, 각각의 비트 블록의 타입은 M1/M2 비트 블록이고, 여기서 M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2>M1이다. M1/M2 비트 블록은 인코딩된 비트 블록이다.

가능한 설계에서, 제1 슬롯 비트 블록 스트림은 제1 물리 인터페이스의 제1 슬롯을 사용하여 전송되고, 제2 슬롯 비트 블록 스트림은 제1 물리 인터페이스의 제2 슬롯을 사용하여 전송되거나; 또는 제1 슬롯 비트 블록 스트림은 제1 물리 인터페이스의 제1 슬롯을 사용하여 전송되고, 제2 슬롯 비트 블록 스트림은 제2 물리 인터페이스의 제2 슬롯을 사용하여 전송된다.

가능한 설계에서, 제1 처리될 비트 블록 스트림을 획득하는 것은 구체적으로 다음을 포함한다: 제1 처리될 서비스를 획득하는 것; 및 제1 처리될 서비스에 대해 비트 블록 인코딩을 수행하여, 제1 처리될 비트 블록 스트림을 획득하는 것. 즉, 비트 블록 인코딩을 겪지 않은 서비스 스트림에 대해 비트 블록 인코딩이 수행될 필요가 있다.

가능한 설계에서, 제1 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 전송하거나, 제2 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 전송하는 것은 구체적으로 다음을 포함한다: 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 획득하는 것; 및

제1 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 전송하거나, 제2 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 전송하는 것.

가능한 설계에서, 송신단 매핑은: 제1 물리 인터페이스의 제1 슬롯에 제1 슬롯 비트 블록 스트림을 제3 물리 인터페이스의 제3 슬롯으로 스위칭하는 것을 추가로 포함한다.

처리될 비트 블록 스트림은 적어도 2개의 슬롯 비트 블록 스트림으로 매핑된다. 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응한다. 이러한 슬롯 비트 블록 스트림들은 물리 인터페이스의 슬롯에서 최종적으로 송신되고, 슬롯 레이트 매칭 및 슬롯 스위칭과 같은 동작들이 송신 전에 수행될 수 있다. 이는 본 발명의 이 실시예에서 제한되지 않는다.

가능한 설계에서, 대안적으로, 단계 902는: 제1 처리될 비트 블록 스트림을 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하는 것일 수 있고, 여기서 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 적어도 2개의 슬롯 비트 블록 스트림은 대응하는 경계 비트 블록을 포함하고, 대응하는 경계 비트 블록들의 2개의 그룹 내의 슬롯 비트 블록 스트림들에 포함된 비-유휴 비트 블록들의 수량은 동일하다.

매핑 프로세스에서, 본 발명의 이 실시예에서, 대응하는 경계 비트 블록들은 각각 슬롯 비트 블록 스트림들에 삽입될 필요가 있다. 예를 들어, 대응하는 제1 경계 비트 블록 및 제3 경계 비트 블록이 각각 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림에 삽입되고, 대응하는 제2 경계 비트 블록 및 제4 경계 비트 블록이 각각 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림에 삽입된다. 대응하는 경계 비트 블록들은 동일한 비트 블록들이거나, 상이한 비트 블록들일 수 있다. 비트 블록들의 수량들, 비-유휴 비트 블록들의 수량, 및 대응하는 경계 비트 블록들의 2개 그룹 내의 슬롯 비트 블록 스트림들에 포함된 유휴 비트 블록들의 수량들은 동일하다. 즉, 적어도 2개의 슬롯 비트 블록 스트림 각각은 대응하는 경계 비트 블록들을 포함하고, 대응하는 경계 비트 블록들의 2개의 그룹 내의 슬롯 비트 블록 스트림에 포함된 비-유휴 비트 블록들의 수량들은 동일하다. 가능한 설계에서, 대응하는 경계 비트 블록들의 2개 그룹 내에서, 슬롯 비트 블록 스트림들에 포함된 비-유휴 비트 블록들의 수량들은 동일하고, 슬롯 비트 블록 스트림들에 포함된 유휴 비트 블록들의 수량들은 상이하다. 즉, 슬롯 비트 블록 스트림들에 포함된 비트 블록들의 총 수량들도 상이하다.

가능한 설계에서, 대응하는 경계 비트 블록들은 슬롯 비트 블록 스트림들에 동시에 삽입될 수 있다. 예를 들어, 경계 비트 블록들은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림에 동시에 삽입될 수 있다. 구체적으로, 제1 경계 비트 블록 및 제3 경계 비트 블록은 동시에 삽입되고, 제2 경계 비트 블록 및 제4 경계 비트 블록은 동시에 삽입된다. 대응하는 경계 비트 블록들은 수신단 디매핑 동안의 정렬 동작에 사용된다. 따라서, 수신단이 정렬 동작을 수행할 수 있다면, 대응하는 경계 비트 블록들은 동시에 삽입되지 않을 수 있다.

가능한 설계에서, 슬롯 비트 블록 스트림들 중 하나는 시작 슬롯이라고도 지칭될 수 있는 시작 슬롯 비트 블록 스트림으로서 결정될 수 있다. 경계 비트 블록은 시작 슬롯에의 매핑 동안 삽입될 수 있다. 예를 들어, 처리될 비트 블록 스트림은 3개 슬롯: 슬롯 A, 슬롯 B, 및 슬롯 C에 매핑될 필요가 있다. 매핑 시퀀스는 ABC, CBA 등일 수 있다. 매핑 시퀀스가 ABC인 경우, 슬롯 A는 시작 슬롯이다.

대응하는 경계 비트 블록들의 그룹은 주기적으로, 예를 들어, 매 50ms마다 한 번 삽입될 수 있거나, 비주기적으로 삽입될 수 있는데, 예를 들어, 데이터 스트림이 중단되고 어떠한 서비스 데이터도 현재 송신되지 않을 때 삽입될 수 있다. 경계 비트 블록들의 상이한 그룹들 내의 비-유휴 비트 블록들의 수량들은 상이할 수 있다.

가능한 설계에서, 비트 블록 매핑은 라운드-로빈 스케줄링 방식으로 수행될 수 있다. 구체적으로, 매핑될 비트 블록들이 처리될 비트 블록 스트림으로부터 취해지고, 1개의 비트 블록을 단위로서 사용함으로써 2개의 슬롯 비트 블록 스트림에 순차적으로 매핑된다. 물론, 다른 가능한 설계에서, 매핑은 다른 수량의 비트 블록을 단위로서 사용하여 순차적으로 수행될 수 있거나, 다른 매핑 규칙이 사용될 수 있다. 예를 들어, 먼저, 2개의 비트 블록이 제1 슬롯 비트 블록 스트림에 매핑되고, 3개의 비트 블록이 제2 슬롯 비트 블록 스트림에 매핑되고; 그 후, 3개의 비트 블록이 제1 슬롯 비트 블록 스트림에 매핑되고, 2개의 비트 블록이 제2 슬롯 비트 블록 스트림에 매핑된다. 수신단이 송신단 매핑에서 사용되는 비-유휴 비트 블록 매핑 규칙을 알고 있다면, 수신단 디매핑이 수행될 수 있다.

처리될 비트 블록으로부터 취해진 매핑될 비트 블록의 경우, 매핑될 비트 블록이 비어 있거나(서비스 데이터가 현재 송신되지 않거나) 매핑될 비트 블록이 유휴 비트 블록인 경우, 유휴 비트 블록은 슬롯 비트 블록 스트림에 매핑될 수 있다. 매핑될 비트 블록이 비어 있거나 유휴 비트 블록이지만, 이전에 매핑된 비트 블록이 유휴 비트 블록인 경우, 연속적으로 매핑된 유휴 비트 블록들의 수량이 슬롯 비트 블록들의 수량의 정수배일 때, 매핑될 비트 블록이 매핑되거나; 또는 연속적으로 매핑된 유휴 비트 블록들의 수량이 슬롯 비트 블록 스트림들의 정수배가 아닐 때 유휴 비트 블록이 계속 매핑된다. 이러한 방식으로, 2개의 슬롯 비트 블록 스트림 내의 유휴 비트 블록들의 수량들은 동일하고, 2개의 슬롯 비트 블록 스트림 내의 비-유휴 비트 블록들의 수량들도 동일하다.

가능한 설계에서, 슬롯 비트 블록 스트림 내의 비트 블록은 이더넷 M1/M2 비트 블록이다. 이더넷 서비스 스트림에 대해, 처리될 비트 블록 스트림이 직접 획득될 수 있다. 처리될 비트 블록 스트림 내의 유휴 비트 블록은 송신단 매핑 전에 삭제되거나 삭제되지 않을 수 있고, 처리될 비트 블록 스트림에서의 유휴 비트 블록은 일반적으로 이더넷 인터패킷 갭(interpacket gap, IPG)이다. 비-이더넷 서비스 스트림에 대해, 처리될 비트 블록 스트림을 획득하기 위해, M1/M2 비트 블록 인코딩이 일반적으로 수행될 필요가 있다. 예를 들어, 64/66 인코딩은 공통 공공 무선 인터페이스(common public radio interface, CPRI) 서비스 스트림에서 수행될 수 있다.

도 9b는 본 발명의 실시예에 따른 송신단 매핑의 개략도이다.

본 발명의 이 실시예에서, 15G 이더넷 서비스가 3개의 5G 슬롯에 매핑된다. 슬롯 매핑은 1개의 비트 블록을 단위로서 사용함으로써 수행된다. 3개의 5G 슬롯은 각각 slot_a, slot_b, 및 slot_c이다. 삽입된 경계 비트 블록은 슬롯 정렬 마커(slot aligned mark, SAM)이다.

단계 1: 서비스 비트 블록 스트림을 수신하고, 서비스 비트 블록 스트림 내의 모든 유휴 비트 블록들을 삭제하고, 그 후 유휴 비트 블록들이 삭제되는 서비스 비트 블록 스트림을 버퍼링하고, 매핑을 기다린다. 도 9b에 도시된 바와 같이, 비트 블록 스트림 1은 비트 블록 스트림 2로 처리되고, B15와 B16 사이의 유휴 비트 블록들은 삭제된다.

단계 2: 시작 슬롯이 현재 매핑되고 있는지를 결정하고; 시작 슬롯이 현재 매핑되고 있는 경우, SAM들이 삽입될 필요가 있는지를 결정하고; SAM들이 삽입될 필요가 있는 경우, SAM들을 각각 slot_a, slot_b 및 slot_c에 삽입하거나, SAM들이 삽입될 필요가 없는 경우 단계 3으로 진행한다.

단계 3: 매핑될 비트 블록이 버퍼에 존재하는지를 검출하고; 매핑될 비트 블록이 버퍼에 존재하는 경우 단계 4로 진행하거나, 매핑될 비트 블록이 버퍼에 존재하지 않는 경우 단계 5로 진행한다.

단계 4: 버퍼로부터 1개의 비트 블록을 판독하고, 비트 블록을 매핑 포인터에 대응하는 슬롯에 넣고, 매핑 포인터를 다음 슬롯을 가리키도록 변경하고, 그 후 다음 사이클을 위해 단계 1로 점프한다.

단계 5: 3개의 유휴 비트 블록을 삽입하고; 3개의 유휴 비트 블록을 3개의 슬롯에 순차적으로 매핑하고- 여기서 매핑의 라운드 후에, 매핑 포인터는 유휴 비트 블록들의 삽입 이전에 매핑 포인터가 가리키는 슬롯을 다시 가리킴 -; 그 후 다음 사이클에 대한 단계 1로 점프한다. 도 9b에 도시된 바와 같이, 비트 블록 스트림 2는 3개의 슬롯 비트 블록 스트림으로 처리되고, B15 이후에 어떠한 매핑될 비트 블록도 버퍼에 존재하지 않으면, 유휴 비트 블록들은 3개의 슬롯에 순차적으로 매핑된다.

도 9c는 본 발명의 실시예에 따른 송신단 매핑의 개략도이다.

본 발명의 이 실시예에서, 하나의 10G CPRI 서비스는 2개의 5G 슬롯에 매핑된다. 슬롯 매핑은 1개의 비트 블록을 단위로서 사용함으로써 수행된다. 2개의 5G 슬롯은 slot_a 및 slot_b이다. 삽입된 경계 비트 블록은 SAM이다.

단계 1: 입력 CPRI 서비스 데이터 스트림을 수신 및 인코딩하고, 그 후 인코딩된 비트 블록 스트림을 버퍼링하고, 매핑을 기다린다. 도 9c에 도시된 바와 같이, 서비스 스트림 1은 비트 블록 스트림 2로 처리된다.

단계 2: 시작 슬롯이 현재 매핑되고 있는지를 결정하고; 시작 슬롯이 현재 매핑되고 있는 경우, SAM들이 삽입될 필요가 있는지를 결정하고; SAM들이 삽입될 필요가 있는 경우, SAM들을 각각 slot_a 및 slot_b에 삽입하거나, SAM들이 삽입될 필요가 없는 경우, 단계 3으로 진행한다.

단계 5: 2개의 유휴 비트 블록을 삽입하고; 2개의 유휴 비트 블록을 2개의 슬롯에 순차적으로 매핑하고- 매핑의 라운드 후에, 매핑 포인터는 유휴 비트 블록들의 삽입 이전에 매핑 포인터가 가리키는 슬롯을 다시 가리킴 -; 그 후 다음 사이클에 대한 단계 1로 점프한다. 도 9c에 도시된 바와 같이, 비트 블록 스트림 2는 2개의 슬롯 비트 블록 스트림으로 처리되고, B15 이후에 어떠한 매핑될 비트 블록도 버퍼에 존재하지 않으면, 유휴 비트 블록들은 2개의 슬롯에 순차적으로 매핑된다.

도 9c에 도시된 실시예와 도 9b에 도시된 실시예 사이의 차이는 액세스된 서비스가 비-이더넷 서비스라는 점에 있다. 슬롯 매핑이 수행될 수 있기 전에 인코딩이 수행될 필요가 있다. 또한, IPG도 유휴 비트 블록도 비-이더넷 서비스에 존재하지 않고, 따라서 유휴 비트 블록의 삭제가 불필요하다.

도 9d는 본 발명의 실시예에 따른 송신단 매핑의 개략도이다.

본 발명의 이 실시예에서, 15G 이더넷 서비스가 3개의 5G 슬롯에 매핑된다. 슬롯 매핑은 2개의 비트 블록을 단위로서 사용함으로써 수행된다. 3개의 5G 슬롯은 각각 slot_a, slot_b, 및 slot_c이다. 삽입된 경계 비트 블록은 SAM이다.

단계 1: 입력 서비스 비트 블록 스트림을 수신하고, 서비스 스트림 내의 모든 유휴 비트 블록들을 삭제하고, 그 후 유휴 비트 블록들이 삭제된 서비스 스트림을 버퍼링하고, 매핑을 기다린다. 도 9d에 도시된 바와 같이, 비트 블록 스트림 1은 비트 블록 스트림 2로 처리되고, 도 9d의 비트 블록 스트림 2는 도 9b의 비트 블록 스트림 2와 동일할 수 있다. 매 2개의 비트 블록은 단지 이해의 용이성을 위해 함께 합쳐진다.

단계 3: 버퍼 내의 비트 블록들이 하나의 매핑 유닛을 형성하기에 충분한지 검출하는데, 예를 들어, 본 명세서에서의 매핑 유닛은 2개의 비트 블록을 포함하고; 버퍼 내의 비트 블록들이 하나의 매핑 유닛을 형성하기에 충분한 경우 단계 4로 진행하고, 또는 버퍼 내의 비트 블록들이 하나의 매핑 유닛을 형성하기에 충분하지 않은 경우 단계 5로 진행한다.

단계 4: 버퍼로부터 2개의 비트 블록을 판독하고, 비트 블록들을 매핑 포인터에 대응하는 슬롯에 넣고, 다음 슬롯을 가리키도록 매핑 포인터를 변경하고, 그 후 다음 사이클에 대한 단계 1로 점프한다.

단계 5: 6개의 유휴 비트 블록을 삽입하고; 6개의 유휴 비트 블록을 3개의 슬롯에 순차적으로 매핑하고- 여기서 2개의 유휴 비트 블록은 각각의 슬롯에 매핑되고, 매핑의 라운드 후에, 매핑 포인터는 유휴 비트 블록들의 삽입 전에 매핑 포인터가 가리키는 슬롯을 다시 가리킴 -; 그 후 다음 사이클에 대한 단계 1로 점프한다. 도 9d에 도시된 바와 같이, 비트 블록 스트림 2는 3개의 슬롯 비트 블록 스트림으로 처리되고, B15 이후에 어떠한 매핑될 비트 블록도 버퍼에 존재하지 않으면, 유휴 비트 블록들은 3개의 슬롯에 순차적으로 매핑된다.

도 9d에 도시된 실시예와 도 9b에 도시된 실시예 사이의 차이는 그 슬롯 매핑이 2개의 비트 블록을 유닛으로서 사용하여 수행된다는 점에 있다.

도 9e는 본 발명의 실시예에 따른 송신단 매핑의 개략도이다.

본 발명의 이 실시예에서, 15G 이더넷 서비스가 3개의 5G 슬롯에 매핑된다. 슬롯 매핑은 1개의 비트 블록을 단위로서 사용함으로써 수행된다. 3개의 5G 슬롯은 각각 slot_a, slot_b, 및 slot_c이다. 삽입된 경계 비트 블록은 슬롯 정렬 마커(slot aligned mark)이다. 본 발명의 이 실시예에서, IPG 유휴 비트 블록 삭제는 이더넷 서비스가 입력될 때 수행되지 않는다. 매핑 동안 유휴 조정이 수행된다. 유휴 조정의 목적은 연속적인 유휴 비트 블록들의 수량이 매번 슬롯들의 수량의 정수배인 것을 보장하는 것이다. 또한, 삭제된 유휴 비트 블록들의 수량 및 삽입된 유휴 비트 블록들의 수량은 균형을 이루어야 한다.

단계 1: 입력 서비스 비트 블록 스트림을 수신하고, 서비스 스트림 내의 IPG 유휴 비트 블록을 삭제하는 것을 스킵하고, 서비스 스트림을 직접 버퍼링하고, 매핑을 기다린다. 도 9e에 도시된 비트 블록 스트림 1이 예로서 사용된다.

단계 2: 시작 슬롯이 현재 매핑되고 있는지를 결정하고; 시작 슬롯이 현재 매핑되고 있다면, 슬롯 정렬 마크들이 삽입될 필요가 있는지를 결정하고; 슬롯 정렬 마크들이 삽입될 필요가 있는 경우, 슬롯 정렬 마크들을 각각 slot_a, slot_b 및 slot_c에 정렬하거나, 슬롯 정렬 마크들이 삽입될 필요가 없는 경우, 단계 3으로 진행한다.

단계 3: 매핑될 비트 블록을 버퍼로부터 취하고; 매핑될 비트 블록이 비-유휴 비트 블록이고 이전에 매핑된 비트 블록이 또한 비-유휴 비트 블록인 경우, 단계 6으로 진행하거나, 매핑될 비트 블록이 비-유휴 비트 블록이고 이전에 매핑된 비트 블록이 유휴 비트 블록인 경우, 단계 5로 진행하거나, 매핑될 비트 블록이 유휴 비트 블록인 경우, 단계 4로 진행한다.

단계 4: 현재 유휴 비트 블록이 삭제될 필요가 있는지를 결정하고; 삽입된 유효 유휴 비트 블록들의 수량이 0보다 큰 경우, 유휴 비트 블록을 삭제하고, 삽입된 유효 유휴 비트 블록들의 수량을 1씩 감소시키고, 다음 사이클에 대한 단계 1로 점프하거나; 또는 삽입된 유효 유휴 비트 블록들의 수량이 0인 경우, 연속적으로 매핑된 유휴 비트 블록들의 수량을 1씩 증가시키고, 매핑될 유휴 비트 블록을 매핑 포인터가 가리키는 슬롯에 매핑하고, 다음 슬롯을 가리키도록 매핑 포인터를 변경하고, 그 후 다음 사이클에 대한 단계 1로 점프한다.

단계 5: 연속적으로 매핑된 유휴 비트 블록들의 수량이 3의 정수배인지를 결정하고; 연속적으로 매핑된 유휴 비트 블록들의 수량이 3의 정수배인 경우, 매핑될 비트 블록을 매핑 포인터가 가리키는 슬롯에 매핑하고, 다음 슬롯을 가리키도록 매핑 포인터를 변경하고, 그 후 다음 사이클에 대한 단계 1로 점프하거나; 또는 연속적으로 매핑된 유휴 비트 블록들의 수량이 3의 정수배가 아닌 경우, 하나 이상의 유휴 비트 블록을 삽입하고 그 후 매핑될 비트 블록을 대응하는 슬롯에 매핑하여 연속적인 유휴 비트 블록들의 수량이 3의 정수배인 것을 보장하고, 삽입된 유휴 비트 블록들의 수량에 기초하여 삽입된 유효 유휴 비트 블록들의 수량을 업데이트하고, 다음 사이클에 대한 단계 1로 점프한다. 예를 들어, 도 9e에 도시된 바와 같이, 비트 블록 B8 이후에 하나의 유휴 비트 블록만이 존재하기 때문에, 2개의 유휴 비트 블록이 삽입될 필요가 있고, 그 후 B9가 매핑된다.

단계 6: 매핑될 비트 블록을 매핑 포인터가 가리키는 슬롯에 매핑하고, 다음 슬롯을 가리키도록 매핑 포인터를 변경하고, 그 후 다음 사이클에 대한 단계 1로 점프한다.

도 9b 내지 도 9e에 도시된 송신단 매핑 실시예들에서, 제공된 유휴 비트 블록 삽입 방식들은 단지 몇몇 용이한 구현들이다. 가능한 설계에서, 경계 비트 블록 삽입 후에, 각각의 슬롯 비트 블록 스트림 내의 유휴 비트 블록들이 카운트된다. 다음 경계 비트 블록 삽입 전에, 슬롯 비트 블록 스트림들 내의 유휴 비트 블록들의 수량들이 동일하다는 것이 보장되기만 하면 된다. 즉, 슬롯 비트 블록 스트림들 내의 비-유휴 비트 블록들의 수량들도 동일하다. 수신단 디매핑 동안, 슬롯 비트 블록 스트림들은 모든 유휴 비트 블록들이 삭제된 후에 경계 비트 블록들을 사용함으로써 정렬될 수 있다. 또한, 송신단 비-유휴 비트 블록 매핑 규칙에 대응하는 디매핑 규칙에 따라 디매핑이 수행되어, 수신될 비트 블록 스트림을 복구한다.

개별 슬롯 레이트 매칭은 경계 비트 블록들을 포함하는 단일 슬롯 비트 블록 스트림에서 수행될 수 있다. 도 10a는 본 발명의 실시예에 따른 슬롯 레이트 매칭 방법의 개략도이다.

단계 1001: 제1 슬롯 비트 블록 스트림을 획득하고, 여기서 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록이 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수이다.

단계 1002: 제1 경계 비트 블록과 제2 경계 비트 블록 사이의 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득한다.

단계 1003: 제2 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 전송한다.

도 10b는 선입 선출 버퍼(FIFO)(1011), FIFO 수위 검출기(1012), FIFO 기입 제어기(1013), FIFO 판독 제어기(1014), 비트 블록 스트림 송신기(1015), 및 유휴 비트 블록 검출기(1016)를 포함하는 본 발명의 실시예에 따른 슬롯 레이트 매칭 회로의 도면이다.

입력 슬롯 비트 블록 스트림은 2개로 분할되는데, 하나는 유휴 검출기(1016)로 분할되고 다른 하나는 FIFO(1011)로 분할된다. FIFO 수위 검출기(1012)가 FIFO의 수위가 상부 수선을 초과한다는 것을 검출하는 경우, FIFO 수위 검출기(1012)는 FIFO 기입 제어기(1013)에 통지하고, FIFO 기입 제어기(1013)는 유휴 비트 블록 검출기(1016)의 검출에 기초하여 유휴 비트 블록을 기입하는 것을 차단하는데, 즉 유휴 비트 블록을 삭제한다. FIFO 수위 검출기(1012)가 FIFO에서의 수위가 하부 수선 미만인 것을 검출하는 경우, FIFO 수위 검출기(1012)는 FIFO 판독 제어기(1014)에 통지하고, FIFO 판독 제어기(1014)는 FIFO 비트 블록을 판독하는 것을 차단하고, 비트 블록 스트림 송신기(1015)는 유휴 비트 블록을 출력한다.

슬롯 레이트 적응은 일반적으로 인바운드 인터페이스와 스위칭 네트워크 사이에서, 또는 스위칭 네트워크와 아웃바운드 인터페이스 사이에서, 또는 레이트들이 상이한 2개의 기능 모듈 사이에서 수행된다. 각각의 슬롯은 개별적으로 처리될 수 있다. 도 10b에 도시된 바와 같이, 비동기 버퍼, 즉 FIFO가 존재한다. 유휴 비트 블록이 삭제될 필요가 있는지 또는 유휴 비트 블록이 삽입될 필요가 있는지가 버퍼의 상부 수선 및 하부 수선에 기초하여 결정된다.

개별 슬롯 스위칭은 경계 비트 블록들을 포함하는 단일 슬롯 비트 블록 스트림에 대해 수행될 수 있다. 도 11은 본 발명의 실시예에 따른 슬롯 스위칭 방법의 개략도이다.

단계 1101: 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 획득하고, 여기서 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수이다.

단계 1102: 제1 슬롯 비트 블록 스트림을 제2 물리 인터페이스의 제2 슬롯으로 스위칭한다.

단계 1103: 제2 물리 인터페이스의 제2 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 전송한다.

슬롯 스위칭의 목적은 슬롯을 유닛으로서 사용하여 인바운드 물리 인터페이스의 슬롯으로부터 아웃바운드 물리 인터페이스의 슬롯으로 슬롯 비트 블록 스트림을 스위칭하는 것이다. 스위칭 관계는 미리 구성된 대응에 기초하여 결정될 수 있거나, 슬롯 할당 테이블에 따라 일시적으로 구성될 수 있다.

슬롯 스위칭의 특정 물리 구현은 회로 스위칭, SDH/OTN TDM 스위칭, 또는 패킷/셀 스위칭과 같은 스위칭 방식에 기초할 수 있다.

회로 스위칭의 경우, 각각의 수신된 또는 매핑된 슬롯 비트 블록 스트림은 입력으로서 사용되고, 각각의 전송된 슬롯 비트 블록 스트림은 출력으로서 사용되고, 입력은 출력과 일대일 대응관계에 있다. 비-차단 스위칭은 NxN 전체 공간 분할 교차 회로를 사용하여 구현되며, 여기서 N은 입력 또는 출력 라인들의 수량이다.

SDH/OTN TDM 스위칭의 경우, 스위칭 경로는 공간 분할 및 시분할 다중화 방식으로 공유될 수 있고, 슬롯 비트 블록 스트림 내의 각각의 비트 블록은 슬롯 스위칭 유닛으로서 사용되고 SDH/OTN TDM 스위칭 네트워크의 하나의 슬롯에 대응하여, 슬롯 비트 블록 스트림 내의 비트 블록이 하나의 인터페이스로부터 다른 인터페이스로 스위칭될 수 있다.

패킷/셀 스위칭에 대해, 슬롯 비트 블록 스트림은 수신 시퀀스에 따라 세그먼트화되고, 셀들을 사용하여 캡슐화되고 반송될 수 있고, 셀들은 번호가 매겨지고 스위칭을 위해 셀 스위칭 네트워크로 전송된다. 스위칭이 완료된 후에, 캡슐화된 정보가 셀들로부터 제거되고, 셀들은 넘버링 시퀀스에 따라 배열되어, 원래의 슬롯 비트 블록 스트림을 복구한다.

도 12는 본 발명의 실시예에 따른 수신단 디매핑의 개략도이고, 이는 다음의 단계들을 포함한다:

단계 1201: 적어도 2개의 슬롯 비트 블록 스트림을 획득하며, 여기서 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 제1 경계 비트 블록은 제3 경계 비트 블록에 대응하고, 제2 경계 비트 블록은 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이다.

단계 1202: 제1 경계 비트 블록과 제2 경계 비트 블록 사이의 유휴 비트 블록을 삭제하고, 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 유휴 비트 블록을 삭제한다.

단계 1203: 제1 경계 비트 블록 및 제3 경계 비트 블록뿐만 아니라 제2 경계 비트 블록 및 제4 경계 비트 블록에 기초하여, 유휴 비트 블록이 삭제된 제1 슬롯 비트 블록 스트림을, 유휴 비트 블록이 삭제된 제2 슬롯 비트 블록 스트림과 정렬시킨다.

단계 1204: 정렬되는 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을, 제1 수신될 비트 블록 스트림으로 디매핑한다.

수신단 디바이스에 의해 수신되는 제1 경계 비트 블록과 제2 경계 비트 블록 사이의 비-유휴 비트 블록의 수량은 수신단 디바이스에 의해 수신되는 제3 경계 비트 블록과 제4 경계 비트 블록 사이의 비-유휴 비트 블록의 수량과 동일하다. 수신단 디바이스는 모든 유휴 비트 블록들이 삭제된 후에 경계 비트 블록들을 사용하는 것에 의해 슬롯 비트 블록 스트림들을 정렬할 수 있고, 그에 의해 수신될 비트 블록 스트림을 복구한다. 정렬 이후의 디매핑은 송신단 비-유휴 비트 블록 매핑 규칙에 대응하는 디매핑 규칙을 사용하여 구현될 수 있고, 세부 사항들은 본 명세서에서 설명되지 않는다.

가능한 설계에서, 대안적으로, 단계 1201은: 적어도 2개의 슬롯 비트 블록 스트림을 획득하는 것일 수 있으며, 여기서 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 적어도 2개의 슬롯 비트 블록 스트림은 대응하는 경계 비트 블록들을 포함하고, 대응하는 경계 비트 블록들의 2개의 그룹 내의 슬롯 비트 블록 스트림들에 포함된 비-유휴 비트 블록들의 수량들은 동일하다.

가능한 설계에서, 대안적으로, 단계 1202는 각각의 슬롯 비트 블록 스트림에 포함된 유휴 비트 블록들을 삭제하는 것일 수 있다.

가능한 설계에서, 대안적으로, 단계 1203은 대응하는 경계 비트 블록들에 기초하여, 유휴 비트 블록들이 삭제된 슬롯 비트 블록 스트림들을 정렬하는 것일 수 있다.

가능한 설계에서, 대안적으로, 단계 1204는 정렬되는 슬롯 비트 블록 스트림들을 제1 수신될 비트 블록 스트림으로 디매핑하는 것일 수 있다.

가능한 설계에서, 수신단 디매핑은 제1 수신될 비트 블록 스트림에 대해 비트 블록 디코딩을 수행하여 제1 수신될 서비스를 획득하는 것을 추가로 포함한다.

가능한 설계에서, 수신단 디매핑은 제1 수신될 비트 블록 스트림에 대해 IPG 복구를 수행하여, 제1 수신될 서비스를 획득하는 것을 추가로 포함한다.

수신단 디매핑에 따르면, 각각의 슬롯 비트 블록 스트림 내의 모든 유휴 비트 블록들이 삭제될 수 있고, 그 후 복수의 슬롯 비트 블록 스트림이 경계 비트 블록들에 기초하여 정렬될 수 있어서, 수신될 비트 블록 스트림이 복구될 수 있다. 복구된 수신될 비트 블록 스트림은 후처리되고, 그 후 사용자 인터페이스를 통해 출력될 수 있다. 이더넷 서비스에 대해, IPG 복구가 수행될 수 있고, 비-이더넷 서비스에 대해, M1/M2 디코딩이 수행되어 원래의 서비스 스트림을 출력할 수 있다.

전술한 실시예들 및 동일한 개념에 기초하여, 도 13은 본 출원의 실시예에 따른 비트 블록 스트림을 처리하기 위한 장치(1300)의 개략도이다. 비트 블록 스트림을 처리하기 위한 장치(1300)는 도 3a, 도 3b, 및 도 3c, 도 5a, 도 5b 및 도 5c, 또는 도 7a, 도 7b, 및 도 7c에서의 클라이언트 적응 유닛에서 구현될 수 있거나, 도 3a, 도 3b, 및 도 3c, 도 5a, 도 5b, 및 도 5c, 또는 도 7a, 도 7b, 및 도 7c에서의 네트워크 적응 유닛 또는 C2C 적응 유닛에서 구현될 수 있거나, 또는 다른 네트워크 디바이스 또는 네트워크 모듈에서 구현될 수 있다. 비트 블록 스트림을 처리하기 위한 장치(1300)는 다음을 포함한다:

제1 처리될 비트 블록 스트림을 획득하도록 구성된 수신기(1301); 및

제1 처리될 비트 블록 스트림을 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하도록 구성된 프로세서(1302)- 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 제1 경계 비트 블록은 제3 경계 비트 블록에 대응하고, 제2 경계 비트 블록은 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수이다.

가능한 설계에서, 장치(1300)는 다음을 추가로 포함한다: 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 전송하고, 제1 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 전송하도록 구성된 송신기; 또는 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 전송하고, 제2 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 전송하도록 구성된 송신기.

가능한 설계에서, 수신기는 제1 처리될 서비스를 획득하고, 제1 처리될 서비스에 대해 비트 블록 인코딩을 수행하여, 제1 처리될 비트 블록 스트림을 획득하도록 구체적으로 구성된다.

가능한 설계에서, 송신기는 구체적으로: 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하고; 제1 물리 인터페이스의 제1 슬롯을 사용하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 전송하도록 구성된다.

가능한 설계에서, 송신기는 구체적으로: 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 획득하고; 제1 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 전송하거나, 제2 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 전송하도록 구성된다.

가능한 설계에서, 장치(1300)는 제1 물리 인터페이스의 제1 슬롯 내의 제1 슬롯 비트 블록 스트림을, 제3 물리 인터페이스의 제3 슬롯으로 스위칭하도록 구성된 스위치를 추가로 포함한다.

가능한 설계에서, 프로세서는 제1 처리될 비트 블록 스트림을 라운드 로빈 스케줄링 방식으로 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하도록 구체적으로 구성된다.

전술한 실시예들 및 동일한 개념에 기초하여, 도 14는 본 출원의 실시예에 따른 비트 블록 스트림의 레이트 적응을 위한 장치(1400)의 개략도이다. 비트 블록 스트림의 레이트 적응을 위한 장치(1400)는 도 3a, 도 3b, 및 도 3c, 도 5a, 도 5b, 및 도 5c, 또는 도 7a, 도 7b, 및 도 7c에서의 클라이언트 적응 유닛에서 구현될 수 있거나, 도 3a, 도 3b, 및 도 3c, 도 5a, 도 5b, 및 도 5c, 또는 도 7a, 도 7b, 및 도 7c의 네트워크 적응 유닛 또는 C2C 적응 유닛에서 구현될 수 있거나, 또는 다른 네트워크 디바이스 또는 네트워크 모듈에서 구현될 수 있다. 비트 블록 스트림의 레이트 적응을 위한 장치(1400)는 다음을 포함한다:

제1 슬롯 비트 블록 스트림을 획득하도록 구성된 수신기(1401)- 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록이 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -;

제1 경계 비트 블록과 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하도록 구성된 레이트 어댑터(1402); 및

제2 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 전송하도록 구성된 송신기(1403).

전술한 실시예들 및 동일한 개념에 기초하여, 도 15는 본 출원의 실시예에 따른 비트 블록 스트림을 스위칭하기 위한 장치(1500)의 개략도이다. 비트 블록 스트림을 스위칭하기 위한 장치(1500)는 도 3a, 도 3b, 및 도 3c, 도 5a, 도 5b, 및 도 5c, 또는 도 7a, 도 7b 및 도 7c에서의 스위칭 유닛에서 구현될 수 있거나, 또는 다른 네트워크 디바이스 또는 네트워크 모듈에서 구현될 수 있다. 비트 블록 스트림을 스위칭하기 위한 장치(1500)는 다음을 포함한다:

제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 획득하도록 구성된 수신기(1501)- 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -;

제1 슬롯 비트 블록 스트림을 제2 물리 인터페이스의 제2 슬롯으로 스위칭하도록 구성된 스위치(1502); 및

제2 물리 인터페이스의 제2 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 전송하도록 구성된 송신기(1503).

가능한 설계에서, 송신기는 구체적으로: 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하고; 제2 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 전송하도록 구성된다.

가능한 설계에서, 스위치는 제1 물리 인터페이스의 제1 슬롯과 제2 물리 인터페이스의 제2 슬롯 사이의 대응관계에 기초하여 제1 슬롯 비트 블록 스트림을 제2 물리 인터페이스의 제2 슬롯으로 스위칭하도록 구체적으로 구성된다.

전술한 실시예들 및 동일한 개념에 기초하여, 도 16은 본 출원의 실시예에 따른 비트 블록 스트림을 처리하기 위한 장치(1600)의 개략도이다. 비트 블록 스트림을 처리하기 위한 장치(1600)는 도 3a, 도 3b, 및 도 3c, 도 5a, 도 5b 및 도 5c, 또는 도 7a, 도 7b, 및 도 7c에서의 클라이언트 적응 유닛에서 구현될 수 있거나, 도 3a, 도 3b, 및 도 3c, 도 5a, 도 5b, 및 도 5c, 또는 도 7a, 도 7b 및 도 7c의 네트워크 적응 유닛 또는 C2C 적응 유닛에서 구현될 수 있거나, 또는 다른 네트워크 디바이스 또는 네트워크 모듈에서 구현될 수 있다. 비트 블록 스트림을 처리하기 위한 장치(1600)는 다음을 포함한다:

적어도 2개의 슬롯 비트 블록 스트림을 획득하도록 구성된 수신기- 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 제1 경계 비트 블록은 제3 경계 비트 블록에 대응하고, 제2 경계 비트 블록은 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록은 제1 경계 비트 블록과 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 존재하고, 제1 비트 블록은 비-유휴 비트 블록임 -; 및

제1 경계 비트 블록과 제2 경계 비트 블록 사이의 유휴 비트 블록을 삭제하고, 제3 경계 비트 블록과 제4 경계 비트 블록 사이에 유휴 비트 블록을 삭제하고; 제1 경계 비트 블록 및 제3 경계 비트 블록뿐만 아니라 제2 경계 비트 블록 및 제4 경계 비트 블록에 기초하여, 유휴 비트 블록이 삭제된 제1 슬롯 비트 블록 스트림을, 유휴 비트 블록이 삭제된 제2 슬롯 비트 블록 스트림과 정렬시키고; 정렬되는 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 제1 수신될 비트 블록 스트림으로 디매핑하도록 구성된 프로세서.

가능한 설계에서, 장치(1600)는 제1 수신될 비트 블록 스트림에 대해 비트 블록 디코딩을 수행하여, 제1 수신될 서비스를 획득하도록 구성된 디코더를 추가로 포함한다.

가능한 설계에서, 장치(1600)는 제1 수신될 비트 블록 스트림에 대해 IPG 복구를 수행하여, 제1 수신될 서비스를 획득하도록 구성된 IPG 복구기를 추가로 포함한다.

가능한 설계에서, 수신기는 구체적으로: 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 획득하고, 제1 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 획득하거나; 제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 획득하고, 제2 물리 인터페이스의 제2 슬롯을 사용하여 제2 슬롯 비트 블록 스트림을 획득하도록 구성된다.

구현 프로세스에서, 전술한 방법들의 단계들은 프로세서 내의 하드웨어 통합 논리 회로를 사용하거나 또는 소프트웨어 형태의 명령어들을 사용하는 것에 의해 구현될 수 있다. 본 출원의 실시예들을 참조하여 개시된 방법의 단계들은 하드웨어 프로세서에 의해 직접 수행될 수 있거나, 프로세서 내의 하드웨어와 소프트웨어 유닛의 조합을 사용하여 수행될 수 있다. 소프트웨어 유닛은 랜덤 액세스 메모리, 플래시 메모리, 판독 전용 메모리, 프로그램가능 판독 전용 메모리, 또는 전기적으로 소거 가능한 프로그램가능 메모리, 또는 레지스터와 같은, 본 분야의 기성 저장 매체에 위치할 수 있다. 이 저장 매체는 메모리 내에 위치되고, 프로세서는 메모리에서의 정보를 판독하고 프로세서의 하드웨어와 조합하여 전술한 방법들에서의 단계들을 완료한다. 반복을 피하기 위해, 세부 사항들은 본 명세서에서 다시 설명되지 않는다.

본 명세서에서의 제1, 제2, 제3, 제4, 및 다양한 숫자들은 본 발명의 실시예들의 범위를 제한하는 대신에 설명의 용이함을 위해 단지 사용되고 구별을 위해 사용되는 것으로 또한 이해되어야 한다.

본 명세서에서 "및/또는"이라는 용어는 연관된 대상들을 설명하기 위한 연관 관계만을 설명하고 3개의 관계가 존재할 수 있다는 것을 나타낸다는 점이 이해되어야 한다. 예를 들어, A 및/또는 B는 다음 세 가지 경우를 나타낼 수 있는데: A만 존재하고, A와 B 둘 다 존재하며, B만 존재한다. 또한, 본 명세서에서의 문자 "/"는 달리 명시되지 않는 한 연관된 대상들 사이의 "또는(or)" 관계를 일반적으로 표시한다.

전술한 프로세스들의 시퀀스 번호들은 본 출원의 다양한 실시예들에서 실행 시퀀스들을 의미하지 않는다는 점을 이해해야 한다. 프로세스들의 실행 순서들은 프로세스들의 기능들 및 내부 논리에 따라 결정되어야 하며, 본 발명의 실시예들의 구현 프로세스들에 대한 어떠한 제한으로도 해석되지 않아야 한다.

본 기술분야의 통상의 기술자는, 본 명세서에 개시된 실시예들에서의 설명들을 참조하여, 다양한 예시적인 논리 블록(illustrative logical block)들 및 단계(step)들이 전자 하드웨어 또는 컴퓨터 소프트웨어 및 전자 하드웨어의 조합에 의해 구현될 수 있다는 것을 알 수 있다. 이러한 기능들이 하드웨어에 의해 수행되는지 또는 소프트웨어에 의해 수행되는지는 기술적 해결책들의 특정한 애플리케이션들 및 설계 제약 조건들에 의존한다. 본 기술분야의 통상의 기술자라면, 각각의 특정 애플리케이션을 위해 설명된 기능들을 구현하는데 상이한 방법들을 사용할 수 있지만, 이러한 구현이 본 발명의 범위를 넘어서는 것이라고 고려되어서는 안 된다.

편리하고 간략한 설명을 위해, 전술한 시스템, 장치 및 유닛의 상세한 작동 프로세스에 대해서는 전술한 방법 실시예들에서의 대응하는 프로세스를 참조한다는 것이 본 기술분야의 통상의 기술자에 의해 명확하게 이해될 것이다. 세부 사항들은 본 명세서에서 다시 설명되지 않는다.

본 출원에 제공된 몇몇 실시예에서, 개시된 시스템, 장치, 및 방법은 다른 방식들로 구현될 수 있다는 것을 이해해야 한다. 예를 들어, 설명된 장치 실시예들은 단지 예들이다. 예를 들어, 유닛 분할은 논리적 기능 분할일 뿐이며, 실제 구현들에서는 다른 분할일 수 있다. 예를 들어, 복수의 유닛 또는 컴포넌트가 결합되거나 다른 시스템에 통합되거나, 일부 피처들이 무시되거나 수행되지 않을 수 있다. 추가로, 디스플레이되거나 논의된 상호 결합들 또는 직접 결합들 또는 통신 접속들은 일부 인터페이스들을 통해 구현될 수 있다. 장치들 또는 유닛들 사이의 간접 결합들 또는 통신 접속들은 전자적, 기계적 또는 다른 형태들로 구현될 수 있다.

개별 부분들로서 설명된 유닛들은 물리적으로 분리될 수도 있고 그렇지 않을 수도 있고, 유닛들로서 표시된 부분들은 물리 유닛들일 수도 있고 아닐 수도 있으며, 한 위치에 위치할 수 있거나 또는 복수의 네트워크 유닛 상에 분산될 수 있다. 유닛들의 전부 또는 일부는 실시예들의 해결책들의 목적들을 달성하기 위해 실제 요구들에 따라 선택될 수 있다.

추가로, 본 발명의 실시예들에서의 기능 유닛들은 하나의 처리 유닛으로 통합될 수 있거나, 또는 유닛들 각각은 물리적으로 단독으로 존재할 수 있거나, 또는 둘 이상의 유닛은 하나의 유닛으로 통합된다.

전술된 실시예들의 전부 또는 일부는, 소프트웨어, 하드웨어, 펌웨어 또는 이들의 임의의 조합에 의해 구현될 수 있다. 소프트웨어가 실시예들을 구현하기 위해 사용될 때, 실시예들의 일부 또는 전부는 컴퓨터 프로그램 제품의 형태로 구현될 수 있다. 컴퓨터 프로그램 제품은 하나 이상의 컴퓨터 명령어를 포함한다. 컴퓨터 명령어들이 컴퓨터 상에서 로딩되고 실행될 때, 본 발명의 실시예들에 따른 절차들 또는 기능들은 모두 또는 부분적으로 생성된다. 컴퓨터는, 범용 컴퓨터, 전용 컴퓨터, 컴퓨터 네트워크, 또는 또 다른 프로그램가능 장치일 수 있다. 컴퓨터 명령어들은 컴퓨터 판독가능 저장 매체에 저장될 수 있거나, 하나의 컴퓨터 판독가능 저장 매체로부터 다른 컴퓨터 판독가능 저장 매체로 송신될 수 있다. 예를 들어, 컴퓨터 명령어는 웹사이트, 컴퓨터, 서버, 또는 데이터 센터로부터, 유선 방식으로(예를 들어, 동축 케이블, 광섬유, 또는 디지털 가입자 라인(DSL)을 사용함으로써) 또는 무선 방식으로(예를 들어, 적외선, 라디오, 또는 마이크로파를 사용함으로써) 다른 웹사이트, 컴퓨터, 서버, 또는 데이터 센터로 송신될 수 있다. 컴퓨터 판독가능 저장 매체는, 컴퓨터에 의해 액세스가능한 임의의 사용가능한 매체이거나, 하나 이상의 사용가능한 매체를 통합하는, 서버 또는 데이터 센터 등의 데이터 저장 디바이스일 수 있다. 사용가능한 매체는, 자기 매체(예를 들어, 플로피 디스크, 하드 디스크, 또는 자기 테이프), 광학 매체(예를 들어, DVD), 반도체 매체(예를 들어, 솔리드 스테이트 디스크 (SSD)) 등일 수 있다.

전술한 설명들은 단지 본 발명의 구체적인 실시예들이고, 본 발명의 보호 범위를 제한하도록 의도되지 않는다. 본 발명에 개시된 기술 범위 내에서 본 기술분야의 통상의 기술자에 의해 손쉽게 안출되는 임의의 변형 또는 대체는 본 발명의 보호 범위 내에 있을 것이다. 그러므로, 본 발명의 보호 범위는 청구항들의 보호 범위에 종속할 것이다.

Claims

비트 블록 스트림을 처리하는 방법으로서,
제1 처리될 비트 블록 스트림을 획득하는 단계; 및
상기 제1 처리될 비트 블록 스트림을 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하는 단계- 상기 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 상기 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 상기 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 상기 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 상기 제1 경계 비트 블록은 상기 제3 경계 비트 블록에 대응하고, 상기 제2 경계 비트 블록은 상기 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 상기 제3 경계 비트 블록과 상기 제4 경계 비트 블록 사이에 존재하고, 상기 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -를 포함하는 방법.
제1항에 있어서,
각각의 비트 블록의 타입은 M1/M2 비트 블록이며, M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2>M1인 방법.
제1항에 있어서,
제1 물리 인터페이스의 제1 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 전송하고, 상기 제1 물리 인터페이스의 제2 슬롯을 사용하여 상기 제2 슬롯 비트 블록 스트림을 전송하거나; 또는
제1 물리 인터페이스의 제1 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 전송하고, 제2 물리 인터페이스의 제2 슬롯을 사용하여 상기 제2 슬롯 비트 블록 스트림을 전송하는 단계를 추가로 포함하는 방법.
제1항에 있어서,
제1 처리될 비트 블록 스트림을 획득하는 것은 구체적으로:
제1 처리될 서비스를 획득하는 것; 및
상기 제1 처리될 서비스에 대해 비트 블록 인코딩을 수행하여, 상기 제1 처리될 비트 블록 스트림을 획득하는 것을 포함하는 방법.
제3항에 있어서,
제1 물리 인터페이스의 제1 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 전송하는 것은 구체적으로:
상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하는 것; 및
상기 제1 물리 인터페이스의 상기 제1 슬롯을 사용하여, 레이트가 적응된 상기 제1 슬롯 비트 블록 스트림을 전송하는 것을 포함하는 방법.
제5항에 있어서,
상기 제1 물리 인터페이스의 제2 슬롯을 사용하여 상기 제2 슬롯 비트 블록 스트림을 전송하거나, 제2 물리 인터페이스의 제2 슬롯을 사용하여 상기 제2 슬롯 비트 블록 스트림을 전송하는 것은 구체적으로:
상기 제3 경계 비트 블록과 상기 제4 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 획득하는 것; 및
상기 제1 물리 인터페이스의 상기 제2 슬롯을 사용하여, 레이트가 적응된 상기 제2 슬롯 비트 블록 스트림을 전송하거나, 상기 제2 물리 인터페이스의 상기 제2 슬롯을 사용하여, 레이트가 적응된 상기 제2 슬롯 비트 블록 스트림을 전송하는 것을 포함하는 방법.
제3항에 있어서,
상기 제1 물리 인터페이스의 상기 제1 슬롯에서의 상기 제1 슬롯 비트 블록 스트림을 제3 물리 인터페이스의 제3 슬롯으로 스위칭하는 단계를 추가로 포함하는 방법.
제1항에 있어서,
상기 제1 처리될 비트 블록 스트림을 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하는 것은 구체적으로:
상기 제1 처리될 비트 블록 스트림을 라운드-로빈 스케줄링 방식으로 상기 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하는 것을 포함하는 방법.
비트 블록 스트림의 레이트 적응을 위한 방법으로서,
제1 슬롯 비트 블록 스트림을 획득하는 단계- 상기 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록은 상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 존재하고, 상기 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -;
상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하는 단계; 및
제2 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 상기 제1 슬롯 비트 블록 스트림을 전송하는 단계를 포함하는 방법.
제9항에 있어서,
각각의 비트 블록의 타입은 M1/M2 비트 블록이며, M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2>M1인 방법.
비트 블록 스트림을 스위칭하는 방법으로서,
제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 획득하는 단계- 상기 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록이 상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 존재하고, 상기 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -;
상기 제1 슬롯 비트 블록 스트림을 제2 물리 인터페이스의 제2 슬롯으로 스위칭하는 단계; 및
상기 제2 물리 인터페이스의 상기 제2 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 전송하는 단계를 포함하는 방법.
제11항에 있어서,
각각의 비트 블록의 타입은 M1/M2 비트 블록이며, M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2>M1인 방법.
제11항에 있어서,
상기 제2 물리 인터페이스의 상기 제2 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 전송하는 것은 구체적으로:
상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하는 것; 및
상기 제2 물리 인터페이스의 상기 제2 슬롯을 사용하여, 레이트가 적응된 상기 제1 슬롯 비트 블록 스트림을 전송하는 것을 포함하는 방법.
제11항에 있어서,
상기 제1 슬롯 비트 블록 스트림을 제2 물리 인터페이스의 제2 슬롯으로 스위칭하는 것은 구체적으로:
상기 제1 물리 인터페이스의 상기 제1 슬롯과 상기 제2 물리 인터페이스의 상기 제2 슬롯 사이의 대응관계에 기초하여 상기 제1 슬롯 비트 블록 스트림을 상기 제2 물리 인터페이스의 상기 제2 슬롯으로 스위칭하는 것을 포함하는 방법.
비트 블록 스트림을 처리하는 방법으로서,
적어도 2개의 슬롯 비트 블록 스트림을 획득하는 단계- 상기 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 상기 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 상기 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 상기 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 상기 제1 경계 비트 블록은 상기 제3 경계 비트 블록에 대응하고, 상기 제2 경계 비트 블록은 상기 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 상기 제3 경계 비트 블록과 상기 제4 경계 비트 블록 사이에 존재하고, 상기 제1 비트 블록은 비-유휴 비트 블록임 -;
상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이의 유휴 비트 블록을 삭제하고, 상기 제3 경계 비트 블록과 상기 제4 경계 비트 블록 사이에 유휴 비트 블록을 삭제하는 단계;
상기 제1 경계 비트 블록 및 상기 제3 경계 비트 블록뿐만 아니라 상기 제2 경계 비트 블록 및 상기 제4 경계 비트 블록에 기초하여, 유휴 비트 블록이 삭제된 상기 제1 슬롯 비트 블록 스트림을, 유휴 비트 블록이 삭제된 상기 제2 슬롯 비트 블록 스트림과 정렬시키는 단계; 및
정렬되는 상기 제1 슬롯 비트 블록 스트림 및 상기 제2 슬롯 비트 블록 스트림을 제1 수신될 비트 블록 스트림으로 디매핑하는 단계를 포함하는 방법.
제15항에 있어서,
각각의 비트 블록의 타입은 M1/M2 비트 블록이며, M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2>M1인 방법.
제15항에 있어서,
상기 제1 수신될 비트 블록 스트림에 대해 비트 블록 디코딩을 수행하여 제1 수신될 서비스를 획득하는 단계를 추가로 포함하는 방법.
제15항에 있어서,
상기 제1 수신될 비트 블록 스트림에 대해 IPG 복구를 수행하여, 제1 수신될 서비스를 획득하는 단계를 추가로 포함하는 방법.
제15항에 있어서,
상기 적어도 2개의 슬롯 비트 블록 스트림을 획득하는 것은 구체적으로:
제1 물리 인터페이스의 제1 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 획득하고, 제1 물리 인터페이스의 제2 슬롯을 사용하여 상기 제2 슬롯 비트 블록 스트림을 획득하거나; 또는
제1 물리 인터페이스의 제1 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 획득하고, 제2 물리 인터페이스의 제2 슬롯을 사용하여 상기 제2 슬롯 비트 블록 스트림을 획득하는 것을 포함하는 방법.
비트 블록 스트림을 처리하기 위한 장치로서,
제1 처리될 비트 블록 스트림을 획득하도록 구성된 수신기; 및
상기 제1 처리될 비트 블록 스트림을 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하도록 구성된 프로세서- 상기 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 상기 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 상기 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 상기 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 상기 제1 경계 비트 블록은 상기 제3 경계 비트 블록에 대응하고, 상기 제2 경계 비트 블록은 상기 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 상기 제3 경계 비트 블록과 상기 제4 경계 비트 블록 사이에 존재하고, 상기 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -를 포함하는 장치.
제20항에 있어서,
각각의 비트 블록의 타입은 M1/M2 비트 블록이며, M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2>M1인 장치.
제20항에 있어서,
제1 물리 인터페이스의 제1 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 전송하고, 제1 물리 인터페이스의 제2 슬롯을 사용하여 상기 제2 슬롯 비트 블록 스트림을 전송하도록 구성된 송신기; 또는
제1 물리 인터페이스의 제1 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 전송하고, 제2 물리 인터페이스의 제2 슬롯을 사용하여 상기 제2 슬롯 비트 블록 스트림을 전송하도록 구성된 송신기를 추가로 포함하는 장치.
제20항에 있어서,
상기 수신기는 제1 처리될 서비스를 획득하고, 상기 제1 처리될 서비스에 대해 비트 블록 인코딩을 수행하여, 상기 제1 처리될 비트 블록 스트림을 획득하도록 구체적으로 구성되는 장치.
제22항에 있어서,
상기 송신기는 구체적으로: 상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하고; 상기 제1 물리 인터페이스의 상기 제1 슬롯을 사용하여, 레이트가 적응된 상기 제1 슬롯 비트 블록 스트림을 전송하도록 구성되는 장치.
제24항에 있어서,
상기 송신기는 구체적으로: 상기 제3 경계 비트 블록과 상기 제4 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제2 슬롯 비트 블록 스트림을 획득하고; 상기 제1 물리 인터페이스의 상기 제2 슬롯을 사용하여, 레이트가 적응된 상기 제2 슬롯 비트 블록 스트림을 전송하거나, 상기 제2 물리 인터페이스의 상기 제2 슬롯을 사용하여, 레이트가 적응된 상기 제2 슬롯 비트 블록 스트림을 전송하도록 구성되는 장치.
제22항에 있어서,
상기 제1 물리 인터페이스의 상기 제1 슬롯에서의 상기 제1 슬롯 비트 블록 스트림을 제3 물리 인터페이스의 제3 슬롯으로 스위칭하도록 구성된 스위치를 추가로 포함하는 장치.
제20항에 있어서,
상기 프로세서는 상기 제1 처리될 비트 블록 스트림을 라운드 로빈 스케줄링 방식으로 상기 적어도 2개의 슬롯 비트 블록 스트림으로 매핑하도록 구체적으로 구성되는 장치.
비트 블록 스트림의 레이트 적응을 위한 장치로서,
제1 슬롯 비트 블록 스트림을 획득하도록 구성된 수신기- 상기 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록은 상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 존재하고, 상기 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -;
상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하도록 구성된 레이트 어댑터; 및
제2 물리 인터페이스의 제2 슬롯을 사용하여, 레이트가 적응된 상기 제1 슬롯 비트 블록 스트림을 전송하도록 구성된 송신기를 포함하는 장치.
제28항에 있어서,
각각의 비트 블록의 타입은 M1/M2 비트 블록이며, M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2>M1인 장치.
비트 블록 스트림을 스위칭하기 위한 장치로서,
제1 물리 인터페이스의 제1 슬롯을 사용하여 제1 슬롯 비트 블록 스트림을 획득하도록 구성된 수신기- 상기 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, N개의 제1 비트 블록은 상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 존재하고, 상기 제1 비트 블록은 비-유휴 비트 블록이고, N은 1보다 크거나 같은 정수임 -;
상기 제1 슬롯 비트 블록 스트림을 제2 물리 인터페이스의 제2 슬롯으로 스위칭하도록 구성된 스위치; 및
상기 제2 물리 인터페이스의 상기 제2 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 전송하도록 구성된 송신기를 포함하는 장치.
제30항에 있어서,
각각의 비트 블록의 타입은 M1/M2 비트 블록이며, M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2>M1인 장치.
제30항에 있어서,
상기 송신기는 구체적으로: 상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 유휴 비트 블록을 추가 또는 삭제하여, 레이트가 적응된 제1 슬롯 비트 블록 스트림을 획득하고; 상기 제2 물리 인터페이스의 상기 제2 슬롯을 사용하여, 레이트가 적응된 상기 제1 슬롯 비트 블록 스트림을 전송하도록 구성되는 장치.
제30항에 있어서,
상기 스위치는 상기 제1 물리 인터페이스의 상기 제1 슬롯과 상기 제2 물리 인터페이스의 상기 제2 슬롯 사이의 대응관계에 기초하여 상기 제1 슬롯 비트 블록 스트림을 상기 제2 물리 인터페이스의 상기 제2 슬롯으로 스위칭하도록 구체적으로 구성되는 장치.
비트 블록 스트림을 처리하기 위한 장치로서,
적어도 2개의 슬롯 비트 블록 스트림을 획득하도록 구성된 수신기- 상기 적어도 2개의 슬롯 비트 블록 스트림은 적어도 하나의 물리 인터페이스의 적어도 2개의 슬롯에 대응하고, 상이한 슬롯 비트 블록 스트림들은 상이한 슬롯들에 대응하고, 상기 적어도 2개의 슬롯 비트 블록 스트림은 제1 슬롯 비트 블록 스트림 및 제2 슬롯 비트 블록 스트림을 포함하고, 상기 제1 슬롯 비트 블록 스트림은 제1 경계 비트 블록 및 제2 경계 비트 블록을 포함하고, 상기 제2 슬롯 비트 블록 스트림은 제3 경계 비트 블록 및 제4 경계 비트 블록을 포함하고, 상기 제1 경계 비트 블록은 상기 제3 경계 비트 블록에 대응하고, 상기 제2 경계 비트 블록은 상기 제4 경계 비트 블록에 대응하고, N개의 제1 비트 블록은 상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이에 존재하고, N개의 제1 비트 블록은 상기 제3 경계 비트 블록과 상기 제4 경계 비트 블록 사이에 존재하고, 상기 제1 비트 블록은 비-유휴 비트 블록임 -; 및
상기 제1 경계 비트 블록과 상기 제2 경계 비트 블록 사이의 유휴 비트 블록을 삭제하고, 상기 제3 경계 비트 블록과 상기 제4 경계 비트 블록 사이에 유휴 비트 블록을 삭제하고; 상기 제1 경계 비트 블록 및 상기 제3 경계 비트 블록뿐만 아니라 상기 제2 경계 비트 블록 및 상기 제4 경계 비트 블록에 기초하여, 유휴 비트 블록이 삭제된 상기 제1 슬롯 비트 블록 스트림을, 유휴 비트 블록이 삭제된 상기 제2 슬롯 비트 블록 스트림과 정렬시키고; 정렬되는 상기 제1 슬롯 비트 블록 스트림 및 상기 제2 슬롯 비트 블록 스트림을 제1 수신될 비트 블록 스트림으로 디매핑하도록 구성된 프로세서를 포함하는 장치.
제34항에 있어서,
각각의 비트 블록의 타입은 M1/M2 비트 블록이며, M1은 각각의 비트 블록의 페이로드 비트들의 수량을 나타내고, M2는 각각의 비트 블록의 비트들의 전체 수량을 나타내고, M1 및 M2는 양의 정수들이고, M2>M1인 장치.
제34항에 있어서,
상기 제1 수신될 비트 블록 스트림에 대해 비트 블록 디코딩을 수행하여 제1 수신될 서비스를 획득하도록 구성된 디코더를 추가로 포함하는 장치.
제34항에 있어서,
상기 제1 수신될 비트 블록 스트림에 대해 IPG 복구를 수행하여, 제1 수신될 서비스를 획득하도록 구성된 IPG 복구기를 추가로 포함하는 장치.
제34항에 있어서,
상기 수신기는 구체적으로: 제1 물리 인터페이스의 제1 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 획득하고, 상기 제1 물리 인터페이스의 제2 슬롯을 사용하여 상기 제2 슬롯 비트 블록 스트림을 획득하거나; 제1 물리 인터페이스의 제1 슬롯을 사용하여 상기 제1 슬롯 비트 블록 스트림을 획득하고, 제2 물리 인터페이스의 제2 슬롯을 사용하여 상기 제2 슬롯 비트 블록 스트림을 획득하도록 구성되는 장치.