JP2020528251A - ビット・ブロック・ストリームを処理する方法及び装置、ビット・ブロック・ストリームのレート・マッチングのための方法及び装置、並びにビット・ブロック・ストリームを切り替える方法及び装置 - Google Patents

Abstract

本発明の実施形態は、第１の処理されるべきビット・ブロック・ストリームを取得するステップ；及び第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームにマッピングするステップを含むビット・ブロック・ストリームを処理する方法を提供し、少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、第１境界ビット・ブロックは第３境界ビット・ブロックに対応し、第２境界ビット・ブロックは第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが第３境界ビット・ブロックと第４境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である。スロット・レート・マッチング及びスロット・スイッチングは、ビット・ブロック・ストリームの処理の後に取得されるスロットのビット・ブロック・ストリームに関して個々に実行されることが可能である。

Description

本願は通信技術の分野に関連し、特に、ビット・ブロック・ストリームを処理する方法及び装置、ビット・ブロック・ストリームのレート・マッチングのための方法及び装置、並びにビット・ブロック・ストリームを切り替える方法及び装置に関する。

サービス・インターフェースとして、電気電子技術者協会（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ，ＩＥＥＥ）により規定される８０２．３に基づくイーサーネットは、様々な状況に適用され、大きな成功を収めている。しかしながら、技術が更に発展するにつれて、帯域幅粒度の間の相違が大きくなり、実際のアプリケーション要件の見込みからの過剰な逸脱がよりいっそう生じやすくなる。メインストリーム・アプリケーションにより要求される帯域幅は、何らかのイーサーネット規格のレートに属していないかもしれない。例えば、１００ＧＥを使用して５０Ｇｂｐｓを伝送する場合にリソースは浪費され、今のところ対応するイーサーネット規格の粒度は２００Ｇｂｐｓを運ぶことができない。フレキシブルな帯域幅ポート（仮想コネクション）が１つ又は複数のイーサーネット物理インターフェースを共有できることが期待される。例えば、２つの４０ＧＥポートと２つの１０ＧＥポートとが１つの１００Ｇ物理インターフェースを共有する。フレキシブル・イーサーネット（Ｆｌｅｘｉｂｌｅ Ｅｔｈｅｒｎｅｔ，ＦｌｅｘＥ）の概念はこの状況に対処する。具体的には、幾つかのイーサーネット物理レイヤ（Ｐｈｙｓｉｃａｌ ｌａｙｅｒ，ＰＨＹ）装置をＦｌｅｘＥグループにボンディングすること、及び物理レイヤ・チャネリゼーション（サブ・レーティング）等の機能を使用することにより、フレキシブル帯域幅ポート・アプリケーション要件は充足される。従って、ＦｌｅｘＥにより提供される媒体アクセス制御（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ，ＭＡＣ）レートは、（ボンディングにより）単独のＰＨＹのレートより大きくなるかもしれず、あるいは（チャネリゼーションにより）単独のＰＨＹのレートより小さくなるかもしれない。

ＦｌｅｘＥは、物理インターフェースにおける伝送に関して固定フレーム・フォーマットを構成し、時分割多重（ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ，ＴＤＭ）スロット分割を実行する。ＦｌｅｘＥにおけるＴＤＭスロット分割は６６Ｂビット・ブロックに基づいており、これはビット・ブロックとしても言及される。６６−ビット・ブロック・インターリーブによりスロット・インターリーブが実行される。ＦｌｅｘＥ規格は１００Ｇ物理インターフェースを２０スロットに分割し、スロット当たり５Ｇ帯域幅である。スロット・インターリーブ期間は２０ビット・ブロックを含み、スロット・アライメントはオーバーヘッド・ビット・ブロックを利用することにより実行され、１０２３スロット・サイクル期間（即ち、１０２３×２０ビット・ブロック）毎にアライメント・オーバーヘッドが挿入される。ＦｌｅｘＥクライアント信号の待機幅が５Ｇである場合、信号は正確に１つのスロットを占有し；あるいはＦｌｅｘクライアント信号の帯域幅が（５＊ｎ）Ｇである場合、信号はｎスロットを占有する。

Ｆｌｅｘクライアント信号のサービスは伝送のために物理インターフェースの１つ以上のスロットにマッピングされ、レートの適合及び切り替えは、複数のスロットで伝送されるビット・ブロック・ストリームに関して個々に実行できない。

本願の実施形態は、ビット・ブロック・ストリームを処理する方法及び装置、ビット・ブロック・ストリームのレート・マッチングのための方法及び装置、並びにビット・ブロック・ストリームを切り替える方法及び装置を提供し、レートの適合及び切り替えが単独スロット中の複数のビット・ブロック・ストリームに関して個々に実行できない問題を解決する。

第１態様によれば、ビット・ブロック・ストリームを処理する方法が提供され、方法は：送信エンド・デバイスが、第１の処理されるべきビット・ブロック・ストリームを取得するステップ；及び送信エンド・デバイスが、第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームにマッピングするステップを含み、少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、第１境界ビット・ブロックは第３境界ビット・ブロックに対応し、第２境界ビット・ブロックは第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが第３境界ビット・ブロックと第４境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である。

第１境界ビット・ブロックと第２境界ビット・ブロックとの間の非アイドル・ビット・ブロックの量は、第３境界ビット・ブロックと第４境界ビット・ブロックとの間の非アイドル・ビット・ブロックの量に等しい。従って、伝送プロセスにおいて、スロット・レート・マッチング及びスロット切り替えが、単独スロットのビット・ブロック・ストリームに関して個々に実行されることが可能であり、あるいは異なる伝送経路又は異なる中間ノードを利用することにより、異なるスロットのビット・ブロック・ストリームが受信エンド・デバイスに伝送されてもよい。受信エンド・デバイスは、総てのアイドル・ビット・ブロックが削除された後に、境界ビット・ブロックを利用することによりスロットのビット・ブロック・ストリームを整合させ、これにより、受信されるべきビット・ブロック・ストリームを復元することができる。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

可能な設計において、方法は：第１物理インターフェースの第１スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを送信し、第１物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを送信するステップ；又は第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを送信し、第２物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを送信するステップを更に含む。

可能な設計において、第１の処理されるべきビット・ブロック・ストリームを取得するステップは、具体的には：第１の処理されるべきサービスを取得するステップ；及び第１の処理されるべきサービスに関してビット・ブロック・エンコーディングを実行し、第１の処理されるべきビット・ブロック・ストリームを取得するステップを含む。

可能な設計において、第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを送信するステップは、具体的には：第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得するステップ；及び第１物理インターフェースの第１スロットを使用することにより、レートを適合させた第１スロットのビット・ブロック・ストリームを送信するステップを含む。

可能な設計において、第１物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを送信するステップ、又は第２物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを送信するステップは、具体的には：第３境界ビット・ブロックと第４境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第２スロットのビット・ブロック・ストリームを取得するステップ；及び第１物理インターフェースの第２スロットを使用することにより、レートを適合させた第２スロットのビット・ブロック・ストリームを送信するステップ、又は第２物理インターフェースの第２スロットを使用することにより、レートを適合させた第２スロットのビット・ブロック・ストリームを送信するステップを含む。

可能な設計において、方法は：第１物理インターフェースの第１スロットにおける第１スロットのビット・ブロック・ストリームを第３物理インターフェースの第３スロットに切り替えるステップを更に含む。

可能な設計において、第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームにマッピングするステップは、具体的には：第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームに、ラウンドロビン・スケジューリング方式でマッピングするステップを含む。

第２態様によれば、ビット・ブロック・ストリームのレート適合方法が提供され、方法は：第１スロットのビット・ブロック・ストリームを取得するステップであって、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である、ステップ；第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得するステップ；及び第２物理インターフェースの第２スロットを使用することにより、レートを適合させた第１スロットのビット・ブロック・ストリームを送信するステップを含む。

単独スロットのビット・ブロック・ストリームは境界ビット・ブロックを含み、非アイドル・ビット・ブロックが境界ビット・ブロックの間に存在し、その結果、境界ビット・ブロックの間でアイドル・ビット・ブロックが追加又は削除され得る。受信エンド・デバイスは、総てのアイドル・ビット・ブロックが削除された後に、境界ビット・ブロックを利用することによりスロットのビット・ブロック・ストリームを整合させ、これにより、受信されるべきビット・ブロック・ストリームを復元することができる。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

第３態様によれば、ビット・ブロック・ストリームを切り替える方法が提供され、方法は：第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得するステップであって、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である、ステップ；第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替えるステップ；及び 第２物理インターフェースの第２スロットを使用することにより第１スロットのビット・ブロック・ストリームを送信するステップを含む。

単独スロットのビット・ブロック・ストリームは境界ビット・ブロックを含み、非アイドル・ビット・ブロックが境界ビット・ブロックの間に存在し、その結果、単独スロットのビット・ブロック・ストリームにおいて個々のスロット切り替えが実行可能になる。受信エンド・デバイスは、総てのアイドル・ビット・ブロックが削除された後に、境界ビット・ブロックを利用することによりスロットのビット・ブロック・ストリームを整合させ、これにより、受信されるべきビット・ブロック・ストリームを復元することができる。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

可能な設計において、第２物理インターフェースの第２スロットを使用することにより第１スロットのビット・ブロック・ストリームを送信するステップは、具体的には：第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得するステップ；及び第２物理インターフェースの第２スロットを使用することにより、レートを適合させた第１スロットのビット・ブロック・ストリームを送信するステップを含む。

可能な設計において、第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替えるステップは、具体的には：第１物理インターフェースの第１スロットと第２物理インターフェースの第２スロットと間の対応関係に基づいて、第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替えるステップを含む。

第４態様によれば、ビット・ブロック・ストリームを処理する方法が提供され、方法は：受信エンド・デバイスが、少なくとも２つのスロットのビット・ブロック・ストリームを取得するステップであって、少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、第１境界ビット・ブロックは第３境界ビット・ブロックに対応し、第２境界ビット・ブロックは第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが第３境界ビット・ブロックと第４境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックである、ステップ；受信エンド・デバイスが、第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを削除し、第３境界ビット・ブロックと第４境界ビット・ブロックとの間でアイドル・ビット・ブロックを削除するステップ；第１境界ビット・ブロック及び第３境界ビット・ブロックに加えて第２境界ビット・ブロック及び第４境界ビット・ブロックに基づいて、アイドル・ビット・ブロックが削除された第１スロットのビット・ブロック・ストリームを、アイドル・ビット・ブロックが削除された第２スロットのビット・ブロック・ストリームに整合させるステップ；及び整合させた第１スロットのビット・ブロック・ストリーム及び第２スロットのビット・ブロック・ストリームを、第１の受信されるべきビット・ブロック・ストリームにデマッピングするステップを含む。

受信エンド・デバイスにより受信された、第１境界ビット・ブロックと第２境界ビット・ブロックとの間の非アイドル・ビット・ブロックの量は、受信エンド・デバイスにより受信された、第３境界ビット・ブロックと第４境界ビット・ブロックとの間の非アイドル・ビット・ブロックの量に等しい。受信エンド・デバイスは、総てのアイドル・ビット・ブロックが削除された後に、境界ビット・ブロックを利用することによりスロットのビット・ブロック・ストリームを整合させ、これにより、受信されるべきビット・ブロック・ストリームを復元することができる。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

可能な設計において、方法は、第１の受信されるべきビット・ブロック・ストリームに関してビット・ブロック・デコーディングを実行し、第１の受信されるべきサービスを取得するステップを更に含む。

可能な設計において、方法は、第１の受信されるべきビット・ブロック・ストリームに関してＩＰＧ復元を実行し、第１の受信されるべきサービスを取得するステップを更に含む。

可能な設計において、少なくとも２つのスロットのビット・ブロック・ストリームを取得するステップは、具体的には：第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得し、第１物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを取得するステップ；又は第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得し、第２物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを取得するステップを含む。

第５態様によれば、受信機とプロセッサとを含むビット・ブロック・ストリームを処理する装置が提供され、ビット・ブロック・ストリームを処理する装置は、第１態様又は第１態様の可能な実装のうちの何れか１つに従って方法を実行するように構成されている。

第６態様によれば、受信機とレート適合器と送信機とを含むビット・ブロック・ストリームのレート適合装置が提供され、ビット・ブロック・ストリームのレート適合装置は、第２態様又は第２態様の可能な実装のうちの何れか１つに従って方法を実行するように構成されている。

第７態様によれば、受信機とスイッチと送信機とを含むビット・ブロック・ストリームを切り替える装置が提供され、ビット・ブロック・ストリームを切り替える装置は、第３態様又は第３態様の可能な実装のうちの何れか１つに従って方法を実行するように構成されている。

第８態様によれば、受信機とプロセッサとを含むビット・ブロック・ストリームを処理する装置が提供され、ビット・ブロック・ストリームを処理する装置は、第４態様又は第４態様の可能な実装のうちの何れか１つに従って方法を実行するように構成されている。

本願の実施形態による６４／６６エンコーディングのコード・タイプ定義の概略図である。

本願の実施形態によるアイドル・ブロックのコード・タイプ定義の概略図である。

本願の実施形態によるＰＥデバイスの概略的な構造図である。

本願の実施形態によるＰデバイスの概略的な構造図である。

本願の実施形態によるＸ−Ｅスロット・スイッチング・ネットワークの概略的な構造図である。 本願の実施形態によるＸ−Ｅスロット・スイッチング・ネットワークの概略的な構造図である。 本願の実施形態によるＸ−Ｅスロット・スイッチング・ネットワークの概略的な構造図である。

本発明の実施形態によるＸ−Ｅスロット切り替え方法の概略的なフローチャートである。

本願の実施形態によるフレーム形成ノード・デバイスの概略的な構造図である。 本願の実施形態によるフレーム形成ノード・デバイスの概略的な構造図である。 本願の実施形態によるフレーム形成ノード・デバイスの概略的な構造図である。

本発明の実施形態によるＸ−Ｅスロット切り替え方法の概略的なフローチャートである。

本願の実施形態によるボックス形状ノード・デバイスの概略的な構造図である。 本願の実施形態によるボックス形状ノード・デバイスの概略的な構造図である。 本願の実施形態によるボックス形状ノード・デバイスの概略的な構造図である。

本発明の実施形態によるＸ−Ｅスロット切り替え方法の概略的なフローチャートである。

本発明の実施形態による送信エンド・マッピングの概略的なフローチャートである。

本発明の実施形態による送信エンド・マッピングの概略図である。

本発明の実施形態による送信エンド・マッピングの別の概略図である。

本発明の実施形態による送信エンド・マッピングの更に別の概略図である。

本発明の実施形態による送信エンド・マッピングの更に別の概略図である。

本発明の実施形態によるスロット・レート・マッチング方法の概略的なフローチャートである。

本発明の実施形態によるスロット・レート・マッチング回路の概略図である。

本発明の実施形態によるスロット切り替え方法の概略的なフローチャートである。

本発明の実施形態による受信エンド・デマッピングの概略的なフローチャートである。

本願の実施形態によるビット・ブロック・ストリームを処理する装置の概略的な構造図である。

本願の実施形態によるビット・ブロック・ストリームのレート適合装置の概略的な構造図である。

本願の実施形態によるビット・ブロック・ストリームを切り替える装置の概略的な構造図である。

本願の実施形態によるビット・ブロック・ストリームを処理する装置の概略的な構造図である。

イーサーネットにおいて、通常、イーサーネット・ポートはデータ指向の論理的な概念のように現れ、論理ポート又は略してポートと言及され；イーサーネット物理インターフェースはハードウェア概念として現れ、物理インターフェース又は略してインターフェースと言及される。通常、イーサーネット・ポートを識別するためにＭＡＣアドレスが使用される。従来、イーサーネット・ポートのレートはイーサーネット物理インターフェースのレートに基づいて決定されている。一般に、イーサーネット・ポートの最大帯域幅は、イーサーネット物理インターフェース、例えば１０Ｍｂｐｓ，１００Ｍｂｐｓ，１０００Ｍｂｐｓ（１Ｇｂｐｓ），１０Ｇｂｐｓ，４０Ｇｂｐｓ，１００Ｇｂｐｓ，及び４００Ｇｂｐｓのイーサーネット物理インターフェースの帯域幅に対応する。

イーサーネットはこれまで非常に長きにわたって幅広く適用され大きく発展してきた。イーサーネット・ポートのレートは１０の冪乗で増加し、１０Ｍｂｐｓから１００Ｍｂｐｓ，１０００Ｍｂｐｓ（１Ｇｂｐｓ），１０Ｇｂｐｓ，４０Ｇｂｐｓ，１００Ｇｂｐｓ，及び４００Ｇｂｐｓに至るまで継続的に発展している。技術が更に発展するにつれて、帯域幅粒度の間の相違はより大きくなり、実際のアプリケーション要件の見込みからの逸脱がよりいっそう生じやすくなる。メインストリーム・アプリケーションにより要求される帯域幅は１０の冪乗では増加していない。例えば、メインストリーム・アプリケーションにより要求される帯域幅は５０Ｇｂｐｓから７５Ｇｂｐｓ，２００Ｇｂｐｓ等に増加している。５０Ｇｂｐｓ，６０Ｇｂｐｓ，７５Ｇｂｐｓ，２００Ｇｂｐｓ，及び１５０Ｇｂｐｓ等の帯域幅のイーサーネット・ポート（仮想コネクション）をサポートできることが業界で期待されている。

更に、幾つかのフレキシブル帯域幅ポートが提供され得ること、及びこれらのポートは１つ以上のイーサーネット物理インターフェースを共有できることが期待されている。例えば、２つの４０ＧＥポートと２つの１０ＧＥポートとが１つの１００Ｇ物理インターフェースを共有する。更に、レートは、要件が変わると柔軟に調整されることが可能であり、例えば２００Ｇｂｐｓから３３０Ｇｐｂｓへ、又は５０Ｇｂｐｓから２０Ｇｂｐｓへ調整され、ポートの利用効率を改善し又はポートのライフ・サイクルを延ばす。固定レート物理リンクは、論理ポートのレートの積み重なる増加をサポートするためにカスケード方式で結合されることが可能である（例えば、２００ＧＥ論理ポートをサポートするために、２つの１００ＧＥ物理インターフェースがスタック及びカスケード方式で結合される）。更に、物理インターフェースのフレキシブル・スタッキングにより獲得される帯域幅リソースはプールされることが可能であり、物理インターフェースの帯域幅は特定のイーサーネット論理ポートに或る粒度で（例えば、５Ｇ粒度で）割り当てられ、その結果、幾つものイーサーネット仮想コネクションが、スタック方式でカスケード接続された物理リンクのグループを効率的に共有する。

従って、ＦｌｅｘＥの概念はその状況に対処している。フレキシブル・イーサーネットはまた、フレキシブル仮想イーサーネットとも言及される。ＦｌｅｘＥは、イーサーネット・サービスのサブ・レーティング、チャネリゼーション、及び逆多重化などの機能をサポートする。例えば、イーサーネット・サービスのサブ・レーティング・アプリケーションの状況において、ＦｌｅｘＥは、２５０Ｇイーサーネット・サービス（ＭＡＣコード・ストリーム）を、３つの既存の１００ＧＥ物理インターフェースにより転送することをサポートすることができる。イーサーネット・サービスの逆多重化の状況において、ＦｌｅｘＥは、２つの既存の１００ＧＥ物理媒体依存（Ｐｈｙｓｉｃａｌ Ｍｅｄｉｕｍ Ｄｅｐｅｎｄｅｎｔ，ＰＭＤ）サブレイヤにより、２００ＧＥイーサーネット・サービスを転送することをサポートすることができる。イーサーネット・サービスのチャネリゼーションの状況において、ＦｌｅｘＥは、１つ以上の物理インターフェースで幾つもの論理ポートをサポートすることができ、複数の低速イーサーネット・サービスを高速フレキシブル・イーサーネットに多重化することをサポートすることができる。

イーサーネットはアクセス・ネットワーク及びメトロポリタン・エリア・ネットワークとして幅広く使用されているので、イーサーネット技術のサービス・トラフィック・アグリゲーション機能に基づくそのようなＦｌｅｘＥ技術は、前提のサービス・ネットワークのイーサーネット・インターフェースに対するシームレスな接続を実現することができる。ＦｌｅｘＥのサブ・レーティング、チャネリゼーション、及び逆多重化などのこれらの機能の導入は、イーサーネットのアプリケーション・シナリオを大幅に拡張し、イーサーネットのアプリケーション柔軟性を改善し、イーサーネット技術をトランスポート・ネットワークの分野に徐々に浸透させる。

ＦｌｅｘＥは実現可能な進化の方向性をイーサーネット物理リンクの仮想化に提供する。フレキシブル・イーサーネットは、カスケード接続された物理インターフェースのグループに関して幾つもの仮想イーサーネット・データ接続をサポートすることを必要とする。例えば、幾つもの論理ポートをサポートするために、４つの１００ＧＥ物理インターフェースがカスケード方式で結合される。幾つもの論理ポートのうちの幾つかの帯域幅が減少すると、他の論理ポートの帯域幅が増加し、減少した帯域幅の総量は増加した帯域幅の総量に等しい。複数の論理ポートの帯域幅は迅速に且つ柔軟に調整され、複数の論理ポートは４つの１００ＧＥ物理インターフェースを共有する。

同期ディジタル階層（Ｓｙｎｃｈｒｏｎｏｕｓ ｄｉｇｉｔａｌ ｈｉｅｒａｒｃｈｙ，ＳＤＨ）／光伝送ネットワーク（Ｏｐｔｉｃａｌ ｔｒａｎｓｆｅｒ ｎｅｔｗｏｒｋ，ＯＴＮ）技術を参照すると、ＦｌｅｘＥは、物理インターフェースでの伝送のために固定フレーム・フォーマットを構成し、ＴＤＭスロット分割を実行する。ＳＤＨ／ＯＴＮとの相違は、ＦｌｅｘＥのＴＤＭスロット分割の粒度が６６ビットであり、それに応じて厳密に１つの６４ｂ／６６ｂブロックを運ぶことができることである。ＦｌｅｘＥフレームは８つの行を含む。各行における第１−６６ビット・ブロックの位置はＦｌｅｘＥオーバーヘッド・エリアであり、スロット分割のペイロード・エリアがオーバーヘッド・エリアに続き、６６ビットの粒度で、２０ｘ１０２３個の６６ビット・キャリア・スペースに対応する。１００ＧＥインターフェースの帯域幅は２０スロットに分割され、各スロットの帯域幅は近似的に５Ｇｂｐｓである。ＦｌｅｘＥは、単一の物理インターフェースにおいて複数の伝送チャネルを、インターリーブされた多重化方式で実現する。換言すれば、複数のスロットが実現される。

複数の物理インターフェースはカスケード方式で結合されることが可能であり、複数の物理インターフェースのうちの総てのスロットは、組み合わせでイーサーネット論理ポートを運ぶことができる。例えば、１０ＧＥは２つのスロットを必要とし、２５ＧＥは５つのスロットを必要とする。順に伝送される６６ビット・ブロックは依然として論理ポートにとって可視的であり、各々の論理ポートは１つのＭＡＣに対応し、対応するイーサーネット・パケットを伝送し、パケットの開始及び終了並びにアイドル・パディングの識別は、通常のイーサーネットにおけるものと同じである。

ＦｌｅｘＥは単にインターフェース技術であり、関連するスイッチング技術は依然としてイーサーネット・パケットに基づいて実行される。しかしながら、第５世代（５Ｇ）通信技術及びモノのインターネットに対する広範な研究により、決定論的な低遅延、高信頼性、及びセキュリティ分離技術が、緊急に対処されることを要する重要なタスクになっている。本発明者等は物理インターフェース・ハード・パイプに基づいてスイッチング技術を定める。Ｘ−イーサーネット（略してＸ−Ｅ）は、例えば６４ｂ／６６ｂブロック等のイーサーネット物理レイヤ・ビット・ブロックに基づくスイッチング技術であり、決定論的な超低遅延の技術的特徴を有する。

本願の実施形態で言及されるビット・ブロックはＭ１／Ｍ２ビット・ブロックであってもよく、またＭ１ｂ／Ｍ２ｂビット・ブロックとして言及されてもよい。Ｍ１／Ｍ２エンコーディング・モードを表現し、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

このようなＭ１／Ｍ２ビット・ブロック・ストリームはイーサーネット物理レイヤ・リンクで転送される。例えば、１Ｇイーサーネットは８ｂ／１０ｂエンコーディングを利用し、８ｂ／１０ｂブロック・ストリームは１ＧＥ物理レイヤ・リンクで転送され；１０／４０／１００ＧＥは６４ｂ／６６ｂエンコーディングを利用し、６４ｂ／６６ｂブロック・ストリームは１０／４０／１００ＧＥ物理レイヤ・リンクで転送される。将来、イーサーネット技術の発達により他のエンコーディング・モードが更に生じる可能性がある。例えば、１２８ｂ／１３０ｂエンコーディング、２５６ｂ／２５８ｂエンコーディング等が生じるかもしれない。説明の簡易化のために、Ｍ１／Ｍ２ビット・ブロック・ストリームが、本願の実施形態を表現するために使用される。

Ｍ１／Ｍ２ビット・ブロック・ストリームに関し、様々なタイプのビット・ブロックが存在し、規格で明示的に規定されている。６４ｂ／６６ｂエンコーディングのコード・タイプ定義が一例として以下で説明に使用される。図１Ａに示されるように、最初の２つのビット「１０」又は「０１」は６４ｂ／６６ｂブロックの同期ヘッダ・ビットであり、以後の６４ビットがペイロード・データ又はプロトコルを運ぶために使用される。図１Ａでは、１６個のコード・タイプ定義が存在する。各行は１つのタイプのビット・ブロックのコード・タイプ定義を表現し：Ｄ０ないしＤ７はデータ・バイトを表現し、Ｃ０ないしＣ７は制御バイトを表現し、Ｓ０は開始バイトを表現し、Ｔ０ないしＴ７は終了バイトを表現する。第２行はアイドル・ビット・ブロック（ｉｄｌｅ ｂｌｏｃｋ）のコード・タイプ定義に対応し、アイドル・ビット・ブロックは／Ｉ／により表現されてもよく、具体的には図１Ｂに示されている。第７行は開始ブロックのコード・タイプ定義に対応し、開始ブロックは／Ｓ／により表現されてもよい。第９ないし第１６行はそれぞれ８つの終了ブロックのコード・タイプ定義に対応し、８つ総ての終了ブロックは／Ｔ／により表現されてもよい。

本願の実施形態で言及されるインターフェースは、上記のイーサーネット物理インターフェースであってもよいし、あるいは他の物理インターフェースであってもよく、例えば、光伝送ネットワーク（Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ，ＯＴＮ）インターフェース、フレキシブル光伝送ネットワーク（Ｆｌｅｘｉｂｌｅ ＯＴＮ，ＦｌｅｘＯＴＮ）インターフェース、フレキシブル・イーサーネットＦｌｅｘＥインターフェース、コモン・パブリック無線インターフェース（Ｃｏｍｍｏｎ Ｐｕｂｌｉｃ Ｒａｄｉｏ Ｉｎｔｅｒｆａｃｅ，ＣＰＲＩ）、同期ディジタル階層（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ，ＳＤＨ）インターフェース、ファイバ・チャネル（Ｆｉｂｒｅ Ｃｈａｎｎｅｌ，ＦＣ）インターフェース、又はインフィニバンド（ＩｎｆｉｎｉＢａｎｄ）インターフェースであってもよく、他の例として、デバイス内の物理インターフェースＣ２Ｃインターフェースであってもよい。

本願の実施形態で言及されるポートは、上述したイーサーネット・ポートであってもよいし、あるいは確かに別の論理サービス・ポートであってもよく、例えば、光伝送ネットワークＯＴＮ論理サービス・ポート、フレキシブル光伝送ネットワークＦｌｅｘＯＴＮ論理サービス・ポート、フレキシブル・イーサーネットＦｌｅｘ論理サービス・ポート、コモン・パブリック無線論理サービス・ポートＣＰＲＩ、同期ディジタル階層ＳＤＨ論理サービス・ポート、ファイバ・チャネルＦＣ論理サービス・ポート、又はインフィニバンド・インフィニバンド論理サービス・ポートであってもよい。

Ｆｌｅｘクライアントのサービスが伝送のために１つ以上の物理インターフェースのうちの複数のスロットにマッピングされる場合、レート適合又は切り替えは、スロットで伝送されるビット・ブロック・ストリームに関して個々に実行することができない。本発明の実施形態は、送信エンド・マッピング、スロット・レート適合、スロット切り替え、及び受信エンド・デマッピングという４つの論理機能を主に提供する。送信エンドでマッピングすることにより、個々のスロット・レート適合及び個々のスロット切り替えが物理インターフェースのスロットで実行することができ、サービスは受信エンドで復元され得る。サービスが複数のスロットを占め、レート適合及び切り替えが各スロットで別個に実行される場合、異なるスロットにおける伝送遅延は異なる可能性があり、異なるスロットにおけるアイドル・ビット・ブロックの挿入又は削除の位置は異なる可能性がある。本発明の実施形態で提供される４つの論理機能に基づいて、スロット・レート適合又はスロット切り替えは各スロットで個々に実行されることが可能であり、遅延の相違及び位置の相違は、受信されるべきビット・ブロック・ストリームを適切に復元するように、受信エンドで解消され得る。

本発明の実施形態において、ビット・ブロック・ストリームは図２Ａ及び図２Ｂに示されるデバイスを使用することにより転送されてもよい。具体的には、図２Ａ及び図２Ｂはそれぞれプロバイダ・エッジ（Ｐｒｏｖｉｄｅｒ Ｅｄｇｅ，ＰＥ）デバイス及びプロバイダ（Ｐｒｏｖｉｄｅｒ，Ｐ）デバイスを示す。ＰＥデバイスはエッジ・デバイスを表現する。ＰＥデバイスの一方端はユーザー装置に接続され、インターフェースはユーザー・ネットワーク・インターフェース（Ｕｓｅｒ ｎｅｔｗｏｒｋ ｉｎｔｅｒｆａｃｅ，ＵＮＩ）であり；ＰＥデバイスの他方端はネットワーク・デバイスに接続され、インターフェースはネットワーク・ツー・ネットワーク・インターフェース（Ｎｅｔｗｏｒｋ ｔｏ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ，ＮＮＩ）である。ＰＥデバイスの重要な能力はアグリゲーション及びカプセル化／デカプセル化である。開始点は変わるので、ＰＥデバイス間の経路は擬似的なワイヤＰＷ、トンネル等であるとすることができる。Ｐデバイスは、ネットワーク中のコア・デバイスであるネットワーク・デバイスを表現する。Ｐデバイスの主な能力は強力なスイッチング能力である。Ｐデバイスの両端はネットワーク・デバイスに接続され、インターフェースはＮＮＩである。

図２Ａ及び図２Ｂにおいて、クライアント適合ユニット（ｕＡｄｐｔ）はユーザー側の処理ユニットを表現し、ユーザー・サービス信号を受信し、インターフェース適合やレート適合などのオペレーションを実行するように構成される。インターフェース適合はＸ−Ｅスロット・マッピング及び／又はデマッピングを含んでもよい。Ｘ−Ｅスロット・マッピングは、１つのビット・ブロック・ストリームを複数のスロットのビット／ブロック／ストリームにマッピングすることであってもよい。Ｘ−Ｅスロット・デマッピングは、複数のスロットのビット・ブロック・ストリームを１つのビット・ブロック・ストリームにデマッピングすることであってもよい。インターフェース適合はコード・タイプ変換などを更に含んでもよい。ネットワーク適合ユニット（ｎＡｄｐｔ）は、Ｘ−Ｅ技術システムのネットワーク側処理ユニットを表現し、デバイスのサービス信号をネットワーク側へ送信し、対応する機能処理を完了するように構成され、あるいはネットワーク側サービス信号を受信し、信号をデバイス中の他の処理ユニットへ転送するように構成される。代替的に、Ｘ−Ｅスロット・マッピング及び／又はデマッピングは、ネットワーク適合ユニットにより実装されてもよい。Ｌ１．５スイッチ又はＸ−イーサーネット・スイッチ、換言すればＸ−イーサーネット・リレー（中間ノードの転送）は、スイッチング・ユニットにより実現される。

図３Ａ、図３Ｂ、及び図３Ｃに示されるように、本発明の実施形態で提供されるＸ−Ｅスロット・スイッチング・ネットワークは、ノード３０１、ノード３０２、ノード３０３、及びノード３０４という合計４つのノードを含む。ノード３０１はソースＰＥデバイスであり、ノード３０２及びノード３０３は中間Ｐデバイスであり、ノード３０４は宛先ＰＥデバイスである。ノード３０１はノード３０１のＵＮＩインターフェースを介して１０ＧＥサービスを受信し、ノード３０２及び／又はノード３０３を使用することにより１０ＧＥサービスをノード３０４へ送信することを必要とする。ノード３０４は受信した１０ＧＥサービスをノード３０４のＵＮＩインターフェースによりクライアントへ送信する。

図４は本発明の実施形態で提供されるＸ−Ｅスロット切り替え方法を示す。送信エンド・マッピング、スロット・レート適合、スロット・スイッチング、及び受信エンド・デマッピングの詳細な実装については、後述の実施形態を参照されたい。方法は図３Ａ、図３Ｂ、及び図３Ｃに示されるネットワークに適用され、具体的には以下のステップを含む。

ステップ４０１：ノード３０１のクライアント適合ユニット３０１２が送信エンド・マッピングを実行し、処理されるべきビット・ブロック・ストリームを、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとにマッピングする。

本発明のこの実施形態では、処理されるべきビット・ブロック・ストリームを、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとにマッピングすることが、説明のための具体例として使用される。別の設計では、処理されるべきビット・ブロック・ストリームが、別の数のスロットのビット・ブロック・ストリームにマッピングされてもよい。これは本発明のこの実施形態で限定されない。

可能な設計において、送信エンド・マッピングは、ノード３０１のネットワーク適合ユニット３０１４により完了されてもよく、適合が完了した後に、スロットのビット・ブロック・ストリームは、ＮＮＩインターフェース３０１５１、ＮＮＩインターフェース３０１５２、又は他のインターフェースを介して直接的に送信される。

本発明のこの実施形態では、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、第１境界ビット・ブロックは第３境界ビット・ブロックに対応し、第２境界ビット・ブロックは第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが第３境界ビット・ブロックと第４境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である。

ステップ４０２：ノード３０１のクライアント適合ユニット３０１２がスロット・レート適合を実行し、ノード３０１のスイッチング・ユニット３０１３がスロット・スイッチングを実行し、ノード３０１のネットワーク適合ユニット３０１４がスロット・レート適合を実行し、ＮＮＩインターフェース３０１５１を介して第１スロットのビット・ブロック・ストリームをノード３０２へ送信し、ＮＮＩインターフェース３０１５２を介して第２スロットのビット・ブロック・ストリームをノード３０３へ送信する。

ＮＮＩインターフェース３０１５１を介して第１スロットのビット・ブロック・ストリームをノード３０２へ送信し、ＮＮＩインターフェース３０１５２を介して第２スロットのビット・ブロック・ストリームをノード３０３へ送信することにより、負荷バランスが達成され得る。確かに、可能な設計において、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとの双方が、ＮＮＩインターフェース３０１５１の異なるスロットを利用することによりノード３０２へ送信されてもよい。その場合、ノード３０２は第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを処理するように要求される。

ステップ４０３：ノード３０２がＮＮＩインターフェース３０２１を介して第１スロットのビット・ブロック・ストリームを受信し、ノード３０２のネットワーク適合ユニット３０２２がスロット・レート適合を実行し、ノード３０２のスイッチング・ユニット３０２３がスロット・スイッチングを実行し、ノード３０２のネットワーク適合ユニット３０２４がスロット・レート適合を実行し、ＮＮＩインターフェース３０２５を介して第１スロットのビット・ブロック・ストリームをノード３０４へ送信する。

ステップ４０４：ノード３０３がＮＮＩインターフェース３０３１を介して第１スロットのビット・ブロック・ストリームを受信し、ノード３０３のネットワーク適合ユニット３０３２がスロット・レート適合を実行し、ノード３０３のスイッチング・ユニット３０３３がスロット・スイッチングを実行し、ノード３０３のネットワーク適合ユニット３０３４がスロット・レート適合を実行し、ＮＮＩインターフェース３０３５を介して第１スロットのビット・ブロック・ストリームをノード３０４へ送信する。

ステップ４０５：ノード３０４がＮＮＩインターフェース３０４１１を介して第１スロットのビット・ブロック・ストリームを受信し、ノード３０４がＮＮＩインターフェース３０４１２を介して第２スロットのビット・ブロック・ストリームを受信し、ノード３０４のネットワーク適合ユニット３０４２がスロット・レート適合を実行し、ノード３０４のスイッチング・ユニット３０４３がスロット・スイッチングを実行し、ノード３０４のクラアイント適合ユニット３０４４がスロット・レート適合を実行する。

ステップ４０６：ノード３０４のクライアント適合ユニット３０４４が、受信エンド・デマッピングを実行し、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを、受信されるべきビット・ブロック・ストリームにデマッピングする。

本発明のこの実施形態において、代替的に、図５Ａ、図５Ｂ、及び図５Ｃ、又は図７Ａ、図７Ｂ、及び図７Ｃに示されるパケット・キャリア・ノード・デバイスが、ビット・ブロック・ストリームを処理するために使用されてもよい。具体的には、ボックス形状デバイスのインターフェース・カード、又はフレーム形成デバイスのライン・カードのインターフェース・チップが、クライアント適合ユニット又はネットワーク適合ユニットの機能と、Ｘ−Ｅスロット・スイッチング・ユニットの機能とを実行する。代替的に、スイッチ・ボードは、Ｘ−Ｅスロット・スイッチング機能をサポートするように変換されてもよいし、又は元々のスイッチング・ネットワーク設計が不変のまま残る。

図５Ａ、図５Ｂ、及び図５Ｃに示されるように、本発明の実施形態で提供されるフレーム形成ノード・デバイスは、ライン・カード５０１、スイッチング・プレーン５０２、スイッチング・プレーン５０３、及びライン・カード５０４を含む。スイッチング・プレーン５０２及びスイッチング・プレーン５０３は、異なるカードに配置されてもよいし、あるいは同じカードに配置されてもよい。ライン・カード５０１及びライン・カード５０４は通常は異なるカードに配置される。フレーム形成ノード・デバイスは他のカードを更に含んでもよい。これは本発明のこの実施形態で限定されない。ライン・カード５０１、スイッチング・プレーン５０２、スイッチング・プレーン５０３、及びライン・カード５０４はＣ２Ｃインターフェースを介して電気的又は光学的に相互接続される。

図６は本発明の実施形態で提供されるＸ−Ｅスロット切り替え方法を示す。送信エンド・マッピング、スロット・レート適合、スロット・スイッチング、及び受信エンド・デマッピングの詳細な実装については、後述の実施形態を参照されたい。方法は図５Ａ、図５Ｂ、及び図５Ｃに示されるネットワークに適用され、具体的には以下のステップを含む。

ステップ６０１：ライン・カード５０１のクライアント適合ユニット５０１２１が送信エンド・マッピングを実行し、処理されるべきビット・ブロック・ストリームを、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとにマッピングする。

ステップ６０２：ライン・カード５０１のクラアイント適合ユニット５０１２１がスロット・レート適合を実行し；ライン・カード５０１のスイッチング・ユニット５０１３が、第１スロットのビット・ブロック・ストリームを、ライン・カード５０１のＣ２Ｃ適合ユニット５０１４１に切り替えるようにスロット・スイッチングを実行し；ライン・カード５０１のＣ２Ｃ適合ユニット５０１４１がレート適合を実行し、次いでＣ２Ｃインターフェース５０１５１を介して第１スロットのビット・ブロック・ストリームをスイッチング・プレーン５０２へ送信し；ライン・カード５０１のスイッチング・ユニット５０１３が、第２スロットのビット・ブロック・ストリームを、ライン・カード５０１のＣ２Ｃ適合ユニット５０１４２に切り替えるようにスロット・スイッチングを実行し；ライン・カード５０１のＣ２Ｃ適合ユニット５０１４２がスロット・レート適合を実行し、次いでＣ２Ｃインターフェース５０１５２を介して第１スロットのビット・ブロック・ストリームをスイッチング・プレーン５０３へ送信する。

可能な設計において、クライアント適合ユニット５０１２１がスロット・レート適合を実行しているので、Ｃ２Ｃ適合ユニット５０１４１は、スロット・レート適合を実行せずに、スロット・スイッチングのために第１スロットのビット・ブロック・ストリームをスイッチング・プレーンへ送信してもよい。

ステップ６０３：スイッチング・プレーン５０２がＣ２Ｃインターフェース５０２１を介して第１スロットのビット・ブロック・ストリームを受信し、スイッチング・プレーン５０２のＣ２Ｃ適合ユニット５０２２がスロット・レート適合を実行し、スイッチング・プレーン５０２のスイッチング・ユニット５０２３がスロット・スイッチングを実行し、スイッチング・プレーン５０２のＣ２Ｃ適合ユニット５０２４が、Ｃ２Ｃインターフェース５０２５を介して第１スロットのビット・ブロック・ストリームをライン・カード５０４へ送信する。

ステップ６０４：スイッチング・プレーン５０３がＣ２Ｃインターフェース５０３１を介して第１スロットのビット・ブロック・ストリームを受信し、スイッチング・プレーン５０３のＣ２Ｃ適合ユニット５０３２がスロット・レート適合を実行し、スイッチング・プレーン５０３のスイッチング・ユニット５０３３がスロット・スイッチングを実行し、スイッチング・プレーン５０３のＣ２Ｃ適合ユニット５０３４が、Ｃ２Ｃインターフェース５０３５を介して第１スロットのビット・ブロック・ストリームをライン・カード５０４へ送信する。

ステップ６０５：ライン・カード５０４がＣ２Ｃインターフェース５０４１１を介して第１スロットのビット・ブロック・ストリームを受信し、ライン・カード５０４がＣ２Ｃインターフェース５０４１２を介して第２スロットのビット・ブロック・ストリームを受信し、ライン・カード５０４のＣ２Ｃ適合ユニット３０４２１及びＣ２Ｃ適合ユニット３０４２２がスロット・レート適合を実行し、ライン・カード５０４のスイッチング・ユニット５０４３がスロット・スイッチングを実行し、ライン・カード５０４のクラアイント適合ユニット５０４４１がスロット・レート適合を実行する。

ステップ６０６：ライン・カード５０４のクライアント適合ユニット５０４４１が、受信エンド・デマッピングを実行し、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを、受信されるべきビット・ブロック・ストリームにデマッピングする。

図７Ａ、図７Ｂ、及び図７Ｃに示されるように、本発明の実施形態で提供されるボックス形状ノード・デバイスは、インバウンド・インターフェース・ボード７０１、スイッチング・プレーン７０２、及びアウトバウンド・インターフェース・ボード７０４を含む。インバウンド・インターフェース・ボード７０１、スイッチング・プレーン７０２、及びアウトバウンド・インターフェース・ボード７０４は、通常、異なるカードに配置される。ボックス形状ノード・デバイスは、通常、１つのスイッチング・プレーンのみを有し、インターフェース・ボードは切り替え機能を有しない。これは本発明のこの実施形態で限定されない。インバウンド・インターフェース・ボード７０１、スイッチング・プレーン７０２、及びアウトバウンド・インターフェース・ボード７０４は、Ｃ２Ｃインターフェースを介して電気的又は光学的に相互接続される。

図８は本発明の実施形態で提供されるＸ−Ｅスロット切り替え方法を示す。送信エンド・マッピング、スロット・レート適合、スロット・スイッチング、及び受信エンド・デマッピングの詳細な実装については、後述の実施形態を参照されたい。方法は図７Ａ、図７Ｂ、及び図７Ｃに示されるネットワークに適用され、具体的には以下のステップを含む。

ステップ８０１：インバウンド・インターフェース・ボード７０１のクラアイント適合ユニット７０１２１が送信エンド・マッピングを実行し、処理されるべきビット・ブロック・ストリームを、第１スロットのビット・ブロック・ストリームと第２のビット・ブロック・ストリームとにマッピングする。

ステップ８０２：インバウンド・インターフェース・ボード７０１のクラアイント適合ユニット７０１２１がスロット・レート適合を実行し；インバウンド・インターフェース・ボード７０１のＣ２Ｃ適合ユニット７０１４がレート適合を実行し、Ｃ２Ｃインターフェース５０１５を介して、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとをスイッチング・プレーン７０２へ送信する。

ステップ８０３：スイッチング・プレーン７０２がＣ２Ｃインターフェース７０２１を介して第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを受信し、スイッチング・プレーン７０２のＣ２Ｃ適合ユニット７０２２がスロット・レート適合を実行し、スイッチング・プレーン７０２のスイッチング・ユニット７０２３がスロット・スイッチングを実行し、スイッチング・プレーン７０２のＣ２Ｃ適合ユニット７０２４が、スロット・レート適合を実行し、Ｃ２Ｃインターフェース７０２５を介して第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとをアウトバウンド・インターフェース・ボード７０４へ送信する。

ステップ８０５：アウトバウンド・インターフェース・ボード７０４が、Ｃ２Ｃインターフェース７０４１を介して第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを受信し、アウトバウンド・インターフェース・ボード７０４のＣ２Ｃ適合ユニット３０４２がスロット・レート適合を実行する。

ステップ８０６：アウトバウンド・インターフェース・ボード７０４のクライアント適合ユニット７０４４１が受信エンド・デマッピングを実行し、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを、受信されるべきビット・ブロック・ストリームにデマッピングする。

図９Ａは以下のステップを含む本発明の実施形態による送信エンド・マッピングの概略図である：

ステップ９０１：第１の処理されるべきビット・ブロック・ストリームを取得する。

ステップ９０２：第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームにマッピングする。少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、第１境界ビット・ブロックは第３境界ビット・ブロックに対応し、第２境界ビット・ブロックは第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが第３境界ビット・ブロックと第４境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。Ｍ１／Ｍ２ビット・ブロックはエンコードされたビット・ブロックである。

可能な設計において、第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームが送信され、第１物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームが送信され；又は第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームが送信され、第２物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームが送信される。

可能な設計において、第１の処理されるべきビット・ブロック・ストリームを取得するステップは、具体的には：第１の処理されるべきサービスを取得するステップ；及び第１の処理されるべきサービスに関してビット・ブロック・エンコーディングを実行し、第１の処理されるべきビット・ブロック・ストリームを取得するステップを含む。換言すれば、ビット・ブロック・エンコーディングを受けていないサービス・ストリームに関してビット・ブロック・エンコーディングが実行されることを必要とする。

可能な設計において、第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを送信するステップは、具体的には：第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得するステップ；及び第１物理インターフェースの第１スロットを使用することにより、レートを適合させた第１スロットのビット・ブロック・ストリームを送信するステップを含む。

可能な設計において、第１物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを送信するステップ、又は第２物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを送信するステップは、具体的には：
第３境界ビット・ブロックと第４境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第２スロットのビット・ブロック・ストリームを取得するステップ；及び
第１物理インターフェースの第２スロットを使用することにより、レートを適合させた第２スロットのビット・ブロック・ストリームを送信するステップ、又は第２物理インターフェースの第２スロットを使用することにより、レートを適合させた第２スロットのビット・ブロック・ストリームを送信するステップを含む。

可能な設計において、送信エンド・マッピングは：第１物理インターフェースの第１スロットにおける第１スロットのビット・ブロック・ストリームを第３物理インターフェースの第３スロットに切り替えるステップを更に含む。

可能な設計において、第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームにマッピングするステップは、具体的には：第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームに、ラウンドロビン・スケジューリング方式でマッピングするステップを含む。

処理されるべきビット・ブロック・ストリームは少なくとも２つのビット・ブロック・ストリームにマッピングされる。少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応する。これらのスロットのビット・ブロック・ストリームは物理インターフェースのスロットにおいて最終的に伝送され、スロット・レート適合及びスロット切り替え等のオペレーションは送信前に実行することができる。これは本発明のこの実施形態で限定されない。

可能な設計において、代替的に、ステップ９０２は：第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームにマッピングするステップであってもよく、少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、少なくとも２つのスロットのビット・ブロック・ストリームは対応する境界ビット・ブロックを含み、対応する境界ビット・ブロックの２つのグループ内のスロット・ビット・ブロック・ストリームに含まれる非アイドル・ビット・ブロックの量は同じである。

マッピング・プロセスにおいて、本発明のこの実施形態では、対応する境界ビット・ブロックはそれぞれスロットのビット・ブロック・ストリームに挿入されることを要する。例えば、対応する第１境界ビット・ブロックと第３境界ビット・ブロックとはそれぞれ第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとに挿入され、対応する第２境界ビット・ブロックと第４境界ビット・ブロックとはそれぞれ第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとに挿入される。対応する境界ビット・ブロックは同じビット・ブロックであってもよいし、あるいは異なるビット・ブロックであってもよい。対応する境界ビット・ブロックの２つのグループ内のスロット・ビット・ブロック・ストリームに含まれる、ビット・ブロックの量と、非アイドル・ビット・ブロックの量と、アイドル・ビット・ブロックの量とは同じである。換言すれば、少なくとも２つのスロットのビット・ブロック・ストリームの各々は対応する境界ビット・ブロックを含み、対応する境界ビット・ブロックの２つのグループ内のスロット・ビット・ブロック・ストリームに含まれる非アイドル・ビット・ブロックの量は同じである。可能な設計において、対応する境界ビット・ブロックの２つのグループ内で、スロットのビット・ブロック・ストリームに含まれる非アイドル・ビット・ブロックの量は同じであり、スロットのビット・ブロック・ストリームに含まれるアイドル・ビット・ブロックの量は異なる。換言すれば、スロットのビット・ブロック・ストリームに含まれるビット・ブロックの総量もまた異なる。

可能な設計において、対応する境界ビット・ブロックはスロットのビット・ブロック・ストリームに同時に挿入されてもよい。例えば、境界ビット・ブロックは、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとに同時に挿入されてもよい。具体的には、第１境界ビット・ブロックと第３境界ビット・ブロックとが同時に挿入され、第２境界ビット・ブロックと第４境界ビット・ブロックとが同時に挿入される。対応する境界ビット・ブロックは受信エンド・デマッピング中のアライメント・オペレーションに使用される。従って、受信エンドがアライメント・オペレーションを実行できるという条件で、対応する境界ビット・ブロックは同時に挿入されなくてもよい。

可能な設計において、スロットのビット・ブロック・ストリームの１つが、スタート・スロットのビット・ブロック・ストリームとして決定されてもよく、これはまたスタート・スロットと呼ばれてもよい。境界ビット・ブロックはスタート・スロットに対するマッピング中に挿入されてもよい。例えば、処理されるべきビット・ブロック・ストリームは：スロットＡ、スロットＢ、及びスロットＣという３つのスロットにマッピングされることを要する。マッピング・シーケンスはＡＢＣやＣＢＡ等とすることができる。マッピング・シーケンスがＡＢＣである場合、スロットＡがスタート・スロットである。

対応する境界ビット・ブロックのグループは周期的に、例えば５０ｍｓ毎に１度挿入されてもよいし、あるいは非周期的に、例えばデータ・ストリームが中断されてサービス・データが現在送信されていない場合に挿入されてもよい。境界ビット・ブロックの異なるグループ内の非アイドル・ビット・ブロックの量は異なってもよい。

可能な設計において、ビット・ブロック・マッピングはラウンドロビン・スケジューリング方式で実行されてもよい。具体的には、マッピングされるべきビット・ブロックは処理されるべきビット・ブロック・ストリームから取られ、１ビット・ブロックを単位として使用することにより順に、２つのスロットのビット・ブロック・ストリームにマッピングされる。確かに、別の可能な設計において、マッピングは、別の量のビット・ブロックを単位として使用することにより順に実行されてもよいし、あるいは別のマッピング・ルールが使用されてもよい。例えば、先ず２つのビット・ブロックが第１スロットのビット・ブロック・ストリームにマッピングされ、３つのビット・ブロックが第２スロットのビット・ブロック・ストリームにマッピングされ；次いで３つのビット・ブロックが第１スロットのビット・ブロック・ストリームにマッピングされ、２つのビット・ブロックが第２スロットのビット・ブロック・ストリームにマッピングされる。受信エンドが、送信エンド・マッピングで使用される非アイドル・ビット・ブロック・マッピング・ルールを知っているという条件で、受信エンド・デマッピングは実行されることが可能である。

処理されるべきビット・ブロック・ストリームから取り出されるマッピングされるべきビット・ブロックに関し、マッピングされるべきビット・ブロックが空である場合（サービス・データが現在送信されない場合）、又はマッピングされるべきビット・ブロックがアイドル・ビット・ブロックである場合、スロットのビット・ブロック・ストリームにアイドル・ビット・ブロックがマッピングされ得る。マッピングされるべきビット・ブロックが空でもアイドル・ビット・ブロックでもないが、以前にマッピングされたビット・ブロックがアイドル・ビット・ブロックであるならば、連続的にマッピングされるアイドル・ビット・ブロックの量が、スロットのビット・ブロック・ストリームの量の整数倍である場合に、マッピングされるべきビット・ブロックがマッピングされ；あるいは、連続的にマッピングされるアイドル・ビット・ブロックの量が、スロットのビット・ブロック・ストリームの量の整数倍でない場合には、アイドル・ビット・ブロックがマッピングされ続ける。このように、２つのスロットのビット・ブロック・ストリームにおけるアイドル・ビット・ブロックの量は同じであり、２つのスロットのビット・ブロック・ストリームにおける非アイドル・ビット・ブロックの量もまた同じである。

可能な設計において、スロットのビット・ブロック・ストリームにおけるビット・ブロックはイーサーネットＭ１／Ｍ２ビット・ブロックである。イーサーネット・サービス・ストリームの場合、処理されるべきビット・ブロック・ストリームが直接的に取得されてもよい。処理されるべきビット・ブロック・ストリームにおけるアイドル・ビット・ブロックは、送信エンド・マッピングの前に削除されてもされなくてもよく、処理されるべきビット・ブロック・ストリームにおけるアイドル・ビット・ブロックは、通常、イーサーネット・インターパケット・ギャップ（ｉｎｔｅｒｐａｃｋｅｔ ｇａｐ，ＩＰＧ）である。非イーサーネット・サービス・ストリームの場合、処理されるべきビット・ブロック・ストリームを取得するために、通常、Ｍ１／Ｍ２ビット・ブロック・エンコーディングが実行されることを要する。例えば、共通パブリック無線インターフェース（ｃｏｍｍｏｎ ｐｕｂｌｉｃ ｒａｄｉｏ ｉｎｔｅｒｆａｃｅ，ＣＰＲＩ）サービス・ストリームに関して６４／６６エンコーディングが実行されてもよい。

図９Ｂは本発明の実施形態による送信エンド・マッピングの概略図である。

本発明のこの実施形態では、１５Ｇイーサーネット・サービスが３つの５Ｇスロットにマッピングされる。スロット・マッピングは１ビット・ブロックを単位として実行される。３つの５Ｇスロットはそれぞれスロット＿ａ，スロット＿ｂ，及びスロット＿ｃである。挿入される境界ビット・ブロックはスロット・アライメント・マーカー（ｓｌｏｔ ａｌｉｇｎｅｄ ｍａｒｋ，ＳＡＭ）である。

ステップ１：サービス・ビット・ブロック・ストリームを受信し、サービス・ビット・ブロック・ストリーム内の全てのアイドル・ビット・ブロックを削除し、アイドル・ビット・ブロックが削除されたサービス・ビット・ブロック・ストリームをバッファリングし、マッピングを待機する。図９Ｂに示されるように、ビット・ブロック・ストリーム１はビット・ブロック・ストリーム２に処理され、Ｂ１５及びＢ１６の間のアイドル・ビット・ブロックが削除されている。

ステップ２：スタート・スロットが現在マッピングされているか否かを判断し；スタート・スロットが現在マッピングされている場合、ＳＡＭが挿入されることの要否を判断し；ＳＡＭが挿入されることを要する場合、スロット＿ａ，スロット＿ｂ，及びスロット＿ｃにそれぞれＳＡＭを挿入し、あるいはＳＡＭが挿入されることを要しない場合にはステップ３に進む。

ステップ３：マッピングされるべきビット・ブロックがバッファに存在するか否かを検出し；マッピングされるべきビット・ブロックがバッファに存在する場合にはステップ４に進み、あるいはマッピングされるべきビット・ブロックがバッファに存在しない場合にはステップ５に進む。

ステップ４：バッファから１ビット・ブロックを読み込み、マッピング・ポインタに対応するスロットにビット・ブロックを配置し、次のスロットを指し示すようにマッピング・ポインタを変更し、次いで次のサイクルのためにステップ１にジャンプする。

ステップ５：３つのアイドル・ビット・ブロックを挿入し；３つのアイドル・ビット・ブロックを３つのスロットに順にマッピングし、この場合において、マッピングのラウンドの後に、マッピング・ポインタは、アイドル・ビット・ブロックの挿入前にマッピング・ポインタが指し示していたスロットを再び指し示し；次いで次のサイクルのためにステップ１にジャンプする。図９Ｂに示されるように、ビット・ブロック・ストリーム２は３つのスロットのビット・ブロック・ストリームに処理され、マッピングされるべきビット・ブロックがＢ１５の後にバッファ内に存在しない場合、アイドル・ビット・ブロックが３つのスロットに順にマッピングされる。

図９Ｃは本発明の実施形態による送信エンド・マッピングの概略図である。

本発明のこの実施形態では、１つの１０Ｇ ＣＰＲＩサービスが２つの５Ｇスロットにマッピングされる。スロット・マッピングは１ビット・ブロックを単位として実行される。２つの５Ｇスロットはスロット＿ａ及びスロット＿ｂである。挿入される境界ビット・ブロックはＳＡＭである。

ステップ１：入力ＣＰＲＩサービス・データ・ストリームを受信及びエンコードし、次いで、エンコードされたビット・ブロック・ストリームをバッファリングし、マッピングを待機する。図９Ｃに示されるように、サービス・ストリーム１はビット・ブロック・ストリーム２に処理される。

ステップ２：スタート・スロットが現在マッピングされているか否かを判断し；スタート・スロットが現在マッピングされている場合、ＳＡＭが挿入されることの要否を判断し；ＳＡＭが挿入されることを要する場合、スロット＿ａ及びスロット＿ｂにそれぞれＳＡＭを挿入し、あるいはＳＡＭが挿入されることを要しない場合にはステップ３に進む。

ステップ３：マッピングされるべきビット・ブロックがバッファに存在するか否かを検出し；マッピングされるべきビット・ブロックがバッファに存在する場合にはステップ４に進み、あるいはマッピングされるべきビット・ブロックがバッファに存在しない場合にはステップ５に進む。

ステップ４：バッファから１ビット・ブロックを読み込み、マッピング・ポインタに対応するスロットにビット・ブロックを配置し、次のスロットを指し示すようにマッピング・ポインタを変更し、次いで次のサイクルのためにステップ１にジャンプする。

ステップ５：２つのアイドル・ビット・ブロックを挿入し；２つのアイドル・ビット・ブロックを２つのスロットに順にマッピングし、この場合において、マッピングのラウンドの後に、マッピング・ポインタは、アイドル・ビット・ブロックの挿入前にマッピング・ポインタが指し示していたスロットを再び指し；次いで次のサイクルのためにステップ１にジャンプする。図９Ｃに示されるように、ビット・ブロック・ストリーム２は２つのスロットのビット・ブロック・ストリームに処理され、マッピングされるべきビット・ブロックがＢ１５の後にバッファ内に存在しない場合、アイドル・ビット・ブロックが２つのスロットに順にマッピングされる。

図９Ｃに示される実施形態と図９Ｂに示される実施形態との間の相違は、アクセスされるサービスが非イーサーネット・サービスである点にある。スロット・マッピングが実行され得る前に、エンコーディングが実行されることを要する。更に、ＩＰＧもアイドル・ビット・ブロックも非イーサーネット・サービスに存在しない場合、アイドル・ビット・ブロックの削除は不要である。

図９Ｄは本発明の実施形態による送信エンド・マッピングの概略図である。

本発明のこの実施形態では、１５Ｇイーサーネット・サービスが３つの５Ｇスロットにマッピングされる。スロット・マッピングは２ビット・ブロックを単位として実行される。３つの５Ｇスロットはそれぞれスロット＿ａ、スロット＿ｂ、及びスロット＿ｃである。挿入される境界ビット・ブロックはＳＡＭである。

ステップ１：サービス・ビット・ブロック・ストリームを受信し、サービス・ストリーム内の全てのアイドル・ビット・ブロックを削除し、アイドル・ビット・ブロックが削除されたサービス・ストリームをバッファリングし、マッピングを待機する。図９Ｄに示されるように、ビット・ブロック・ストリーム１はビット・ブロック・ストリーム２に処理され、図９Ｄにおけるビット・ブロック・ストリーム２は図９Ｂにおけるビット・ブロック・ストリーム２と同じであってもよい。単に理解を容易にするだけのために、どの２ビット・ブロックも一緒に配置されている。

ステップ２：スタート・スロットが現在マッピングされているか否かを判断し；スタート・スロットが現在マッピングされている場合、ＳＡＭが挿入されることの要否を判断し；ＳＡＭが挿入されることを要する場合、スロット＿ａ，スロット＿ｂ，及びスロット＿ｃにそれぞれＳＡＭを挿入し、あるいはＳＡＭが挿入されることを要しない場合にはステップ３に進む。

ステップ３：バッファ内のビット・ブロックが１つのマッピング・ユニットを形成するのに十分であるか否か、例えばここではマッピング・ユニットが２ビット・ブロックを含むか否かを検出し、バッファ内のビット・ブロックが１つのマッピング・ユニットを形成するのに十分である場合にはステップ４に進み、あるいはバッファ内のビット・ブロックが１つのマッピング・ユニットを形成するのに十分でない場合にはステップ５に進む。

ステップ４：バッファから２つのビット・ブロックを読み込み、マッピング・ポインタに対応するスロットにビット・ブロックを配置し、次のスロットを指し示すようにマッピング・ポインタを変更し、次いで次のサイクルのためにステップ１にジャンプする。

ステップ５：６つのアイドル・ビット・ブロックを挿入し；６つのアイドル・ビット・ブロックを３つのスロットに順にマッピングし、この場合において、２つのアイドル・ビット・ブロックが各々のスロットにマッピングされ、マッピングのラウンドの後に、マッピング・ポインタは、アイドル・ビット・ブロックの挿入前にマッピング・ポインタが指し示していたスロットを再び指し示し；次いで次のサイクルのためにステップ１にジャンプする。図９Ｄに示されるように、ビット・ブロック・ストリーム２は３つのスロットのビット・ブロック・ストリームに処理され、マッピングされるべきビット・ブロックがＢ１５の後にバッファ内に存在しない場合、アイドル・ビット・ブロックが３つのスロットに順にマッピングされる。

図９Ｄに示される実施形態と図９Ｂに示される実施形態との間の相違は、スロット・マッピングが２つのビット・ブロックを単位として実行される点にある。

図９Ｅは本発明の実施形態による送信エンド・マッピングの概略図である。

本発明のこの実施形態では、１５Ｇイーサーネット・サービスが３つの５Ｇスロットにマッピングされる。スロット・マッピングは１ビット・ブロックを単位として実行される。３つの５Ｇスロットはそれぞれスロット＿ａ，スロット＿ｂ，及びスロット＿ｃである。挿入される境界ビット・ブロックはスロット・アライメント・マーカー（ｓｌｏｔ ａｌｉｇｎｅｄ ｍａｒｋ）である。本発明のこの実施形態では、イーサーネット・サービスが入力される場合に、ＩＰＧアイドル・ビット・ブロックの削除は実行されない。アイドル調整はマッピングの間に実行される。アイドル調整の目的は、連続するアイドル・ビット・ブロックの量が、毎回、スロット量の整数倍であることを保証することである。更に、削除されるアイドル・ビット・ブロックの量と挿入されるアイドル・ビット・ブロックの量とはバランスがとれているべきである。

ステップ１：入力サービスのビット・ブロック・ストリームを受信し、サービス・ストリーム内のＩＰＧアイドル・ビット・ブロックを削除することをスキップし、サービス・ストリームを直接的にバッファリングし、マッピングを待機する。図９Ｅに示されるビット・ブロック・ストリームが具体例として使用される。

ステップ２：スタート・スロットが現在マッピングされているか否かを判断し；スタート・スロットが現在マッピングされている場合、スロット整合マークが挿入されることの要否を判断し；スロット整合マークが挿入されることを要する場合、スロット＿ａ，スロット＿ｂ，及びスロット＿ｃにそれぞれスロット整合マークを挿入し、あるいはスロット整合マークが挿入されることを要しない場合にはステップ３に進む。

ステップ３：マッピングされるべきビット・ブロックをバッファから取り出し、マッピングされるべきビット・ブロックが非アイドル・ビット・ブロックであり、以前にマッピングされたビット・ブロックも非アイドル・ビット・ブロックである場合にはステップ６に進み、あるいはマッピングされるべきビット・ブロックが非アイドル・ビット・ブロックであり、以前にマッピングされたビット・ブロックがアイドル・ビット・ブロックである場合にはステップ５に進み、あるいはマッピングされるべきビット・ブロックがアイドル・ビット・ブロックである場合にはステップ４に進む。

現在のアイドル・ビット・ブロックが削除されることを要するか否かを判断し；挿入される有効なアイドル・ビット・ブロックの量が０より大きい場合、アイドル・ビット・ブロックを削除し、挿入された有効なアイドル・ビット・ブロックの量を１つだけ減らし、次のサイクルのためにステップ１にジャンプし；あるいは挿入される有効なアイドル・ビット・ブロックの量が０に等しい場合、連続的にマッピングされるアイドル・ビット・ブロックの量を１つだけ増やし、マッピングされるべきアイドル・ビット・ブロックを、マッピング・ポインタが指し示すスロットにマッピングし、次のスロットを指し示すようにマッピング・ポインタを変更し、次いで次のサイクルのためにステップ１にジャンプする。

ステップ５：連続的にマッピングされるアイドル・ビット・ブロックの量が３の整数倍であるか否かを判断し；連続的にマッピングされるアイドル・ビット・ブロックの量が３の整数倍である場合、マッピングされるべきビット・ブロックを、マッピング・ポインタが指し示すスロットにマッピングし、次のスロットを指し示すようにマッピング・ポインタを変更し、次いで次のサイクルのためにステップ１にジャンプし；あるいは連続的にマッピングされるアイドル・ビット・ブロックの量が３の整数倍でない場合、１つ以上のアイドル・ビット・ブロックを挿入し、連続的なアイドル・ビット・ブロックの量が３の整数倍であることを保証するように、マッピングされるべきビット・ブロックを対応するスロットにマッピングし、挿入されたアイドル・ビット・ブロックの量に基づいて、挿入された有効なアイドル・ビット・ブロックの量を更新し、次のサイクルのためにステップ１にジャンプする。例えば、図９Ｅに示されるように、ビット・ブロックＢ８の後に唯１つのアイドル・ビット・ブロックしか存在しないので、２つのアイドル・ビット・ブロックが挿入されなければならず、次いでＢ９がマッピングされる。

ステップ６：マッピングされるべきビット・ブロックを、マッピング・ポインタが指し示すスロットにマッピングし、次のスロットを指し示すようにマッピング・ポインタを変更し、次いで次のサイクルのためにステップ１にジャンプする。

図９Ｂないし図９Ｅに示される送信エンド・マッピングの実施形態において、提供されるアイドル・ビット・ブロック挿入方式は単なる幾つかの簡易な実装である。可能な設計において、境界ビット・ブロック挿入後に、各スロットのビット・ブロック・ストリームにおけるアイドル・ビット・ブロックがカウントされる。次の境界ビット・ブロック挿入前に、スロットのビット・ブロック・ストリームにおけるアイドル・ビット・ブロックの量は同じであることが保証されることのみを必要とする。換言すれば、スロットのビット・ブロック・ストリームにおける非アイドル・ビット・ブロックの量もまた同じである。受信エンド・デマッピングの間に、スロットのビット・ブロック・ストリームは、総てのアイドル・ビット・ブロックが削除された後に、境界ビット・ブロックを利用することにより整合されてもよい。更に、受信されるべきビット・ブロック・ストリームを復元するために、送信エンドの非アイドル・ビット・ブロック・マッピング・ルールに対応するデマッピング・ルールに従って、デマッピングが実行される。

境界ビット・ブロックを含む単独スロットのビット・ブロック・ストリームに関して個別的なスロット・レート・マッチングが実行されてもよい。図１０Ａは本発明の実施形態によるスロット・レート・マッチングの概略図である。

ステップ１００１：第１スロットのビット・ブロック・ストリームを取得する。第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である。

ステップ１００２：第１スロットのビット・ブロック・ストリームを取得するために、第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、第１スロットのビット・ブロック・ストリームのレートは適合されている。

ステップ１００３：第２物理インターフェースの第２スロットを使用することにより、レートを適合させた第１スロットのビット・ブロック・ストリームを送信する。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

図１０Ｂは本発明の実施形態によるスロット・レート・マッチング回路の図であり、回路は、先入れ先出しバッファ（ＦＩＦＯ）１０１１と、ＦＩＦＯ水準ディテクタ１０１２と、ＦＩＦＯ水準コントローラ１０１３と、ＦＩＦＯ読み込みコントローラ１０１４と、ビット・ブロック・ストリーム送信機１０１５と、アイドル・ビット・ブロック・ディテクタ１０１６とを含む。

入力スロットのビット・ブロック・ストリームは２つに分割され、一方はアイドル・ディテクタ１０１６へ、他方はＦＩＦＯ１０１１へ分かれる。ＦＩＦＯ水準ディテクタ１０１２が、ＦＩＦＯの水準は上位水準ラインを上回ることを検出すると、ＦＩＦＯ水準ディテクタ１０１２はＦＩＦＯ書き込みコントローラ１０１３に通知し、ＦＩＦＯ書き込みコントローラ１０１３は、アイドル・ビット・ブロック・ディテクタ１０１６の検出に基づいて、アイドル・ビット・ブロックを書き込むことをブロックする、即ちアイドル・ビット・ブロックを削除する。ＦＩＦＯ水準ディテクタ１０１２が、ＦＩＦＯの水準は下位水準ラインを下回ることを検出すると、ＦＩＦＯ水準ディテクタ１０１２はＦＩＦＯ読み込みコントローラ１０１４に通知し、ＦＩＦＯ読み込みコントローラ１０１４はＦＩＦＯビット・ブロックを読み込むことをブロックし、ビット・ブロック・ストリーム送信機１０１５はアイドル・ビット・ブロックを出力する。

スロット・レート適合は、通常、インバウンド・インターフェースとスイッチング・ネットワークとの間、又はスイッチング・ネットワークとアウトバウンド・インターフェースとの間、又は各自のレートが異なる２つの機能モジュールの間で実行される。各々のスロットは個別的に処理されてもよい。図１０Ｂに示されるように、非同期バッファ、即ちＦＩＦＯが存在する。アイドル・ビット・ブロックが削除されることを要するか、又はアイドル・ビット・ブロックが挿入されるかどうかは、バッファの上位水準ライン及び下位水準ラインに基づいて決定される。

境界ビット・ブロックを含む単独スロット・ビット・ブロック・ストリームに関して個々のスロット・スイッチングが実行されてもよい。図１１は本発明の実施形態によるスロット切り替え方法の概略図である。

ステップ１１０１：第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得する。第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である。

ステップ１１０２：第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替える。

ステップ１１０３：第２物理インターフェースの第２スロットを使用することにより第１スロットのビット・ブロック・ストリームを送信する。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

可能な設計において、第２物理インターフェースの第２スロットを使用することにより第１スロットのビット・ブロック・ストリームを送信するステップは、具体的には：第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得するステップ；及び第２物理インターフェースの第２スロットを使用することにより、レートを適合させた第１スロットのビット・ブロック・ストリームを送信するステップを含む。

可能な設計において、第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替えるステップは、具体的には：第１物理インターフェースの第１スロットと第２物理インターフェースの第２スロットと間の対応関係に基づいて、第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替えるステップを含む。

スロット切り替えの目的は、スロットを単位として使用することにより、インバウンド物理インターフェースのスロットからアウトバウンドの物理インターフェースのスロットへ、スロットのビット・ブロック・ストリームを切り替えることである。切り替えの関係は、予め設定された対応関係に基づいて決定されてもよいし、あるいはスロット指定テーブルに従って一時的に設定されてもよい。

スロット切り替えの特定の物理的な実装は、回路スイッチング、ＳＤＨ／ＯＴＮ ＴＤＭスイッチング、又はパケット／セル・スイッチング等の切り替え方式に基づいていてもよい。

回路スイッチングの場合、各々の受信又はマッピングされるスロットのビット・ブロック・ストリームは入力として使用され、各々の送信されるスロットのビット・ブロック・ストリームは出力として使用され、入力は出力との１対１対応におけるものである。非ブロッキング・スイッチングは、Ｎ×Ｎフル・スペース分割クロス回路を使用することにより実装され、ここでＮは入力又は出力のライン数である。

ＳＤＨ／ＯＴＮ ＴＤＭスイッチングの場合、スイッチング経路は空間分割及び時間分割多重化方式で共有されてもよく、スロットのビット・ブロック・ストリームの各ビット・ブロックはスロットのスイッチング・ユニットとして使用され、ＳＤＨ／ＯＴＮ ＴＤＭスイッチング・ネットワークの１スロットに対応し、その結果、スロットのビット・ブロック・ストリームにおけるビット・ブロックは或るインターフェースから別のインターフェースへ切り替えられることが可能である。

パケット／セル・スイッチングの場合、スロットのビット・ブロック・ストリームは受信シーケンスに従ってセグメント化され、セルを利用することによりカプセル化され運ばれてもよく、セルは番号付けされ、スイッチングのためにセル・スイッチング・ネットワークへ送信される。スイッチングが完了した後に、カプセル化された情報はセルから取り除かされ、セルは番号順に従って並べられ、本来のスロットのビット・ブロック・ストリームを復元する。

図１２は以下のステップを含む本発明の実施形態による受信エンド・デマッピングの概略図である。

ステップ１２０１：少なくとも２つのスロットのビット・ブロック・ストリームを取得する。少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、第１境界ビット・ブロックは第３境界ビット・ブロックに対応し、第２境界ビット・ブロックは第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが第３境界ビット・ブロックと第４境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックである。

ステップ１２０２：第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを削除し、第３境界ビット・ブロックと第４境界ビット・ブロックとの間でアイドル・ビット・ブロックを削除する。

ステップ１２０３：第１境界ビット・ブロック及び第３境界ビット・ブロックに加えて第２境界ビット・ブロック及び第４境界ビット・ブロックに基づいて、アイドル・ビット・ブロックが削除された第１スロットのビット・ブロック・ストリームを、アイドル・ビット・ブロックが削除された第２スロットのビット・ブロック・ストリームに整合させる。

ステップ１２０４：整合させた第１スロットのビット・ブロック・ストリーム及び第２スロットのビット・ブロック・ストリームを、第１の受信されるべきビット・ブロック・ストリームにデマッピングする。

受信エンド・デバイスにより受信される第１境界ビット・ブロックと第２境界ビット・ブロックとの間の非アイドル・ビット・ブロックの量は、受信エンド・デバイスにより受信される第３境界ビット・ブロックと第４境界ビット・ブロックとの間の非アイドル・ビット・ブロックの量に等しい。受信エンド・デバイスは、総てのアイドル・ビット・ブロックが削除された後に、境界ビット・ブロックを利用することによりスロットのビット・ブロック・ストリームを整合させ、それにより、受信されるべきビット・ブロック・ストリームを復元する。アライメント後のデマッピングは、送信エンドの非アイドル・ビット・ブロックのマッピング・ルールに対応するデマッピング・ルールを使用することによってのみ実行されることが可能であり、詳細はここでは説明されない。

可能な設計において、代替的に、ステップ１２０１は少なくとも２つのスロットのビット・ブロック・ストリームを取得するステップであってもよく、少なくとも２つのスロットのビット・ブロック・ストリームは、少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、少なくとも２つのスロットのビット・ブロック・ストリームは、対応する境界ビット・ブロックを含み、対応する境界ビット・ブロックの２グループ内のスロット・ビット・ブロック・ストリームに含まれる非アイドル・ビット・ブロックの量は同じである。

可能な設計において、代替的に、ステップ１２０２は：各スロットのビット・ブロック・ストリームに含まれるアイドル・ビット・ブロックを削除するステップであってもよい。

可能な設計において、代替的に、ステップ１２０３は：対応する境界ビット・ブロックに基づいて、アイドル・ビット・ブロックが削除されているスロットのビット・ブロック・ストリームを整合させるステップであってもよい。

可能な設計において、代替的に、ステップ１２０４は：整合させたスロット・ビット・ブロック・ストリームを、第１の受信されるべきビット・ブロック・ストリームにデマッピングするステップであってもよい。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

可能な設計において、受信エンド・デマッピングは：第１の受信されるべきサービスを取得するために、第１の受信されるべきビット・ブロック・ストリームに関してビット・ブロック・デコーディングを実行するステップを更に含む。

可能な設計において、受信エンド・デマッピングは：第１の受信されるべきサービスを取得するために、第１の受信されるべきビット・ブロック・ストリームに関してＩＰＧ復元を実行するステップを更に含む。

可能な設計において、少なくとも２つのスロットのビット・ブロック・ストリームを取得するステップは、具体的には：第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得し、第１物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを取得するステップ；又は第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得し、第２物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを取得するステップを含む。

受信エンド・デマッピングに従って、各々のスロットのビット・ブロック・ストリームにおける総てのアイドル・ビット・ブロックが削除されてもよく、次いで複数のスロットのビット・ブロック・ストリームが境界ビット・ブロックに基づいて整合されてもよく、その結果、受信されるべきビット・ブロック・ストリームを復元することができる。復元された受信されるべきビット・ブロック・ストリームは後処理され、その後にユーザー・インターフェースを介して出力されてもよい。イーサーネット・サービスの場合、ＥＰＧ復元が実行され、非イーサーネット・サービスの場合、Ｍ１／Ｍ２デコーディングが実行され、元々のサービス・ストリームを出力してもよい。

上記の実施形態及び同じ概念に基づいて、図１３は本願の実施形態によるビット・ブロック・ストリームを処理する装置１３００の概略図である。ビット・ブロック・ストリームを処理する装置１３００は、図３Ａ、図３Ｂ、及び図３Ｃ、図５Ａ、図５Ｂ、及び図５Ｃ、又は図７Ａ、図７Ｂ、及び図７Ｃにおけるクライアント適合ユニットにおいて実装されてもよいし、あるいは図３Ａ、図３Ｂ、及び図３Ｃ、図５Ａ、図５Ｂ、及び図５Ｃ、又は図７Ａ、図７Ｂ、及び図７Ｃにおけるネットワーク適合ユニット又はＣ２Ｃ適合ユニットにおいて実装されてもよいし、あるいは別のネットワーク・デバイス又はネットワーク・モジュールで実装されてもよい。ビット・ブロック・ストリームを処理する装置１３００は：
第１の処理されるべきビット・ブロック・ストリームを取得するように構成された受信機１３０１；及び
第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームにマッピングするように構成されたプロセッサ１３０２を含み、少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、第１境界ビット・ブロックは第３境界ビット・ブロックに対応し、第２境界ビット・ブロックは第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが第３境界ビット・ブロックと第４境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

可能な設計において、装置１３００は：第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを送信し、第１物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを送信するように構成された送信機；又は第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを送信し、第２物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを送信するように構成された送信機を更に含む。

可能な設計において、受信機は、具体的には、第１の処理されるべきサービスを取得し、第１の処理されるべきサービスに関してビット・ブロック・エンコーディングを実行し、第１の処理されるべきビット・ブロック・ストリームを取得するように構成されている。

可能な設計において、送信機は、具体的には：第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得し；及び第１物理インターフェースの第１スロットを使用することにより、レートを適合させた第１スロットのビット・ブロック・ストリームを送信するように構成されている。

可能な設計において、送信機は、具体的には：第３境界ビット・ブロックと第４境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第２スロットのビット・ブロック・ストリームを取得し；及び第１物理インターフェースの第２スロットを使用することにより、レートを適合させた第２スロットのビット・ブロック・ストリームを送信する、又は第２物理インターフェースの第２スロットを使用することにより、レートを適合させた第２スロットのビット・ブロック・ストリームを送信するように構成されている。

可能な設計において、装置１３００は：第１物理インターフェースの第１スロットにおける第１スロットのビット・ブロック・ストリームを第３物理インターフェースの第３スロットに切り替えるように構成されたスイッチを更に含む。

可能な設計において、プロセッサは、具体的には、第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームに、ラウンドロビン・スケジューリング方式でマッピングするように構成されている。

上記の実施形態及び同じ概念に基づいて、図１４は本願の実施形態によるビット・ブロック・ストリームのレート適合のための装置１４００の概略図である。ビット・ブロック・ストリームのレート適合のための装置１４００は、図３Ａ、図３Ｂ、及び図３Ｃ、図５Ａ、図５Ｂ、及び図５Ｃ、又は図７Ａ、図７Ｂ、及び図７Ｃにおけるクライアント適合ユニットにおいて実装されてもよいし、あるいは図３Ａ、図３Ｂ、及び図３Ｃ、図５Ａ、図５Ｂ、及び図５Ｃ、又は図７Ａ、図７Ｂ、及び図７Ｃにおけるネットワーク適合ユニット又はＣ２Ｃ適合ユニットにおいて実装されてもよいし、あるいは別のネットワーク・デバイス又はネットワーク・モジュールで実装されてもよい。ビット・ブロック・ストリームのレート適合装置１４００は：
第１スロットのビット・ブロック・ストリームを取得するように構成された受信機１４０１であって、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である、受信機；
第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得するように構成されたレート適合器１４０２；及び
第２物理インターフェースの第２スロットを使用することにより、レートを適合させた第１スロットのビット・ブロック・ストリームを送信するように構成された送信機１４０３を含む。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

上記の実施形態及び同じ概念に基づいて、図１５は本願の実施形態によるビット・ブロック・ストリームを切り替えるための装置１５００の概略図である。ビット・ブロック・ストリームを切り替える装置１５００は、図３Ａ、図３Ｂ、及び図３Ｃ、図５Ａ、図５Ｂ、及び図５Ｃ、又は図７Ａ、図７Ｂ、及び図７Ｃにおけるスイッチング・ユニットにおいて実装されてもよいし、あるいは別のネットワーク・デバイス又はネットワーク・モジュールで実装されてもよい。ビット・ブロック・ストリームを切り替える装置１５００は：
第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得するように構成された受信機１５０１であって、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である、受信機；
第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替えるように構成されたスイッチ１５０２；及び
第２物理インターフェースの第２スロットを使用することにより第１スロットのビット・ブロック・ストリームを送信するように構成された送信機１５０３を含む。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

可能な設計において、送信機は、具体的には：第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得し；及び第２物理インターフェースの第２スロットを使用することにより、レートを適合させた第１スロットのビット・ブロック・ストリームを送信するように構成されている。

可能な設計において、スイッチは、具体的には、第１物理インターフェースの第１スロットと第２物理インターフェースの第２スロットと間の対応関係に基づいて、第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替えるように構成されている。

上記の実施形態及び同じ概念に基づいて、図１６は本願の実施形態によるビット・ブロック・ストリームを処理する装置１６００の概略図である。ビット・ブロック・ストリームを処理する装置１６００は、図３Ａ、図３Ｂ、及び図３Ｃ、図５Ａ、図５Ｂ、及び図５Ｃ、又は図７Ａ、図７Ｂ、及び図７Ｃにおけるクライアント適合ユニットにおいて実装されてもよいし、あるいは図３Ａ、図３Ｂ、及び図３Ｃ、図５Ａ、図５Ｂ、及び図５Ｃ、又は図７Ａ、図７Ｂ、及び図７Ｃにおけるネットワーク適合ユニット又はＣ２Ｃ適合ユニットにおいて実装されてもよいし、あるいは別のネットワーク・デバイス又はネットワーク・モジュールで実装されてもよい。ビット・ブロック・ストリームを処理する装置１６００は：
少なくとも２つのスロットのビット・ブロック・ストリームを取得するように構成された受信機であって、少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、第１境界ビット・ブロックは第３境界ビット・ブロックに対応し、第２境界ビット・ブロックは第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが第１境界ビット・ブロックと第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが第３境界ビット・ブロックと第４境界ビット・ブロックとの間に存在し、第１ビット・ブロックは非アイドル・ビット・ブロックである、受信機；及び
第１境界ビット・ブロックと第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを削除し、第３境界ビット・ブロックと第４境界ビット・ブロックとの間でアイドル・ビット・ブロックを削除し；第１境界ビット・ブロック及び第３境界ビット・ブロックに加えて第２境界ビット・ブロック及び第４境界ビット・ブロックに基づいて、アイドル・ビット・ブロックが削除された第１スロットのビット・ブロック・ストリームを、アイドル・ビット・ブロックが削除された第２スロットのビット・ブロック・ストリームに整合させ；及び整合させた第１スロットのビット・ブロック・ストリーム及び第２スロットのビット・ブロック・ストリームを、第１の受信されるべきビット・ブロック・ストリームにデマッピングするように構成されたプロセッサを含む。

可能な設計において、各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である。

可能な設計において、装置１６００は：第１の受信されるべきビット・ブロック・ストリームに関してビット・ブロック・デコーディングを実行し、第１の受信されるべきサービスを取得するように構成されたデコーダを更に含む。

可能な設計において、装置１６００は：第１の受信されるべきビット・ブロック・ストリームに関してＩＰＧ復元を実行し、第１の受信されるべきサービスを取得するように構成されたＩＰＧ復元器を更に含む。

可能な設計において、受信機は、具体的には：第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得し、第１物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを取得する；又は第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得し、第２物理インターフェースの第２スロットを使用することにより第２スロットのビット・ブロック・ストリームを取得するように構成されている。

実装プロセスにおいて、上記の方法のステップは、プロセッサにおけるハードウェア集積論理回路を使用することにより、又はソフトウェアの形式の命令を使用することにより実装されてもよい。本願の実施形態に関連して開示される方法のステップは、ハードウェア・プロセッサにより直接的に実行されてもよいし、あるいはプロセッサにおけるハードウェアとソフトウェア・ユニットとの組み合わせを利用することにより実行されてもよい。ソフトウェア・ユニットは、ランダム・アクセス・メモリ、フラッシュ・メモリ、リード・オンリ・メモリ、プログラマブル・リード・オンリ・メモリ、又は電気的に消去可能なプログラマブル・メモリ、又はレジスタ等の当該技術分野で成熟している記憶媒体に配置されてもよい。記憶媒体はメモリに配置され、プロセッサはメモリ中の情報を読み込み、プロセッサのハードウェアとの組み合わせにおいて上記方法におけるステップを完了する。繰り返し避けるために、詳細はここで再び説明されない。

本明細書における第１、第２、第３、第４、及び様々な数字は区別のために使用されており、説明の便宜のみのために使用されており、本発明の実施形態の範囲を限定するものではないことも理解されるべきである。

本明細書における「及び／又は」という用語は、関連する対象を説明するための付随的な関係のみを述べており、３つの関係が存在し得ることを表現していることが理解されるべきである。例えば、Ａ及び／又はＢは以下の３つのケースを表現し得る：Ａのみが存在すること、Ａ及びＢ双方が存在すること、そしてＢのみが存在すること。更に、本明細書における「／」という記号は、別意が指定されない限り、関連する対象の間の「又は」の関係を一般的に示す。

上記プロセスの順番は本願の様々な実施形態における実行順序を意味していないことが理解されるべきである。プロセスの実行順序はプロセスの機能及び内部論理に従って決定されるべきであり、本発明の実施形態の実装プロセスに関する如何なる限定としても解釈されるべきでない。

当業者は、本明細書で開示された実施形態の説明に関連して、様々な例示の論理ブロック（ｉｌｌｕｓｔｒａｔｉｖｅ ｌｏｇｉｃａｌ ｂｌｏｃｋ）及びステップ（ｓｔｅｐ）は、電子的なハードウェア、又はコンピュータ・ソフトウェアと電子的なハードウェアとの組み合わせにより実装されてもよいことに気付くであろう。これらの機能がハードウェア又はソフトウェアにより実行されるか否かは、技術的解決手段の設計制約条件及び特定のアプリケーションに依存する。当業者は特定のアプリケーション各々に対して説明済の機能を実装するために様々な方法を利用することができるが、その実装は本発明の範囲を超えて行くものであると考えるべきではない。

説明の便宜及び簡潔さを目的として、上述したシステム、装置、及びユニットの詳細な動作プロセスについては、上記の方法の実施形態における対応するプロセスを参照することを当業者は明確に理解することができる。詳細はここで再び説明されない。

本願で提供される幾つもの実施形態において、開示されるシステム、装置、及び方法は他の方式で実装されてもよいことが理解されるべきである。例えば、説明された装置の実施形態は単なる具体例に過ぎない。例えば、ユニットの区分は単なる論理的な機能の区分に過ぎず、実際の実装では他の区分であってもよい。例えば、複数のユニット又はコンポーネントは別のシステムに結合又は統合されてもよいし、幾つかの特徴が無視され又は実行されなくてもよい。更に、図示又は議論される相互結合又は直接的な結合又は通信接続は何らかのインターフェースを介して実装されてもよい。装置間又はユニット間の間接的な結合又は通信接続は電子的、機械的、又は他の形式で実装されてもよい。

別個のパーツとして説明されたユニットは物理的に別個であってもなくてもよく、ユニットとして図示されたパーツは物理的なユニットであってもなくてもよく、一箇所に位置していてもよいし、複数のネットワーク・ユニットに分散されていてもよい。ユニットのうちの全部又は一部が、実施形態の解決手段の課題を達成するための実際のニーズに従って選択されてもよい。

更に、本発明の実施形態における機能ユニットは、１つの処理ユニットに統合されてもよいし、あるいは各々のユニットが物理的に単独に存在してもよいし、あるいは２つ以上のユニットが１つのユニットに統合される。

上記のうちの全部又は一部の実施形態は、ソフトウェア、ハードウェア、ファームウェア、又はそれらの任意の組み合わせを利用することにより実装されてもよい。実施形態を実装するためにソフトウェアが使用される場合、全部又は一部の実施形態はコンピュータ・プログラム・プロダクトの形式で実装されてもよい。コンピュータ・プログラム・プロダクトは１つ以上のコンピュータ命令を含む。コンピュータ命令がコンピュータにロードされ実行されると、本発明の実施形態による手順又は機能が完全に又は部分的に生じる。コンピュータは、汎用コンピュータ、専用コンピュータ、コンピュータ・ネットワーク、又は別のプログラム可能な装置であってもよい。コンピュータ命令はコンピュータ読み取り可能な記憶媒体に保存されてもよいし、あるいは或るコンピュータ読み取り可能な記憶媒体から別のコンピュータ読み取り可能な記憶媒体へ伝送されてもよい。例えば、コンピュータ命令は、ウェブサイト、コンピュータ、サーバー、又はデータ・センタから別のウェブサイト、コンピュータ、サーバー、又はデータ・センタへ、有線方式により（例えば、同軸ケーブル、光ファイバ、又はディジタル加入者回線（ＤＳＬ）を利用することにより）又は無線方式により（例えば、赤外線、無線、又はマイクロ波を利用することにより）伝送されてもよい。コンピュータ読み取り可能な記憶媒体は、コンピュータによりアクセス可能な任意の利用可能な媒体、又は１つ以上の利用可能な媒体を統合するサーバー又はデータ・センタ等のデータ／ストレージ・デバイスであってもよい。利用可能な媒体は、磁気媒体（例えば、フロッピ・ディスク、ハード・ディスク、又は磁気テープ）、光媒体（例えば、ＤＶＤ）、半導体媒体（例えば、ソリッド・ステート・ディスク・ソリッド・ステート・ディスク（ＳＳＤ））等であってもよい。

上記の説明は本発明の単なる具体的な実施形態であるにすぎず、本発明の保護範囲を限定するようには意図されてない。本発明で開示される技術的範囲内の当業者により容易に把握される如何なる変形又は置換も本発明の保護範囲内に該当するものとする。従って本発明の保護範囲は特許請求の範囲の保護範囲次第である。

本願の実施形態で言及されるインターフェースは、上記のイーサーネット物理インターフェースであってもよいし、あるいは他の物理インターフェースであってもよく、例えば、光伝送ネットワーク（Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ，ＯＴＮ）インターフェース、フレキシブル光伝送ネットワーク（Ｆｌｅｘｉｂｌｅ ＯＴＮ，ＦｌｅｘＯＴＮ）インターフェース、フレキシブル・イーサーネットＦｌｅｘＥインターフェース、コモン・パブリック無線インターフェース（Ｃｏｍｍｏｎ Ｐｕｂｌｉｃ Ｒａｄｉｏ Ｉｎｔｅｒｆａｃｅ，ＣＰＲＩ）、同期ディジタル階層（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ，ＳＤＨ）インターフェース、ファイバ・チャネル（Ｆｉｂｒｅ Ｃｈａｎｎｅｌ，ＦＣ）インターフェース、又はインフィニバンド・インターフェースであってもよく、他の例として、デバイス内の物理インターフェースＣ２Ｃインターフェースであってもよい。

本願の実施形態で言及されるポートは、上述したイーサーネット・ポートであってもよいし、あるいは確かに別の論理サービス・ポートであってもよく、例えば、光伝送ネットワークＯＴＮ論理サービス・ポート、フレキシブル光伝送ネットワークＦｌｅｘＯＴＮ論理サービス・ポート、フレキシブル・イーサーネットＦｌｅｘ論理サービス・ポート、コモン・パブリック無線論理サービス・ポートＣＰＲＩ、同期ディジタル階層ＳＤＨ論理サービス・ポート、ファイバ・チャネルＦＣ論理サービス・ポート、又はインフィニバンド論理サービス・ポートであってもよい。

ステップ４０４：ノード３０３がＮＮＩインターフェース３０３１を介して第２スロットのビット・ブロック・ストリームを受信し、ノード３０３のネットワーク適合ユニット３０３２がスロット・レート適合を実行し、ノード３０３のスイッチング・ユニット３０３３がスロット・スイッチングを実行し、ノード３０３のネットワーク適合ユニット３０３４がスロット・レート適合を実行し、ＮＮＩインターフェース３０３５を介して第２スロットのビット・ブロック・ストリームをノード３０４へ送信する。

ステップ６０２：ライン・カード５０１のクラアイント適合ユニット５０１２１がスロット・レート適合を実行し；ライン・カード５０１のスイッチング・ユニット５０１３が、第１スロットのビット・ブロック・ストリームを、ライン・カード５０１のＣ２Ｃ適合ユニット５０１４１に切り替えるようにスロット・スイッチングを実行し；ライン・カード５０１のＣ２Ｃ適合ユニット５０１４１がレート適合を実行し、次いでＣ２Ｃインターフェース５０１５１を介して第１スロットのビット・ブロック・ストリームをスイッチング・プレーン５０２へ送信し；ライン・カード５０１のスイッチング・ユニット５０１３が、第２スロットのビット・ブロック・ストリームを、ライン・カード５０１のＣ２Ｃ適合ユニット５０１４２に切り替えるようにスロット・スイッチングを実行し；ライン・カード５０１のＣ２Ｃ適合ユニット５０１４２がスロット・レート適合を実行し、次いでＣ２Ｃインターフェース５０１５２を介して第２スロットのビット・ブロック・ストリームをスイッチング・プレーン５０３へ送信する。

ステップ６０４：スイッチング・プレーン５０３がＣ２Ｃインターフェース５０３１を介して第２スロットのビット・ブロック・ストリームを受信し、スイッチング・プレーン５０３のＣ２Ｃ適合ユニット５０３２がスロット・レート適合を実行し、スイッチング・プレーン５０３のスイッチング・ユニット５０３３がスロット・スイッチングを実行し、スイッチング・プレーン５０３のＣ２Ｃ適合ユニット５０３４が、Ｃ２Ｃインターフェース５０３５を介して第２スロットのビット・ブロック・ストリームをライン・カード５０４へ送信する。

ステップ６０５：ライン・カード５０４がＣ２Ｃインターフェース５０４１１を介して第１スロットのビット・ブロック・ストリームを受信し、ライン・カード５０４がＣ２Ｃインターフェース５０４１２を介して第２スロットのビット・ブロック・ストリームを受信し、ライン・カード５０４のＣ２Ｃ適合ユニット５０４２１及びＣ２Ｃ適合ユニット５０４２２がスロット・レート適合を実行し、ライン・カード５０４のスイッチング・ユニット５０４３がスロット・スイッチングを実行し、ライン・カード５０４のクラアイント適合ユニット５０４４１がスロット・レート適合を実行する。

ステップ８０２：インバウンド・インターフェース・ボード７０１のクラアイント適合ユニット７０１２１がスロット・レート適合を実行し；インバウンド・インターフェース・ボード７０１のＣ２Ｃ適合ユニット７０１４がレート適合を実行し、Ｃ２Ｃインターフェース７０１５を介して、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとをスイッチング・プレーン７０２へ送信する。

ステップ８０４：アウトバウンド・インターフェース・ボード７０４が、Ｃ２Ｃインターフェース７０４１を介して第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを受信し、アウトバウンド・インターフェース・ボード７０４のＣ２Ｃ適合ユニット７０４２がスロット・レート適合を実行する。

ステップ８０５：アウトバウンド・インターフェース・ボード７０４のクライアント適合ユニット７０４４１が受信エンド・デマッピングを実行し、第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを、受信されるべきビット・ブロック・ストリームにデマッピングする。

上記のうちの全部又は一部の実施形態は、ソフトウェア、ハードウェア、ファームウェア、又はそれらの任意の組み合わせを利用することにより実装されてもよい。実施形態を実装するためにソフトウェアが使用される場合、全部又は一部の実施形態はコンピュータ・プログラム・プロダクトの形式で実装されてもよい。コンピュータ・プログラム・プロダクトは１つ以上のコンピュータ命令を含む。コンピュータ命令がコンピュータにロードされ実行されると、本発明の実施形態による手順又は機能が完全に又は部分的に生じる。コンピュータは、汎用コンピュータ、専用コンピュータ、コンピュータ・ネットワーク、又は別のプログラム可能な装置であってもよい。コンピュータ命令はコンピュータ読み取り可能な記憶媒体に保存されてもよいし、あるいは或るコンピュータ読み取り可能な記憶媒体から別のコンピュータ読み取り可能な記憶媒体へ伝送されてもよい。例えば、コンピュータ命令は、ウェブサイト、コンピュータ、サーバー、又はデータ・センタから別のウェブサイト、コンピュータ、サーバー、又はデータ・センタへ、有線方式により（例えば、同軸ケーブル、光ファイバ、又はディジタル加入者回線（ＤＳＬ）を利用することにより）又は無線方式により（例えば、赤外線、無線、又はマイクロ波を利用することにより）伝送されてもよい。コンピュータ読み取り可能な記憶媒体は、コンピュータによりアクセス可能な任意の利用可能な媒体、又は１つ以上の利用可能な媒体を統合するサーバー又はデータ・センタ等のデータ／ストレージ・デバイスであってもよい。利用可能な媒体は、磁気媒体（例えば、フロッピ・ディスク、ハード・ディスク、又は磁気テープ）、光媒体（例えば、ＤＶＤ）、半導体媒体（例えば、ソリッド・ステート・ディスク（ＳＳＤ））等であってもよい。

Claims (38)

1. ビット・ブロック・ストリームを処理する方法であって：
   第１の処理されるべきビット・ブロック・ストリームを取得するステップ；及び
   前記第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームにマッピングするステップであって、前記少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、前記少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、前記第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、前記第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、前記第１境界ビット・ブロックは前記第３境界ビット・ブロックに対応し、前記第２境界ビット・ブロックは前記第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが前記第３境界ビット・ブロックと前記第４境界ビット・ブロックとの間に存在し、前記第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である、ステップ；
   を含む方法。
2. 各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項１に記載の方法。
3. 第１物理インターフェースの第１スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを送信し、前記第１物理インターフェースの第２スロットを使用することにより前記第２スロットのビット・ブロック・ストリームを送信するステップ；又は
   第１物理インターフェースの第１スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを送信し、第２物理インターフェースの第２スロットを使用することにより前記第２スロットのビット・ブロック・ストリームを送信するステップ；
   を更に含む請求項１に記載の方法。
4. 第１の処理されるべきビット・ブロック・ストリームを取得する前記ステップは、具体的には：
   第１の処理されるべきサービスを取得するステップ；及び
   前記第１の処理されるべきサービスに関してビット・ブロック・エンコーディングを実行し、前記第１の処理されるべきビット・ブロック・ストリームを取得するステップ；
   を含む、請求項１に記載の方法。
5. 第１物理インターフェースの第１スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを送信する前記ステップは、具体的には：
   前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得するステップ；及び
   前記第１物理インターフェースの前記第１スロットを使用することにより、レートを適合させた前記第１スロットのビット・ブロック・ストリームを送信するステップ；
   を含む、請求項３に記載の方法。
6. 前記第１物理インターフェースの第２スロットを使用することにより前記第２スロットのビット・ブロック・ストリームを送信するステップ、又は第２物理インターフェースの第２スロットを使用することにより前記第２スロットのビット・ブロック・ストリームを送信する前記ステップは、具体的には：
   前記第３境界ビット・ブロックと前記第４境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第２スロットのビット・ブロック・ストリームを取得するステップ；及び
   前記第１物理インターフェースの前記第２スロットを使用することにより、レートを適合させた前記第２スロットのビット・ブロック・ストリームを送信するステップ、又は前記第２物理インターフェースの前記第２スロットを使用することにより、レートを適合させた前記第２スロットのビット・ブロック・ストリームを送信するステップ；
   を含む、請求項５に記載の方法。
7. 前記第１物理インターフェースの前記第１スロットにおける前記第１スロットのビット・ブロック・ストリームを第３物理インターフェースの第３スロットに切り替えるステップ；
   を更に含む請求項３に記載の方法。
8. 前記第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームにマッピングする前記ステップは、具体的には：
   前記第１の処理されるべきビット・ブロック・ストリームを前記少なくとも２つのスロットのビット・ブロック・ストリームに、ラウンドロビン・スケジューリング方式でマッピングするステップ；
   を含む、請求項１に記載の方法。
9. ビット・ブロック・ストリームのレート適合方法であって：
   第１スロットのビット・ブロック・ストリームを取得するステップであって、前記第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、Ｎ個の第１ビット・ブロックが前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間に存在し、前記第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である、ステップ；
   前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得するステップ；及び
   第２物理インターフェースの第２スロットを使用することにより、レートを適合させた前記第１スロットのビット・ブロック・ストリームを送信するステップ；
   を含む方法。
10. 各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項９に記載の方法。
11. ビット・ブロック・ストリームを切り替える方法であって：
    第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得するステップであって、前記第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、Ｎ個の第１ビット・ブロックが前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間に存在し、前記第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である、ステップ；
    前記第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替えるステップ；及び
    前記第２物理インターフェースの前記第２スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを送信するステップ；
    を含む方法。
12. 各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項１１に記載の方法。
13. 前記第２物理インターフェースの前記第２スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを送信する前記ステップは、具体的には：
    前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得するステップ；及び
    前記第２物理インターフェースの前記第２スロットを使用することにより、レートを適合させた前記第１スロットのビット・ブロック・ストリームを送信するステップ；
    を含む、請求項１１に記載の方法。
14. 前記第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替える前記ステップは、具体的には：
    前記第１物理インターフェースの前記第１スロットと前記第２物理インターフェースの前記第２スロットと間の対応関係に基づいて、前記第１スロットのビット・ブロック・ストリームを前記第２物理インターフェースの前記第２スロットに切り替えるステップ；
    を含む、請求項１１に記載の方法。
15. ビット・ブロック・ストリームを処理する方法であって：
    少なくとも２つのスロットのビット・ブロック・ストリームを取得するステップであって、前記少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、前記少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、前記第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、前記第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、前記第１境界ビット・ブロックは前記第３境界ビット・ブロックに対応し、前記第２境界ビット・ブロックは前記第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが前記第３境界ビット・ブロックと前記第４境界ビット・ブロックとの間に存在し、前記第１ビット・ブロックは非アイドル・ビット・ブロックである、ステップ；
    前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを削除し、前記第３境界ビット・ブロックと前記第４境界ビット・ブロックとの間でアイドル・ビット・ブロックを削除するステップ；
    前記第１境界ビット・ブロック及び前記第３境界ビット・ブロックに加えて前記第２境界ビット・ブロック及び前記第４境界ビット・ブロックに基づいて、アイドル・ビット・ブロックが削除された前記第１スロットのビット・ブロック・ストリームを、アイドル・ビット・ブロックが削除された前記第２スロットのビット・ブロック・ストリームに整合させるステップ；及び
    整合させた前記第１スロットのビット・ブロック・ストリーム及び前記第２スロットのビット・ブロック・ストリームを、第１の受信されるべきビット・ブロック・ストリームにデマッピングするステップ；
    を含む方法。
16. 各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項１５に記載の方法。
17. 前記第１の受信されるべきビット・ブロック・ストリームに関してビット・ブロック・デコーディングを実行し、第１の受信されるべきサービスを取得するステップ；
    を更に含む請求項１５に記載の方法。
18. 前記第１の受信されるべきビット・ブロック・ストリームに関してＩＰＧ復元を実行し、第１の受信されるべきサービスを取得するステップ；
    を更に含む請求項１５に記載の方法。
19. 少なくとも２つのスロットのビット・ブロック・ストリームを取得する前記ステップは、具体的には：
    第１物理インターフェースの第１スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを取得し、前記第１物理インターフェースの第２スロットを使用することにより前記第２スロットのビット・ブロック・ストリームを取得するステップ；又は
    第１物理インターフェースの第１スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを取得し、第２物理インターフェースの第２スロットを使用することにより前記第２スロットのビット・ブロック・ストリームを取得するステップ；
    を含む、請求項１５に記載の方法。
20. ビット・ブロック・ストリームを処理する装置であって：
    第１の処理されるべきビット・ブロック・ストリームを取得するように構成された受信機；及び
    前記第１の処理されるべきビット・ブロック・ストリームを少なくとも２つのスロットのビット・ブロック・ストリームにマッピングするように構成されたプロセッサであって、前記少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、前記少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、前記第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、前記第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、前記第１境界ビット・ブロックは前記第３境界ビット・ブロックに対応し、前記第２境界ビット・ブロックは前記第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが前記第３境界ビット・ブロックと前記第４境界ビット・ブロックとの間に存在し、前記第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である、プロセッサ；
    を含む装置。
21. 各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項２０に記載の装置。
22. 第１物理インターフェースの第１スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを送信し、前記第１物理インターフェースの第２スロットを使用することにより前記第２スロットのビット・ブロック・ストリームを送信するように構成された送信機；又は
    第１物理インターフェースの第１スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを送信し、第２物理インターフェースの第２スロットを使用することにより前記第２スロットのビット・ブロック・ストリームを送信するように構成された送信機；
    を更に含む請求項２０に記載の装置。
23. 前記受信機は、具体的には、第１の処理されるべきサービスを取得し、前記第１の処理されるべきサービスに関してビット・ブロック・エンコーディングを実行し、前記第１の処理されるべきビット・ブロック・ストリームを取得するように構成されている、請求項２０に記載の装置。
24. 前記送信機は、具体的には：
    前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得し；及び
    前記第１物理インターフェースの前記第１スロットを使用することにより、レートを適合させた前記第１スロットのビット・ブロック・ストリームを送信する；
    ように構成されている、請求項２２に記載の装置。
25. 前記送信機は、具体的には：
    前記第３境界ビット・ブロックと前記第４境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第２スロットのビット・ブロック・ストリームを取得し；及び
    前記第１物理インターフェースの前記第２スロットを使用することにより、レートを適合させた前記第２スロットのビット・ブロック・ストリームを送信する、又は前記第２物理インターフェースの前記第２スロットを使用することにより、レートを適合させた前記第２スロットのビット・ブロック・ストリームを送信する；
    ように構成されている、請求項２４に記載の装置。
26. 前記第１物理インターフェースの前記第１スロットにおける前記第１スロットのビット・ブロック・ストリームを第３物理インターフェースの第３スロットに切り替えるように構成されたスイッチ；
    を更に含む請求項２２に記載の装置。
27. 前記プロセッサは、具体的には、前記第１の処理されるべきビット・ブロック・ストリームを前記少なくとも２つのスロットのビット・ブロック・ストリームに、ラウンドロビン・スケジューリング方式でマッピングするように構成されている、請求項２０に記載の装置。
28. ビット・ブロック・ストリームのレート適合装置であって：
    第１スロットのビット・ブロック・ストリームを取得するように構成された受信機であって、前記第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、Ｎ個の第１ビット・ブロックが前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間に存在し、前記第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である、受信機；
    前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得するように構成されたレート適合器；及び
    第２物理インターフェースの第２スロットを使用することにより、レートを適合させた前記第１スロットのビット・ブロック・ストリームを送信するように構成された送信機；
    を含む装置。
29. 各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項２８に記載の装置。
30. ビット・ブロック・ストリームを切り替える装置であって：
    第１物理インターフェースの第１スロットを使用することにより第１スロットのビット・ブロック・ストリームを取得するように構成された受信機であって、前記第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、Ｎ個の第１ビット・ブロックが前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間に存在し、前記第１ビット・ブロックは非アイドル・ビット・ブロックであり、Ｎは１以上の整数である、受信機；
    前記第１スロットのビット・ブロック・ストリームを第２物理インターフェースの第２スロットに切り替えるように構成されたスイッチ；及び
    前記第２物理インターフェースの前記第２スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを送信するように構成された送信機；
    を含む装置。
31. 各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項３０に記載の装置。
32. 前記送信機は、具体的には：
    前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを追加又は削除し、レートを適合させた第１スロットのビット・ブロック・ストリームを取得し；及び
    前記第２物理インターフェースの前記第２スロットを使用することにより、レートを適合させた前記第１スロットのビット・ブロック・ストリームを送信する；
    ように構成されている、請求項３０に記載の装置。
33. 前記スイッチは、具体的には：
    前記第１物理インターフェースの前記第１スロットと前記第２物理インターフェースの前記第２スロットと間の対応関係に基づいて、前記第１スロットのビット・ブロック・ストリームを前記第２物理インターフェースの前記第２スロットに切り替えるように構成されている、請求項３０に記載の装置。
34. ビット・ブロック・ストリームを処理する装置であって：
    少なくとも２つのスロットのビット・ブロック・ストリームを取得するように構成された受信機であって、前記少なくとも２つのスロットのビット・ブロック・ストリームは少なくとも１つの物理インターフェースの少なくとも２つのスロットに対応し、異なるスロットのビット・ブロック・ストリームは異なるスロットに対応し、前記少なくとも２つのスロットのビット・ブロック・ストリームは第１スロットのビット・ブロック・ストリームと第２スロットのビット・ブロック・ストリームとを含み、前記第１スロットのビット・ブロック・ストリームは第１境界ビット・ブロックと第２境界ビット・ブロックとを含み、前記第２スロットのビット・ブロック・ストリームは第３境界ビット・ブロックと第４境界ビット・ブロックとを含み、前記第１境界ビット・ブロックは前記第３境界ビット・ブロックに対応し、前記第２境界ビット・ブロックは前記第４境界ビット・ブロックに対応し、Ｎ個の第１ビット・ブロックが前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間に存在し、Ｎ個の第１ビット・ブロックが前記第３境界ビット・ブロックと前記第４境界ビット・ブロックとの間に存在し、前記第１ビット・ブロックは非アイドル・ビット・ブロックである、受信機；及び
    前記第１境界ビット・ブロックと前記第２境界ビット・ブロックとの間でアイドル・ビット・ブロックを削除し、前記第３境界ビット・ブロックと前記第４境界ビット・ブロックとの間でアイドル・ビット・ブロックを削除し；前記第１境界ビット・ブロック及び前記第３境界ビット・ブロックに加えて前記第２境界ビット・ブロック及び前記第４境界ビット・ブロックに基づいて、アイドル・ビット・ブロックが削除された前記第１スロットのビット・ブロック・ストリームを、アイドル・ビット・ブロックが削除された前記第２スロットのビット・ブロック・ストリームに整合させ；及び整合させた前記第１スロットのビット・ブロック・ストリーム及び前記第２スロットのビット・ブロック・ストリームを、第１の受信されるべきビット・ブロック・ストリームにデマッピングするように構成されたプロセッサ；
    を含む装置。
35. 各々のビット・ブロックのタイプはＭ１／Ｍ２ビット・ブロックであり、Ｍ１は各々のビット・ブロックのペイロード・ビット量を表現し、Ｍ２は各々のビット・ブロックの総ビット量を表現し、Ｍ１及びＭ２は正の整数であり、Ｍ２＞Ｍ１である、請求項３４に記載の装置。
36. 前記第１の受信されるべきビット・ブロック・ストリームに関してビット・ブロック・デコーディングを実行し、第１の受信されるべきサービスを取得するように構成されたデコーダ；
    を更に含む請求項３４に記載の装置。
37. 前記第１の受信されるべきビット・ブロック・ストリームに関してＩＰＧ復元を実行し、第１の受信されるべきサービスを取得するように構成されたＩＰＧ復元器；
    を更に含む請求項３４に記載の装置。
38. 前記受信機は、具体的には：
    第１物理インターフェースの第１スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを取得し、前記第１物理インターフェースの第２スロットを使用することにより前記第２スロットのビット・ブロック・ストリームを取得する；又は
    第１物理インターフェースの第１スロットを使用することにより前記第１スロットのビット・ブロック・ストリームを取得し、第２物理インターフェースの第２スロットを使用することにより前記第２スロットのビット・ブロック・ストリームを取得する；
    ように構成されている、請求項３４に記載の装置。
    
    

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