JP5548147B2 - 伝送装置及び伝送網システム - Google Patents

Description

本発明は、伝送装置及び伝送網システムに係り、特に、伝送信号の誤り検出機能を備える伝送装置及び伝送網システムに関する。

イーサネット（Ethernet、登録商標であり以下同様）網やＭＰＬＳ（Multi Protocol Label Switching）網に代表される非同期パケット伝送網（以下、パケット伝送網という）は、可変長パケットのフレームリレー方式を用いて効率的にデータの伝送を行う点、及び、伝送装置の同期化が不要であり網の構築コストが安価である点で、従来の同期デジタルハイアラーキ(Synchronous Digital Hierarchy：以下、ＳＤＨという）に代表される時分割多重（Time Division Multiplexing：以下、ＴＤＭという）方式の同期伝送網に対して優れている。このため、パケット伝送網に同期伝送網と同等の信頼性及び帯域制御・優先制御等のＱｏＳ（Quality of Service）機能を与えることにより、従来同期伝送網によって実現されてきた高度な信頼性及び網管理機能が求められる伝送網へのパケット伝送網の適用が進められつつある。

従来の同期伝送網からの置き換えが可能なパケット伝送網の検討が進められる中、同期伝送網の特徴の１つである低遅延性に関しても、パケット伝送網での実現に対する強い要求がある。これらの要求は、例えば、携帯電話の普及に伴う携帯電話回線の中継網としてのパケット伝送網への適用要求、従来、パケット伝送網を中継網として用いてきたＰＣ間データ通信におけるＰＣを用いた映像通話サービス等の出現に伴うリアルタイム性向上の要求等である。

パケット伝送網における遅延の中で特に問題となっているものが、信号の誤り検出に伴う遅延である。パケット伝送装置におけるパケットに対する処理の中で、ヘッダ情報の編集及び送信ポートの決定は、パケットの先頭からある長さの範囲のヘッダ領域の情報を元に、予め定められた手順に基づいて行われる。このため、ヘッダ情報の編集及び送信ポートの決定の処理に基づくパケット毎の遅延の変動は小さく、遅延の見積もりも容易である。これに対して、信号の誤り検出に伴う遅延は、後述するように、信号のパケット長に依存し、また、先行する信号のパケット長によって遅延が変動する場合があるため、見積もりが難しく、遅延の低減及び保証の観点において課題となる。

パケット伝送網における信号の誤り検出方式として、パケットのビット列から計算される巡回冗長検査(Cyclic Redundancy Check：以下、ＣＲＣという）値をパケットの末尾に付与する方式が広く用いられている。例えば、イーサネットにおいては、イーサネットフレーム（フレームということもある）の末尾４バイトを誤り検出符号の領域であるフレーム検査シーケンス（Frame Check Sequence：以下、ＦＣＳという）と規定し、このＦＣＳがフレーム伝送中の誤り検出に用いられる。イーサネットにおける誤り検出符号としては、ＣＲＣ−３２−ＩＥＥＥ ８０２．３(以下、ＣＲＣ−３２という）と呼ばれ、フレームのヘッダ先頭からペイロード末尾までのビット列を多項式の係数とみなして、その係数の多項式を予め規定された多項式で除算した余りの多項式の係数をビット列と見なしたものが用いられる。伝送装置においてＣＲＣを用いて誤り検出を行う場合、誤りを含むパケットが転送されることを防ぐため、パケット全体をメモリ領域に格納し、ＣＲＣの検査によりパケットが正常であることを確認した後に、次の処理ブロックへの転送を行う方式が一般的である。このように、パケット全体を格納した後に転送を行う方式は、ストアアンドフォワード(Store and Forward）方式と呼ばれ、パケット全体がメモリ領域に格納される際にパケット長に応じた遅延が生じる。また、パケット長の大きいパケット（以下、長いパケットという）の直後にパケット長が小さいパケット（以下、短いパケットという）が到着した場合、長いパケットがメモリ領域に格納され、正常性が確認された後、長いパケットの読み出しが完了するまで、短いパケットは、正常性が確認された後も、読み出しが開始されないという事象も発生する。すなわち、短いパケットでも長いパケットと同等の遅延が生じる場合があるのである。

さらに、パケット伝送網に求められる機能の多様化に伴い、伝送装置内を転送される信号に対し、伝送装置内の複数の個所で誤り検出を行う方式が用いられるようになってきていることが、誤り検出に伴う遅延をより大きくし問題となる要因になっている。従来、パケットに対してヘッダ情報の編集等の処理を行うデバイス（ＬＳＩやＦＰＧＡ等）は、パケット受信時にＣＲＣの検査を行い、異常があれば廃棄、正常であればＣＲＣを除くパケットをデバイス内部での処理対象として処理を行った後、ＣＲＣの再計算・付与を行い、デバイス外部へ出力するという動作が一般的であった。そして、パケットに対する処理の複雑化に伴い、処理内容を複数のデバイスに分割して実行し、各デバイスでのパケット受信時にＣＲＣの検査及びＣＲＣ異常パケットの廃棄を行う方式が広く用いられるようになってきた。このような方式により、伝送装置内のデバイス間伝送路におけるビット誤りの検出が可能であるが、先に説明したように、伝送装置内の複数個所での誤り検出に伴う遅延の増加が問題となる。

誤り検出に伴う遅延を低減することを可能とした従来技術として、例えば、特許文献１等に記載された技術が知られている。この従来技術は、ネットワーク中継装置に関するものであり、ネットワーク中継装置を、ヘッダ内のエラー有無を判断するためのヘッダエラーチェック情報を有するフレームを受信するデータ送受信部と、ヘッダエラーチェック情報を用いヘッダのエラー有無を判断しヘッダにエラーがないと判断するとフレーム全体が受信される前にフレームの転送を開始し宛先にフレームを転送するようデータ送受信部を制御する制御部とを含んで構成するというものである。この場合、フレームは、ヘッダエラーチェックの後に転送を行うか否かを知らせるヘッダエラーチェックフラグ情報が記録される第１フィールド、ヘッダエラーチェック情報が記録される第２フィールドを含み、制御部は、ヘッダエラーチェックフラグ情報によりチェックアンドフォワード方式の適用が確認されると、ヘッダエラーチェック情報を確認しヘッダエラーの有無を判断することができる。そのため、この従来技術は、フレーム中継を最低限の時間内で安定的に実行することができるものである。

また、他の従来技術として、例えば、特許文献２等に記載された技術が知られている。この従来技術は、中継遅延を低減し、不正フレームの中継頻度を低減するができるＬＡＮ中継装置に関するもので、ＬＡＮ中継装置を、フレームバッファと、受信フレームの所定の範囲に基づいてエラー確認値を求め、送信側が生成して受信フレームに格納したエラー確認のためのエラー検出情報と求めたエラー確認値とが一致しない場合にその受信フレームを不正フレームと判断するチェックサム確認部と、受信フレームをそのフレームの先頭からバッファリングし、判断結果が通知された場合にバッファリングを終了し、不正フレームと判断された場合にその受信フレームを廃棄するバッファ制御部とを備えて構成したものである。

特表２００９−５２７９７６号公報 特開２０１０−１４８０３１号公報

前述したように、今後、さらに多くの利用が期待されているパケット伝送網は、パケットが伝送網内を伝送される過程での遅延時間の低減及び保証が求められている。この要求に応えるためには、ストアアンドフォワード回路を用いることによる遅延及び遅延変動の要因となっている信号の誤り検出に伴う遅延及び遅延変動の低減が必要不可欠である。誤り検出に伴う遅延を低減する従来技術として、前述したような特許文献１、２等に記載されて提案されている技術が知られているが、いずれも誤りの検出対象パケットにおける誤り検出範囲を限ることによって遅延の低減を実現する技術である。このため、これらの従来技術は、検出対象外の部分で信号の誤りが生じた場合に、誤りを検出することができず、また、パケットの誤り検出範囲についてはメモリ領域に保持する必要があり、その際の遅延が生じるという問題点を解決することのできないものである。

本発明の目的は、前述に鑑み、パケット全体の誤り検出を行う方式で、パケット伝送装置及びパケット伝送網における遅延及び遅延変動の低減を図ることができる伝送装置及び伝送網システムを提供することにある。

本発明によれば前記目的は、パケットのヘッダ及びペイロードから計算される巡回冗長検査（ＣＲＣ）値を誤り検出符号（ＦＣＳ）として前記パケットの末尾に付与し、前記ＦＣＳを用いた前記パケットの誤り検出を、前記パケットが入力されてから出力されるまでの過程で複数回行う伝送装置であって、入力されたパケットの誤り検出を行う誤り検出回路と、前記誤り検出回路を通過したパケットに対する処理を行なう処理部と、前記処理部により処理されたパケットから算出したＣＲＣ値を当該処理されたパケットの末尾にＦＣＳとして付与するＦＣＳ付与部と、を有する少なくとも１つの処理ブロックと、入力されたパケットの誤り検出に加えて誤りを含むパケットの廃棄を行う誤り廃棄回路と、を備え、前記誤り検出回路は、入力されるパケットのＣＲＣ値算出の過程において、前記パケットのメモリ領域への蓄積及び保持を行わずに、前記パケットの転送を行い、入力されるパケットの末尾に付与されたＦＣＳのＣＲＣ値と、自らが当該パケットにつき算出したＣＲＣ値と、の比較結果を前記入力されるパケットのペイロードの後ろに追加する機能を有し、前記ＦＣＳ付与部は、自らが前記算出したＣＲＣ値を前記誤り検出回路が追加した前記比較結果の後ろに付与し、前記誤り廃棄回路は、前記処理ブロックから入力されるパケットの誤りの有無を、前記パケットのＦＣＳの確認結果及び前記誤り検出回路で追加された前記比較結果から判断し、前記パケットに誤りが含まれる場合に前記パケットの廃棄を行う機能を有することにより達成される。

本発明によれば、パケット伝送網及びパケット伝送装置における遅延及び遅延変動の低減を図ることができる。

本発明の第１の実施形態によるパケット伝送装置の構成例を示すブロック図である。 従来技術によるパケット伝送装置における遅延について説明するシーケンスチャートである。 本発明の第１の実施形態によるパケット伝送装置における遅延及び遅延低減効果を説明するシーケンスチャートである。 本発明の第１の実施形態によるパケット伝送装置のＦＣＳ検査・廃棄フラグ付与回路の処理動作を説明するフローチャートである。 本発明の第１の実施形態によるパケット伝送装置のフレーム処理ブロックにおける受信方向のフレーム構成の変化及びＦＣＳ検査・廃棄フラグ付与回路の機能構成を示すブロック図である。 本発明の第１の実施形態によるパケット伝送装置のＦＣＳ検査・廃棄フラグ付与回路におけるフレームの入出力の際に生じる遅延を説明するタイムチャートである。 本発明の第１の実施形態によるパケット伝送装置のＦＣＳ検査・廃棄フラグ編集回路での処理動作を説明するフローチャートである。 本発明の第１の実施形態によるパケット伝送装置の転送処理ブロックにおけるフレーム構成の変化及びＦＣＳ検査・廃棄フラグ編集回路の機能構成を示すブロック図である。 本発明の第１の実施形態によるパケット伝送装置のＦＣＳエラー廃棄処理部での処理動作を説明するフローチャートである。 図１に示す本発明の第１の実施形態によるパケット伝送装置のフレーム処理ブロックにおける送信方向のフレーム構成の変化及びＦＣＳエラー廃棄処理部の機能構成を示すブロック図である。 本発明の実施形態によるパケット伝送網のシステム構成例を示すブロック図である。 本発明の第２の実施形態によるパケット伝送装置の構成例を示すブロック図である。 本発明の第３の実施形態によるパケット伝送装置の構成例を示すブロック図である。 本発明の第３の実施形態によるパケット伝送装置のヘッダＦＣＳ検査・廃棄フラグ付与回路の処理動作を説明するフローチャートである。 本発明の第３の実施形態によるパケット伝送装置のフレーム処理ブロックにおける受信方向のフレーム構成の変化及びヘッダＦＣＳ検査・廃棄フラグ付与回路の機能構成を示すブロック図である。

以下、本発明による伝送装置及び伝送網システムの実施形態を図面により詳細に説明する。

［実施形態１］
以下に説明する本発明の実施形態は、ＩＥＥＥ（Institute of Electrical and Electronic Engineers）８０２．１Ｑに規定されるＶＬＡＮ（Virtual ＬＡＮ）タグ及びＭＡＣアドレス（Media Access Control address）に基づくイーサネットフレームの転送処理に加えて、ＶＬＡＮタグの追加・削除等のヘッダ編集処理を行う装置において、誤り検出及び廃棄処理に伴う遅延時間を低減するパケット伝送装置及び伝送網システムの例である。なお、以下に説明する本発明の実施形態での誤り検出方式は、イーサネットで通常用いられるＣＲＣ−３２をＦＣＳとして用いる方式とするが、本発明の誤り検出及び廃棄の方式は、伝送信号のビット列から算出されたＣＲＣを誤り検出に用いる方式であれば、具体的な符号化方式に依らず適用することができる。

図１は本発明の第１の実施形態によるパケット伝送装置の構成例を示すブロック図である。図１に示すパケット伝送装置１０が接続されるパケット伝送網１５は、中継網において広く用いられている１０ギガビット・イーサネット（１０ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ、１０ＧｂＥ）により単位時間当たり１０ギガビットの信号の伝送を行うパケット伝送網であるものとし、パケット伝送装置１０の各処理部は、クロック周波数１５６．２５ＭＨｚ、１クロックサイクル当たりの並列処理数６４ビットで動作することにより、１０ＧｂＥのパケット伝送に対応している。

パケット伝送装置１０は、パケット伝送網１５に属する伝送路１５０−１〜１５０−ｎとの間でパケットの送受信を行うためのインタフェース（以下ＩＦという）１１００−１〜１１００−ｎと、各ＩＦから受信したフレーム及び各ＩＦへ送信するフレームに対する後述の処理を行うフレーム処理ブロック１２００−１〜１２００−ｎと、受信フレームの宛先ＩＦに接続されるフレーム処理ブロックへの転送を行う転送処理ブロック１３００とを備えて構成されている。なお、図１に示す実施形態は、複数のＩＦに対し、複数のフレーム処理ブロックを１対１で接続しているが、本発明は、複数のＩＦとのフレーム送受信処理を１つのフレーム処理ブロックで行うように構成することもできる。

フレーム処理ブロック１２００−１〜１２００−ｎは、これらの処理ブロックの全てが同様の処理を行うブロックであり、次に、フレーム処理ブロック１２００−１の構成を例に、動作の説明を行う。

フレーム処理ブロック１２００−１は、ＩＦ１１００−１からフレームを受信し、転送処理ブロック１３００に送信するフレームに対する処理を行う構成として、ＦＣＳ検査・廃棄フラグ付与回路１２１０、受信フレーム処理部１２２０及びＦＣＳ付与回路１２３０を備えている。また、フレーム処理ブロック１２００−１は、転送処理ブロック１３００からフレームを受信し、ＩＦ１１００−１に送信するフレームに対する処理を行う構成として、ＦＣＳエラー廃棄処理部１２４０、送信フレーム処理部１２５０及びＦＣＳ付与回路１２６０を備えている。

ＦＣＳ検査・廃棄フラグ付与回路１２１０は、受信したフレームのＦＣＳ検査を行い、検査結果に基づき廃棄フラグのビット列を決定し、該フレームのＦＣＳを除いたビット列の末尾に廃棄フラグ領域を設け廃棄フラグの付与を行う。このＦＣＳ検査・廃棄フラグ付与回路１２１０は、一般的なＦＣＳ検査・廃棄処理を行うブロックと異なり、フレーム単位でメモリ領域に蓄積するストアアンドフォワードの動作を伴わず、フレームを随時次の処理ブロックである受信処理ブロック１２２０へ転送するものである。なお、ＦＣＳ検査・廃棄フラグ付与回路１２１０の詳細な動作については、図４〜図６により後述する。

受信フレーム処理部１２２０は、フレームのヘッダ情報の解析及びその結果に基づいたヘッダの編集処理を行う。なお、ここで説明している本発明の実施形態における構成の特徴及び効果は、受信フレーム処理部１２２０の処理内容に依らないため、受信フレーム処理部１２２０は、統計処理やイーサネットＯＡＭフレームの終端処理等を行うような構成としてもよい。

ＦＣＳ付与回路１２３０は、受信したＦＣＳを含まないフレームのビット列からＦＣＳの計算を行い、そのフレームの末尾へ計算したＦＣＳの付与を行う。

ＦＣＳエラー廃棄処理部１２４０は、ストアアンドフォワード回路１２４０１を用いてフレームを保持し、ＦＣＳエラー検出時及び廃棄フラグ領域が誤り有りを示す場合に、そのフレームの廃棄処理を行う。なお、ＦＣＳエラー廃棄処理部１２４０の詳細な動作については、図９及び図１０により後述する。

送信フレーム処理部１２５０は、フレームのヘッダ情報の解析及びその結果に基づいたヘッダの編集処理を行う。なお、ここで説明している本発明の実施形態における構成の特徴及び効果は、送信フレーム処理部１２５０の処理内容に依らないため、送信フレーム処理部１２５０は、統計処理やイーサネットＯＡＭフレームの挿入処理等を行うような構成としてもよい。

ＦＣＳ付与回路１２６０は、受信したＦＣＳを含まないフレームのビット列からＦＣＳの計算を行い、そのフレーム末尾へ計算したＦＣＳの付与を行う。

転送処理ブロック１３００は、フレーム処理ブロック１２００−１〜１２００−ｎから受信したフレームに対して、ＦＣＳ検査・廃棄フラグ編集回路１３１０、転送処理部１３２０、ＦＣＳ付与回路１３３０によって処理を行い、１つあるいは複数のフレーム処理ブロックへフレームの転送を行う。

ＦＣＳ検査・廃棄フラグ編集回路１３１０は、前述したＦＣＳ検査・廃棄フラグ付与回路１２１０と同様に、ストアアンドフォワード回路を伴わずにＦＣＳ検査を行うものであり、廃棄フラグ領域を含むフレームに対し処理を行う点が、ＦＣＳ検査・廃棄フラグ付与回路１２１０とは異なる。なお、ＦＣＳ検査・廃棄フラグ編集回路１３１０の詳細な動作については、図７及び図８により後述する。

転送処理部１３２０は、受信したフレームのＶＬＡＮタグ及びＭＡＣアドレスを元に宛先となるフレーム処理ブロックの決定を行う。なお、ここで説明している本発明の実施形態における構成の特徴及び効果は、転送処理部１３２０の処理内容に依らないため、転送処理部１３２０は、ＶＬＡＮタグに含まれるプライオリティビットの値を元に、優先度毎に分けられたキューを用いて転送処理の優先制御を行うような構成としてもよい。

ＦＣＳ付与回路１３３０は、ＦＣＳを含まないフレームのビット列からＦＣＳの計算を行い、そのフレーム末尾へ計算したＦＣＳの付与を行う。

図２は従来技術によるパケット伝送装置における遅延について説明するシーケンスチャートであり、ここで、本発明の実施形態によるパケット伝送装置での遅延との比較のために、従来技術によるパケット伝送装置における遅延について説明する。なお、ここでの従来技術によるパケット伝送装置は、誤り検出以外の処理は、図１に示すパケット伝送装置１０と同様に行うものとする。

図２に示すように、従来技術のパケット伝送装置は、フレーム処理ブロックにおけるＩＦからの受信時、転送処理ブロックにおけるフレーム処理ブロックからの受信時及びフレーム処理ブロックにおける転送処理ブロックからの受信時のそれぞれで、処理Ｓ−０２１０、Ｓ−０３１０、Ｓ−０２４０として示す処理を行うが、この処理において、ＦＣＳ検査を行い検査結果がＦＣＳエラーであった場合廃棄処理を行っている。従来技術は、この処理の過程において、フレームをバッファに格納するストアアンドフォワード方式を用いるため、フレーム長に応じた遅延Ｔａ−０２１０、Ｔａ−０３１０、Ｔａ−０２４０を生じさせる。

図３は図１に示した本発明の第１の実施形態によるパケット伝送装置における遅延及び遅延低減効果を説明するシーケンスチャートである。なお、図３には、図２に示した従来技術でのパケット伝送装置におけるシーケンスを点線で示しており、本発明の実施形態のパケット伝送装置１０は、従来技術におけるシーケンスと比較したとき、後述する動作の差異により、遅延低減効果ｄＴ−１が得られる。

図１に示したパケット伝送装置１０は、従来技術によるパケット伝送装置の場合と同様に、各ブロックでの受信時にＦＣＳ検査処理を行うが、第１のＦＣＳ検査処理部であるＦＣＳ検査・廃棄フラグ付与回路１２１０及び第２のＦＣＳ検査処理部であるＦＣＳ検査・廃棄フラグ編集回路１３１０は、それぞれ処理Ｓ−１２１０、Ｓ−１３１０として示す処理において、フレーム受信時にフレームの蓄積・滞留を行わずにフレームを随時転送し、フレームに対する廃棄フラグの付与・編集を行って、ＦＣＳ検査の結果がＦＣＳエラーであった場合、廃棄フラグをＡＬＬ“１”にしている。これらの処理に伴う遅延Ｔａ−１２１０、Ｔａ−１３１０は、図２により説明した従来技術でのパケット伝送装置における処理Ｓ−０２１０、Ｓ−０１３０による遅延Ｔａ−０２１０、Ｔａ−０３１０と比較すると、バッファへのフレーム単位での保持を行わないため、大幅に低減される。第３のＦＣＳ検査処理部であるＦＣＳエラー廃棄処理部１２４０は、処理Ｓ−１２４０により、ストアアンドフォワード回路を用いて、ＦＣＳ検査及び廃棄フラグ検査処理に基づく廃棄処理を行う。この処理に伴う遅延Ｔａ−１２４０は、従来技術でのストアアンドフォワードを用いたＦＣＳエラー廃棄処理Ｓ−０２４０の遅延Ｔａ−０２４０と同等である。

本発明の第１の実施形態によるパケット伝送装置１０は、図１に示して説明したような構成を備えることにより、ＦＣＳエラーの廃棄箇所を、転送されるフレームに対し装置内で最後にＦＣＳエラー検出を行うＦＣＳエラー廃棄処理部１２４０のみとし、その他のＦＣＳエラー検出箇所であるＦＣＳ検査・廃棄フラグ付与回路１２１０、ＦＣＳ検査・廃棄フラグ編集回路１３１０では、ＦＣＳ検査及び廃棄フラグ領域の付与・編集を行いながらフレームを随時転送とすることとしているので、ＦＣＳエラー検出部毎に用いられていたストアアンドフォワード回路を不要とし、誤り検出に伴う遅延の低減効果ｄＴ−１を得ることができる。

図４は図１に示す本発明の第１の実施形態によるパケット伝送装置１０のＦＣＳ検査・廃棄フラグ付与回路１２１０の処理動作を説明するフローチャートであり、次に、これについて説明する。

（１）ＦＣＳ検査・廃棄フラグ付与回路１２１０は、フレームの先頭を受信するのを待ち、フレームの先頭を受信した場合、ＣＲＣ演算処理を行って、そのフレームを受信フレーム処理部１２２０に随時転送する（ステップＳ１２１０〜Ｓ１２１２）。

（２）ＦＣＳ検査・廃棄フラグ付与回路１２１０は、フレームの末尾を受信したか否かを判定し、フレームの末尾を受信していなかった場合、ステップＳ１２１１からの処理に戻って処理を繰り返す（ステップＳ１２１３）。

（３）ステップＳ１２１３の判定で、フレームの末尾を受信した場合、ＣＲＣの演算結果を用いてＦＣＳ検査を行ってＦＣＳ検査結果確認を行い、ＦＣＳ検査結果が正常であったか否かを判定する（ステップＳ１２１４）。

（４）ステップＳ１２１４の判定で、ＦＣＳ検査結果が正常であった場合、ＦＣＳ検査・廃棄フラグ付与回路１２１０は、フレームの末尾に付与する廃棄フラグ領域の各ビットを“０”として、そのフレームを受信フレーム処理部１２２０に転送し、ＦＣＳ検査結果が異常であった場合、フレームの末尾に付与する廃棄フラグ領域を正常時と異なる値、例えば各ビット“１”として、そのフレームを受信フレーム処理部１２２０に転送する。なお、フレーム処理においてフレーム長が８ビットの整数倍（整数バイト）以外の場合に処理が難しかったり、不正フレームと見なされる場合があるため、本発明の実施形態では、廃棄フラグ領域の大きさは１バイトとしている。しかし、本来廃棄フラグを表現するために必要な領域は１ビットで十分であり、各処理部においてフレーム長が８ビットの整数倍（整数バイト）以外のフレームを許容できる構成を用いるのであれば、廃棄フラグ領域を１ビットとしてもよい（ステップＳ１２１５、Ｓ１２１６）。

図５は図１に示す本発明の第１の実施形態によるパケット伝送装置１０のフレーム処理ブロック１２００−１における受信方向のフレーム構成の変化及びＦＣＳ検査・廃棄フラグ付与回路１２１０の機能構成を示すブロック図である。

ＦＣＳ検査・廃棄フラグ付与回路１２１０は、図４により説明したフローの処理に従った動作をするため、固定遅延回路１２１０１、廃棄フラグ付与回路１２１０２及びＦＣＳ検査処理部１２１０３を備えて構成される。ＦＣＳ検査処理部１２１０３は、図示していないが、ＣＲＣ−３２の算出回路及びＦＣＳ比較回路により構成される。ＣＲＣ−３２の算出回路は、様々な構成が研究されているが、本発明の実施形態では、例として、１クロックサイクル当たり６４ビットのデータに対し排他的論理和演算等によりＣＲＣ値を算出する一般的な回路を用いる。また、ＦＣＳ比較回路は、ヘッダ先頭からペイロード末尾までのビット列から計算されたＣＲＣ値とフレームの末尾に付与されていたＦＣＳの比較を行い、一致の場合にＦＣＳ検査結果正常、不一致の場合にＦＣＳ検査結果異常（ＦＣＳエラーともいう）として、その検査結果を廃棄フラグ付与回路１２１０２に伝える。

廃棄フラグ付与回路１２１０２は、フレームのフォワーディング処理を行い、また、ＦＣＳ検査処理部１２１０３からのＦＣＳ検査結果を示す情報を元に、フレームのペイロード末尾に続いて廃棄フラグ領域を挿入する。この処理を行うため、廃棄フラグ付与回路１２１０２の前段に固定遅延回路１２１０１が設けられている。ＦＣＳ検査処理部１２１０３がペイロード末尾を受信した後、ＦＣＳ受信完了までに１クロックサイクル、ＦＣＳ比較完了までに１クロックサイクルの処理時間が生じるとすると、廃棄フラグ付与回路１２１０２がペイロード末尾に続いて廃棄フラグ領域を挿入するためには、固定遅延回路１２１０１に２クロックサイクル分の遅延を与えればよい。

次に、フレーム処理ブロック１２００−１におけるフレーム構成の変化について説明する。

フレーム処理ブロック１２００−１が受信するフレーム１０００ａは、ヘッダ及びペイロード１０００１ａとＦＣＳ１０００２ａとにより構成される。ＦＣＳ検査・廃棄フラグ付与回路１２１０の処理後のフレーム１０００ｂは、受信したフレーム１０００ａからＦＣＳ１０００２ａが削除されたヘッダ及びペイロード１０００１ａに１ｂｙｔｅの廃棄フラグ領域１０００３ａが付与されたものとなる。また、受信フレーム処理部１２２０がフレームの処理を行った結果のフレーム１０００ｃは、フレーム処理後のヘッダ及びペイロード１０００１ｂと廃棄フラグ領域１０００３ａとにより構成される。ＦＣＳ付与回路１２３０は、フレーム１０００ｃからＣＲＣ−３２の計算を行い、その計算結果をＦＣＳ１０００２ｂとして付与する。この結果、転送処理ブロック１３００へ送られるフレーム１０００ｄは、フレーム処理後のヘッダ及びペイロード１０００１ｂ、廃棄フラグ領域１０００３ａ及び再付与されたＦＣＳ１０００２ｂにより構成されたものとなる。

図６は図１に示す本発明の第１の実施形態によるパケット伝送装置１０のＦＣＳ検査・廃棄フラグ付与回路１２１０におけるフレームの入出力の際に生じる遅延Ｔａ−１２１０を説明するタイムチャートである。なお、図６には比較のために、図６（ｂ）として点線の枠内に従来技術の場合の遅延を説明するタイムチャートも示している。

図６において、入力フレーム１０００ａ−１〜１０００ａ−３は、それぞれ、ヘッダ及びペイロード１０００１ａ−１〜１０００１ａ−３と、ＦＣＳ１０００２ａ−１〜１０００２ａ−３とから構成される。入力フレーム１０００ａ−１及び１０００ａ−３のフレーム長は、イーサネットにおける最小フレーム長である６４バイトであるとし、入力フレーム１０００ａ−２のフレーム長は、イーサネットにおける最大フレーム長１５１８バイトであるとする。また、入力フレーム１０００ａ−１と１０００ａ−２との間隔Ｔｄ−１は、十分開いているものとし、入力フレーム１０００ａ−２と１０００ａ−３つの間隔Ｔｄ−２は、イーサネットにおける最小フレーム間隔２０バイト（ＩＦＧ（インターフレームギャップ）１２バイト及びプリアンブル８バイト）であるとする。

図６（ａ）に示す本発明の実施形態におけるＦＣＳ検査・廃棄フラグ付与回路１２１０での各フレームの遅延時間Ｔａ−１２１０−１、Ｔａ−１２１０−２、Ｔａ−１２１０−３は、フレーム長に依らず、前述したＦＣＳ検査に伴う２クロックサイクル及び廃棄フラグの付与に伴う１クロックサイクルの合計３クロックサイクルに起因する遅延時間であり、クロック周波数１５６．２５ＭＨｚの場合、１クロックサイクル当たりの時間は６．４ｎｓであるため、３クロックサイクルで１９．２ｎｓとなる。

図６（ｂ）として点線の枠内に、従来技術のストアアンドフォワード回路を用いたＦＣＳ検査・廃棄処理部に対し同様のフレームが入力された場合の遅延時間を示している。従来技術の場合、フレームの受信時にメモリ領域に格納し、フレーム受信完了後、ＦＣＳ検査結果が正常であればそのフレームの読出しを開始する。その際生じる遅延時間は、ＦＣＳ検査に伴う１２．８ｎｓ、フレームの読出しに伴う時間及び先行するフレームの有無に起因する遅延時間の合計となる。フレームの読出しに伴う時間は、そのフレームのフレーム長に応じて変化する。例えば、入力フレーム１０００ａ−１のようにフレーム長６４バイトの場合、８クロックサイクル、すなわち、５１．２ｎｓであるのに対し、入力フレーム１０００ａ−２のように１５１８バイトの場合、１９０クロックサイクル、すなわち、１２１６ｎｓである。そして、ＦＣＳ検査に伴う処理時間と合わせると１２２８．８ｎｓとなり、本発明の実施形態における遅延時間１９．２ｎｓの６４倍となる。また、入力フレーム１０００ａ−３の場合、時刻ｔ１にＦＣＳ検査が終了し、正常であっても、この時刻において、入力フレーム１０００ａ−２からＦＣＳを除いた出力フレーム１０００ｂ−２の読出しが行われており、入力フレーム１０００ａ−３に対応する出力フレーム１０００ｂ−３の読出しが開始される時刻は、出力フレーム１０００ｂ−２の読出し終了時刻ｔ２からさらに次処理部へのフレーム転送最短間隔Ｔｄ−３が経過した時刻となる。フレーム転送最短間隔Ｔｄ−３は、次処理部の処理内容によるが、通常は０クロックサイクル（即時転送）から数クロックサイクル程度である。その結果、入力フレーム１０００ａ−３のフレーム長が６４バイトであるにも関わらず、入力フレーム１０００ａ−３に対する遅延時間Ｔａ−０２１０−３は、先行する入力フレーム１０００ａ−２に対する遅延時間Ｔａ−０２１０−２に近い値となる。入力フレーム１０００ａ−１と１０００ａ−３とのフレーム長は同一であるが、前述のように、１０００ａ−３に先行するフレーム１０００ａ−２の影響により、誤り検出に伴う遅延時間が大きく異なったものとなる。

前述から判るように、本発明の実施形態は、各フレームに対する遅延時間が、１９．２ｎｓでよいことになり、従来技術の場合に比較して、誤り検出に伴う遅延時間の大幅な低減及び遅延時間変動の低減を図ることが可能となる。

図７は図１に示す本発明の第１の実施形態によるパケット伝送装置１０のＦＣＳ検査・廃棄フラグ編集回路１３１０での処理動作を説明するフローチャートであり、次に、これについて説明する。ＦＣＳ検査・廃棄フラグ編集回路１３１０の動作は、廃棄フラグ領域を含むフレームを扱うという点を除いて、ＦＣＳ検査・廃棄フラグ付与回路１２１０と同様であり、処理動作も、図４に示したＦＣＳ検査・廃棄フラグ付与回路１２１０の処理フローと類似である。

すなわち、図７に示すフローのステップＳ１３１０〜Ｓ１３１３の処理は、図４に示すフローのステップＳ１２１０〜Ｓ１２１３の処理と同一の処理であり、また、図７に示すフローのステップＳ１３１５〜Ｓ１３１７の処理は、図４に示すフローのステップＳ１２１４〜Ｓ１２１６の処理と同一の処理である。そして、相違点は、フレームの末尾を受信したときに、図７に示すフローでは、ステップＳ１３１４の処理として、廃棄フラグ領域の各ビットの値の確認を行い、“０”でなかった場合に、廃棄フラグ領域の値の変更を行わないという点である。前述したような処理により、ＦＣＳ検査・廃棄フラグ付与回路１２１０においてＦＣＳエラーを検出し、廃棄フラグ領域が各ビット“１”となっているフレームに対して、ＦＣＳ検査・廃棄フラグ編集回路１３１０では、ＦＣＳ検査結果に関わらず、廃棄フラグ領域の値を保持するようにしている。

図８は図１に示す本発明の第１の実施形態によるパケット伝送装置１０の転送処理ブロック１３００におけるフレーム構成の変化及びＦＣＳ検査・廃棄フラグ編集回路１３１０の機能構成を示すブロック図である。

ＦＣＳ検査・廃棄フラグ編集回路１３１０は、図７により説明したフローの処理に従った動作をするため、固定遅延回路１３１０１、廃棄フラグ編集回路１３１０２及びＦＣＳ検査・廃棄フラグ検出処理部１３１０３を備えて構成されている。固定遅延回路１３１０１は、図５に示して説明したフレーム処理ブロック１２００−１の固定遅延回路１２１０１と同一の動作を行う。

ＦＣＳ検査・廃棄フラグ検出処理部１３１０３は、ＦＣＳ検査処理部１２１０３と同様に、図示しないＣＲＣ−３２の算出回路及びＦＣＳ比較回路を含んで構成される。そして、ＦＣＳ検査・廃棄フラグ検出処理部１３１０３は、受信するフレームに対するＣＲＣ算出処理及びＦＣＳ受信時のＦＣＳとの比較を行い、一致の場合、ＦＣＳ検査結果正常、不一致の場合はＦＣＳ検査結果異常として、検査結果を廃棄フラグ編集回路１３１０２に伝える。ＦＣＳ検査・廃棄フラグ検出処理部１３１０３は、さらに加えて、廃棄フラグ検出部を備え、ＦＣＳの直前の１バイトに位置する廃棄フラグ領域の値を検査し、廃棄フラグ領域の各ビットが“０”であれば廃棄フラグ検出なし、廃棄フラグ領域の値がその他の場合、廃棄フラグ検出ありを、検出結果として廃棄フラグ編集回路１３１０２に伝える。

廃棄フラグ編集回路１３１０２は、ＦＣＳ検査・廃棄フラグ検出処理部１３１０３から、廃棄フラグ検出ありと伝えられた場合、そのフレームの廃棄フラグ領域の変更を行わずに転送し、廃棄フラグ検出なしの場合、ＦＣＳ検査・廃棄フラグ検出処理部１３１０３から伝えられるＦＣＳ検査結果に基づき、廃棄フラグ領域の編集を行う。

ＦＣＳ検査・廃棄フラグ編集回路１３１０の入出力においてフレームに生じる遅延は、図６に示して説明したＦＣＳ検査・廃棄フラグ付与回路１２１０の入出力フレームにおける遅延と同等であり、ＦＣＳ検査・廃棄フラグ編集回路１３１０においても、従来技術によるストアアンドフォワード回路を用いたＦＣＳ検査・廃棄処理部を用いる場合と比較すると、誤り検出に伴う遅延時間の大幅な低減及び遅延時間変動の低減を図ることが可能となる。

次に、転送処理ブロック１３００におけるフレーム構成の変化について説明する。

例えば、フレーム処理ブロック１２００−１から受信する前述のフレーム１０００ｄに対し、ＦＣＳ検査・廃棄フラグ編集回路１３１０は、ＦＣＳ１０００２ａの削除及び廃棄フラグ領域１０００３ａの透過あるいは編集を行う。その結果、転送処理部１３２０に送信されるフレーム１０００ｅは、フレーム１０００ｄのヘッダ及びペイロード１０００１ｂと、透過あるいは編集処理後の廃棄フラグ領域１０００３ｂとにより構成される。転送処理部１３２０は、フレーム構成の変更を行わないため、ＦＣＳ付与回路１３３０に送信されるフレーム１０００ｆのフレーム構成は、入力されたフレーム１０００ｅと同一の構成となる。このフレーム１０００ｆに対し、ＦＣＳ付与回路１３３０は、ＦＣＳの再計算を行って、ＦＣＳ１０００２ｂを付与したフレーム１０００ｇを生成する。このフレーム１０００ｇが転送処理ブロック１３００から、例えば、フレーム処理ブロック１２００−１に出力されることになる。

図９は図１に示す本発明の第１の実施形態によるパケット伝送装置１０のＦＣＳエラー廃棄処理部１２４０での処理動作を説明するフローチャートであり、次に、これについて説明する。

（１）ＦＣＳエラー廃棄処理部１２４０は、フレーム先頭が受信されるのを待ち、フレーム先頭が受信されると、ＣＲＣ演算処理を行って、受信したフレームを随時自処理部内に備えられるフレームバッファに格納する（ステップＳ１２４０〜Ｓ１２４２）。

（２）ＦＣＳエラー廃棄処理部１２４０は、フレームの末尾を受信したか否かを判定し、フレームの末尾を受信していなかった場合、ステップＳ１２４１からの処理に戻って処理を繰り返す（ステップＳ１２４３）。

（３）ステップＳ１２４３の判定で、フレーム末尾を受信したと判定された場合、廃棄フラグ領域の値を確認し各ビットが“０”となっているか否かを判定し、廃棄フラグ領域の値が“０”でなかった場合、廃棄フラグ検出ありとして、そのフレームの廃棄を行う（ステップＳ１２４４、Ｓ１２４７）。

（４）ステップＳ１２４４の判定で、で廃棄フラグ領域の各ビットが“０”であった場合、廃棄フラグ検出なしとし、そのフレームのＦＣＳ検査結果が正常であったか否かを判定し、正常でなかった、すなわち、検査結果が異常であった場合、ＦＣＳエラーとして、そのフレームの廃棄を行う（ステップＳ１２４５、Ｓ１２４７）。

（５）ステップＳ１２４５の判定で、そのフレームのＦＣＳ検査結果が正常であった場合、そのフレームの読出しを行って、ここでの処理を終了する（ステップＳ１２４６）。

図１０は図１に示す本発明の第１の実施形態によるパケット伝送装置１０のフレーム処理ブロック１２００−１における送信方向のフレーム構成の変化及びＦＣＳエラー廃棄処理部１２４０の機能構成を示すブロック図である。

ＦＣＳエラー廃棄処理部１２４０は、図９により説明したフローの処理に従った動作をするため、ストアアンドフォワード回路１２４０１及びＦＣＳ検査・廃棄フラグ検出処理部１２４０５を備えて構成される。ＦＣＳ検査・廃棄フラグ検出処理部１２４０５は、図８に示して説明したＦＣＳ検査・廃棄フラグ検出処理部１３１０３と同様に、ＣＲＣ算出及びＦＣＳ比較、廃棄フラグ検出の処理を行う。

ストアアンドフォワード回路１２４０１は、書込み制御回路１２４０２、フレームバッファ１２４０３及び読出制御回路１２４０４を備えて構成され、アドレス信号及びデータ信号を用いてフレームバッファ１２４０３への書込み及び読出しを行う一般的な構成であってよい。

従来技術によるＦＣＳエラー廃棄処理を行うストアアンドフォワード回路は、フレームバッファにフレーム末尾まで蓄積された時点で、ＦＣＳエラーなしであれば、書込み制御回路が読出し制御回路に読出し指示を与えることによりフレームの読出しを行い、ＦＣＳエラーありであれば、読出し指示は与えずに次フレームに対する処理に移るという処理動作を行っている。

これに対して、図１０に示す本発明の実施形態のストアアンドフォワード回路１２４０１の書込み制御回路１２４０２は、フレームバッファ１２４０３にフレーム末尾まで蓄積後、ＦＣＳ検査・廃棄フラグ検出処理部１２４０５からＦＣＳエラーありを伝えられた場合、または、廃棄フラグありを伝えられた場合に、読出し制御回路１２４０４に読出し指示を与えずに次フレームに対する処理に移るという処理動作を行う。

そして、本発明の実施形態は、ストアアンドフォワード回路１２４０１によってフレームを蓄積後、必要に応じて廃棄処理を行うため、ＦＣＳエラー廃棄処理部１２４０の入出力フレームにおいて生じる遅延は、従来技術によるＦＣＳエラー廃棄処理を行うストアアンドフォワード回路と同等である。

次に、フレーム処理ブロック１２００−１におけるフレーム構成の変化について説明する。

転送処理ブロック１３００から受信する前述のフレーム１０００ｇに対し、ＦＣＳエラー廃棄処理部１２４０は、ＦＣＳ１０００２ｂの削除及び廃棄フラグ領域１０００３ｂの削除を行う。その結果、送信フレーム処理部１２５０に送信されるフレーム１０００ｈは、フレーム１０００ｇのヘッダ及びペイロード１０００１ｂだけによりにより構成されたものとなる。また、送信フレーム処理部１２５０がフレーム処理を行った結果のフレーム構成は、ヘッダ及びペイロード１０００１ｃだけによるフレーム１０００ｉとなる。このフレーム１０００ｉに対し、ＦＣＳ付与回路１３３０は、ＦＣＳの再計算を行って、ＦＣＳ１０００２ｃを付与したフレーム１０００ｊを生成する。このフレーム１０００ｊがフレーム処理ブロック１２００−１から、例えば、インタフェース１１００−１に出力されることになる。

［実施形態２］
次に、イーサネットフレームの伝送を行うパケット伝送網であって、ＦＣＳエラーの検出及び廃棄処理に伴う遅延時間を低減することのできる廃棄フラグを使用したパケットを伝送するパケット伝送網の例について説明する。

図１１は本発明の実施形態によるパケット伝送網のシステム構成例を示すブロック図である。

図１１に示すパケット伝送網２５の例は、複数のパケット伝送装置２０−１〜２０−３がループ状に接続されて構成されている。そして、各パケット伝送装置２０−１〜２０−３は、パケット伝送網２５の外部のパケット伝送網、あるいは、パケット伝送網２５からのパケットを受信し、本発明の実施形態によるパケット伝送網２５内にパケットを中継し、また、外部のパケット網に送信することができるように構成されている。そして、パケット伝送装置２０−１は、パケット伝送網２５内に転送するフレームに対しては、ＦＣＳ検査処理において、フレームを随時転送し、ＦＣＳエラー検出時には、廃棄フラグをＡＬＬ“１”としてフレームをパケット網２５に転送する。パケット伝送装置２０−２は、パケット伝送網２５内に転送するフレームに対しては、ＦＣＳ検査処理において、フレームを随時転送し、ＦＣＳエラー検出時には、廃棄フラグをＡＬＬ“１”としてフレームをパケット網２５に転送する。また、パケット伝送装置２０−３は、パケット伝送網２５外に転送するフレームに対しては、ＦＣＳ検査処理において、ストアアンドフォワードの処理を行い、ＦＣＳエラーか、廃棄フラグＡＬＬ“１”を検出したとき、フレームの廃棄処理を行う。

本発明の実施形態でのパケット伝送網２５の網内では、ＦＣＳ検査結果に応じた廃棄処理を行わず、フレームの廃棄フラグ領域を付与し、あるいは、廃棄フラグ領域の編集を行う方法を用いることにより、ＦＣＳエラー検出処理部におけるストアアンドフォワード回路を不要とし、誤り検出に伴う遅延及び遅延変動を低減している。パケット伝送網２５の網内において付与・編集された廃棄フラグ領域は、網外に伝送される際に終端される。また、パケット伝送網２５の網内において、ＦＣＳエラーが検出されていたフレームは、廃棄され、ＦＣＳエラーが検出されていなかったフレームは、そのフレームの廃棄フラグ領域を取り除いたフレームが網外に伝送される。

前述したようなパケット伝送網２５は、そのパケット伝送網によっては、誤り検出に伴う遅延及び遅延変動が低減される一方、各フレームのフレーム長が１バイト分長くなり、また、エラーを含むフレームが網内を伝送されるため、伝送帯域を圧迫するというデメリットが生じる。各フレームのフレーム長が１バイト長くなる影響は、伝送されるフレームのフレーム長が短い場合に顕著となるが、最小フレーム長の６４バイトの場合でも１．５％程度である。エラーを含むフレームが網内を伝送される影響は、一般的なパケット伝送網におけるビット誤り率が１０のマイナス１０乗程度であり、パケット単位の誤り率が１０のマイナス７〜８乗程度となることを考えると、前述のフレーム長が１バイト長くなる影響と比較した場合、無視できる影響の大きさである。

これらを踏まえると、ＦＣＳ検査結果に応じたフレームの廃棄処理を行わず、フレームの廃棄フラグ領域を付与し、あるいは、廃棄フラグ領域の編集を行う方法を用いる本発明の実施形態によるパケット伝送網２５は、最大で１．５％程度の伝送帯域増加があるが、一般的に低遅延伝送が求められるパケット伝送網が、図６により説明した遅延Ｔａ−０２１０−３のような遅延の低減を図るため、余裕をもった伝送帯域設計がされていることと対比すると、より大きな遅延低減を実現するパケット網を構成することができる。

次に、図１１を参照して、パケット伝送網２５の網外から入力され、パケット伝送網２５の網内を伝送後、パケット伝送網２５の網外に出力されるフレームにおけるフレーム構成の変化を説明する。

パケット伝送装置２０−１に網外のパケット伝送網１５−１から入力されるフレーム２０００ａは、ヘッダ及びペイロード２０００１ａとＦＣＳ２０００２ａとにより構成されている。このフレーム２０００ａ対し、パケット伝送装置２０−１は、ＦＣＳ検査に伴う廃棄フラグ領域２０００３ａを挿入する。また、パケット伝送装置２０−１は、ヘッダ及びペイロードの編集、ＦＣＳの再付与も行うため、パケット伝送装置２０−１からパケット伝送装置２０−２へ伝送されるフレーム２０００ｂは、ヘッダ及びペイロード２０００１ｂ、廃棄フラグ領域２０００３ａ、ＦＣＳ２０００２ｂにより構成されることになる。

このようなフレーム２０００ｂをパケット伝送網２５内で中継するパケット伝送装置２０−２は、フレーム２０００ｂに対して、ヘッダ及びペイロードの編集、ＦＣＳ検査結果に基づく廃棄フラグ領域の編集、ＦＣＳの再付与を行う。この結果、出力されるフレーム２０００ｃは、ヘッダ及びペイロード２０００１ｃ、廃棄フラグ領域２０００３ｂ、ＦＣＳ２０００２ｃにより構成されることになる。

このパケット２０００ｃをパケット伝送網２５の網外のパケット伝送網１５−２に送信するパケット伝送装置２０−３は、フレーム２０００ｃを受信し、パケット伝送網１５−２に送信する過程において、ヘッダ及びペイロードの編集、ＦＣＳ検査結果及び廃棄フラグ領域に基づく伝送あるいは廃棄、ＦＣＳの再付与を行う。この結果、パケット伝送網１５−２に送信されるフレーム２０００ｄは、ヘッダ及びペイロード２０００１ｄとＦＣＳ２０００２ｄとにより構成されることになる。

図１２はパケット伝送網２５を構成するパケット伝送装置２０−１〜２０−３の構成例を示すブロック図であり、以下、図１２に示すパケット伝送装置を本発明の第２の実施形態によるパケット伝送装置２０として説明する。図１２において、図１に示しものと同一の符号が付されたブロックは、図１に示して説明したブロックと同一の機能を有するものであるため、以下では、その説明を省略する。

図１２に示す本発明の第２の実施形態によるパケット伝送装置２０は、図１１で説明したパケット伝送網２５の網外のパケット伝送網１５を構成する複数のパケット伝送路１５０−１〜１５０−ｎのそれぞれとの間でフレームの送受信を行うＩＦ１１００−１〜１１００−ｎと、これらの各ＩＦから受信したフレーム及び各ＩＦへ送信するフレームに対して図１により説明したと同様な処理を行うフレーム処理ブロック１２００−１〜１２００−ｎと、本発明の実施形態でのパケット伝送網２５を構成する複数のパケット伝送路２５０−１〜２５０−ｎのそれぞれとの間でフレームの送受信を行うＩＦ２１００−１〜２１００−ｎと、これらの各ＩＦから受信したフレーム及び各ＩＦへ送信するフレームに対して後述の処理を行うフレーム処理ブロック２２００−１〜２２００−ｎと、前述したフレーム処理ブロックの１つからの受信フレームについて、そのフレームを宛先ＩＦに接続されるフレーム処理ブロックへの転送を行う転送処理ブロック１３００とを備えて構成されている。

前述したように構成されるパケット伝送装置２０において、パケット伝送網２５に属する伝送路２５０−１〜２５０−ｎとのフレームの送受信を行うＩＦ２１００−１〜２１００−ｎは、図１により説明したＩＦ１１００−１〜１１００−ｎと同一の機能を備え、フレーム処理ブロック２２００−１〜２２００−ｎとの間でフレーム送受信を行う。フレーム処理ブロック２２００−１〜２２００−ｎは、これらの処理ブロックの全てが同様の処理を行うブロックである。以下に、フレーム処理ブロック２２００−１の構成を例として、その動作について説明する。

フレーム処理ブロック２２００−１は、ＦＣＳ検査・廃棄フラグ編集回路２２１０、受信フレーム処理部２２２０、ＦＣＳ付与回路２２３０、ＦＣＳ検査・廃棄フラグ編集回路２２４０、送信フレーム処理部２２５０、ＦＣＳ付与回路２２６０により構成される。そして、受信フレーム処理部２２２０は、受信フレーム処理部１２２０と、送信フレーム処理部２２５０は、送信フレーム処理部１２５０と、ＦＣＳ付与回路２２３０、２２６０は、ＦＣＳ付与回路１２３０と、ＦＣＳ検査・廃棄フラグ編集回路２２１０、２２４０は、ＦＣＳ検査・廃棄フラグ編集回路１３１０と、それぞれ図１により説明した場合と同様の処理を行う。

フレーム処理ブロック２２００−１とフレーム処理ブロック１２００−１との構成の差異による処理の相違点は、ＩＦ２１００−１から受信するフレームに対して、ＦＣＳ検査・廃棄フラグ編集回路２２１０が廃棄フラグ付与ではなく廃棄フラグ編集の処理を行う点、及び、転送処理ブロック１３００から受信するフレームに対して、ＦＣＳ検査・廃棄フラグ編集回路２２４０がストアアンドフォワード回路を用いたＦＣＳエラー廃棄ではなく廃棄フラグ編集・フレーム転送を行う点である。

図１２に示した本発明の第２の実施形態によるパケット伝送装置は、前述したような構成を備えることにより、どの伝送路から受信したフレームも、パケット網２５に送信される場合、パケット伝送装置２０におけるストアアンドフォワード回路を用いたＦＣＳエラー廃棄処理を行うことがなくなり、前述した実施形態１の場合よりもさらに少ない遅延でのフレームの伝送を行うことが可能となる。

［実施形態３］
次に、イーサネットフレームの伝送を行うパケット伝送装置であって、特許文献１に記載されているような、ヘッダの誤り検出を行うためのヘッダエラーチェック情報（ヘッダＦＣＳともいう）をフレームのヘッダとペイロードとの間に挿入したフレームを用い、ヘッダＦＣＳによりヘッダの誤り検出のみを行い、その結果に基づいてフレームの転送あるいは廃棄を行うことにより誤り検出に伴う遅延を低減するようにしたパケット伝送装置に、本発明による廃棄フラグを用いる技術を適用することによって、誤り検出に伴う遅延を更に低減することができるようにしたパケット伝送装置３０の例を本発明の第３の実施形態として説明する。

図１３は本発明の第３の実施形態によるパケット伝送装置３０の構成例を示すブロック図である。図１３において、図１に示しものと同一の符号が付されたブロックは、図１に示して説明したブロックと同一の機能を有するものであるため、以下では、その説明を省略する。

図１３に示す本発明の第３の実施形態によるパケット伝送装置３０は、ヘッダＦＣＳを使用するパケット伝送網３５に属する伝送路３５０−１〜３５０−ｎとの間でパケットの送受信を行うためのインタフェース（以下ＩＦという）１１００−１〜１１００−ｎと、各ＩＦから受信したフレーム及び各ＩＦへ送信するフレームに対する後述の処理を行うフレーム処理ブロック３２００−１〜３２００−ｎと、受信フレームの宛先ＩＦに接続されるフレーム処理ブロックへの転送を行う転送処理ブロック３３００とを備えて構成されている。

フレーム処理ブロック３２００−１（３２００−２〜３２００−ｎも同様）は、ＩＦ１１００−１からフレームを受信し、転送処理ブロック３３００に送信するフレームに対する処理を行う構成として、ヘッダＦＣＳ検査・廃棄フラグ付与回路３２１０、受信フレーム処理部１２２０及びＦＣＳ付与回路３２３０を備えている。また、フレーム処理ブロック１２００−１は、転送処理ブロック３３００から受信し、ＩＦ１１００−１に送信するフレームに対する処理を行う構成として、ＦＣＳエラー廃棄処理部３２４０、送信フレーム処理部１２５０及びＦＣＳ付与回路３２６０を備えている。また、転送処理ブロック３３００は、フレーム処理ブロック３２００−１〜３２００−ｎから受信したフレームに対して、ヘッダＦＣＳ検査・廃棄フラグ編集回路３３１０、転送処理部１３２０、ＦＣＳ付与回路３３３０によって処理を行い、１つあるいは複数のフレーム処理ブロックへフレームの転送を行う。

前述したように構成されるパケット伝送装置３０内のフレーム処理ブロック３２００−１〜３２００−ｎ及び転送処理ブロック３３００を構成するヘッダＦＣＳ検査・廃棄フラグ付与回路３２１０、ヘッダＦＣＳ検査・廃棄フラグ編集回路３３１０、ヘッダＦＣＳエラー廃棄処理部３２４０は、それぞれ図１に示して説明した本発明の第１の実施形態によるパケット伝送装置１０におけるＦＣＳ検査・廃棄フラグ付与回路１２１０、ＦＣＳ検査・廃棄フラグ編集回路１３１０、ＦＣＳエラー廃棄処理部１２４０と類似したものであり、相違点は、フレームのヘッダ先頭からペイロード末尾までのビット列から算出されるＣＲＣ値であるＦＣＳの代わりに、フレームのヘッダ先頭からヘッダ末尾までのビット列から算出されるＣＲＣ値であるヘッダＦＣＳを用いてフレームの誤り検出及びそれに伴う廃棄フラグの付与・編集を行う点である。ヘッダＦＣＳを用いたフレームの誤り検出及びそれに伴う廃棄フラグの付与・編集の処理動作については、ヘッダＦＣＳ検査・廃棄フラグ付与回路３２１０を例として、図１４、図１５により後述する。

また、ＦＣＳ付与回路３２３０、３３３０、３２６０は、図１に示して説明したＦＣＳ付与回路１２３０と類似であり、相違点は、ヘッダとペイロードとの間へのヘッダＦＣＳの付与も行う点である。なお、図１３に示すパケット伝送装置３０の構成では、フレームの誤り検出をヘッダＦＣＳの検査によって行うため、本来フレーム末尾にＦＣＳを付与する必要はないが、本発明の実施形態では、イーサネットフレームのフォーマットに従い、ＦＣＳを付与する構成とした。

特許文献１に記載のヘッダＦＣＳを用いてフレームの誤り検出及び廃棄処理を行う場合、各誤り検出処理部において、フレームのヘッダを格納後、フレームの廃棄あるいは転送処理を行っている。これに対して、図１３に示す本発明の第３の実施形態によるパケット伝送装置３０は、ヘッダＦＣＳ検査・廃棄フラグ付与回路３２１０、ヘッダＦＣＳ検査・廃棄フラグ編集回路３３１０の処理においてヘッダの格納を行わず、ヘッダＦＣＳエラー廃棄処理部３２４０の処理においてヘッダの格納後、フレームの廃棄あるいは転送処理を行っており、その結果、誤り検出に伴う遅延を低減することが可能となる。

図１４は図１３に示す本発明の第３の実施形態によるパケット伝送装置３０のヘッダＦＣＳ検査・廃棄フラグ付与回路３２１０の処理動作を説明するフローチャートであり、次に、これについて説明する。図１４に示すフローチャートは、図４に示して説明したＦＣＳ検査・廃棄フラグ付与回路１２１０の動作を説明するフローチャートと類似であり、相違点は、ステップＳ３２１３の処理において、ヘッダＦＣＳまで受信した時点でステップＳ３２１４の検査処理に移行する点、及び、ステップＳ３２１５及びステップＳ３２１６の処理において挿入する廃棄フラグ領域がヘッダとペイロードの間に位置する点であるので、これ以上の説明を省略する。

図１５は図１３に示す本発明の第３の実施形態によるパケット伝送装置３０のフレーム処理ブロック３２００−１における受信方向のフレーム構成の変化及びヘッダＦＣＳ検査・廃棄フラグ付与回路３２１０の機能構成を示すブロック図である。

ヘッダＦＣＳ検査・廃棄フラグ付与回路３２１０は、図１４により説明したフローの処理に従った動作をするため、固定遅延回路３２１０１、廃棄フラグ付与回路３２１０２及びヘッダＦＣＳ検査処理部３２１０３を備えて構成される。ヘッダＦＣＳ検査・廃棄フラグ付与回路３２１０を構成する固定遅延回路３２１０１、廃棄フラグ付与回路３２１０２及びヘッダＦＣＳ検査処理部３２１０３は、それぞれ図５に示した固定遅延回路１２１０１、廃棄フラグ付与回路１２１０２及びＦＣＳ検査処理部１２１０３と類似する構成を備えるものである。

そして、ヘッダＦＣＳ検査処理部３２１０３は、ヘッダＦＣＳ受信時点で、ヘッダ先頭からヘッダ末尾までのビット列から算出されるＣＲＣ値をヘッダＦＣＳと比較し、一致の場合、ヘッダＦＣＳ検査結果正常、不一致の場合、ヘッダＦＣＳ検査結果異常（ヘッダＦＣＳエラーとも称す）として廃棄フラグ付与回路３２１０２に伝える。廃棄フラグ付与回路３２１０２は、フレームのフォワーディング処理を行い、また、ヘッダＦＣＳ検査処理部３２１０３からのヘッダＦＣＳ検査結果を示す情報を元に、そのフレームのヘッダとペイロードとの間に廃棄フラグ領域を挿入する。固定遅延回路３２１０１の目的及び動作は、固定遅延回路１２１０１と同様である。

次に、フレーム処理ブロック３２００−１におけるフレーム構成の変化について説明する。

フレーム処理ブロック３２００−１が受信するフレーム３０００ａは、ヘッダ３０００１ａ、ヘッダＦＣＳ３０００２ａ、ペイロード３０００３ａ、ＦＣＳ３０００４ａにより構成される。ヘッダＦＣＳ検査・廃棄フラグ付与回路３２１０の処理後のフレーム３０００ｂは、フレーム３０００ａからヘッダＦＣＳ３０００２ａ及びＦＣＳ３０００４ａが削除され、廃棄フラグ領域３０００５ａがヘッダ３０００１ａとペイロード３０００３ａとの間に挿入されたものとなる。受信フレーム処理部１２２０においてフレームの処理が行われた結果のフレーム３０００ｃは、フレーム処理後のヘッダ３０００１ｂ、廃棄フラグ領域３０００５ａ、ペイロード３０００３ａにより構成される。ＦＣＳ付与回路３２３０は、フレーム３０００ｃのヘッダ３０００１ｂからヘッダＦＣＳ３０００２ｂの算出・付与を行い、その結果のヘッダ３０００１ｂ、ヘッダＦＣＳ３０００２ｂ、廃棄フラグ領域３０００５ａ、ペイロード３０００３ａにより構成されるビット列からＦＣＳ３０００４ｂの算出・付与が行われたものとなる。

前述した本発明の実施形態によれば、パケット伝送網及びパケット伝送装置における遅延及び遅延変動の低減を図ることができる。そして、本発明の実施形態は、パケット伝送装置において、伝送装置内の複数個所で誤り検出を行う場合に、パケット全体の誤りを検出可能な方式においても誤り検出に伴う遅延時間の低減を実現することができる。また、誤り検出に伴うストアアンドフォワード回路を削減し、処理に必要なメモリ領域を低減することができる。また、本発明の実施形態は、パケット伝送網内の各伝送装置で誤り検出を行う場合に、パケット全体の誤りを検出可能な方式においても誤り検出に伴う遅延時間の低減を実現することができ、また、特許文献１、２に示されるようなパケットの限られた範囲で誤り検出を行う方式に適用した場合にも、誤り検出に伴う遅延の低減を実現することができる。

１０、２０、３０ パケット伝送装置
１５、２５、３５ パケット伝送網
１５０、２５０、３５０ パケット伝送路
１１００、２１００ ＩＦ
１２００、２２００、３２００ フレーム処理部
１３００、３３００ 転送処理部
１２１０ ＦＣＳ検査・廃棄フラグ付与回路
１２２０ 受信フレーム処理部
１２３０、１２６０、１３３０ ＦＣＳ付与回路
１２４０ ＦＣＳエラー廃棄処理部
１２５０ 送信フレーム処理部
１３１０、２２１０ ＦＣＳ検査・廃棄フラグ編集回路
１３２０ 転送処理部
３２１０ ヘッダＦＣＳ検査・廃棄フラグ付与回路
３２４０ ヘッダＦＣＳエラー廃棄処理部
３３１０ ヘッダＦＣＳ検査・廃棄フラグ編集回路

Claims (20)

1. パケットのヘッダ及びペイロードから計算される巡回冗長検査（ＣＲＣ）値を誤り検出符号（ＦＣＳ）として前記パケットの末尾に付与し、前記ＦＣＳを用いた前記パケットの誤り検出を、前記パケットが入力されてから出力されるまでの過程で複数回行う伝送装置であって、
   入力されたパケットの誤り検出を行う誤り検出回路と、前記誤り検出回路を通過したパケットに対する処理を行なう処理部と、前記処理部により処理されたパケットから算出したＣＲＣ値を当該処理されたパケットの末尾にＦＣＳとして付与するＦＣＳ付与部と、を有する少なくとも１つの処理ブロックと、
   入力されたパケットの誤り検出に加えて誤りを含むパケットの廃棄を行う誤り廃棄回路と、を備え、
   前記誤り検出回路は、
   入力されるパケットのＣＲＣ値算出の過程において、前記パケットのメモリ領域への蓄積及び保持を行わずに、前記パケットの転送を行い、
   入力されるパケットの末尾に付与されたＦＣＳのＣＲＣ値と、自らが当該パケットにつき算出したＣＲＣ値と、の比較結果を前記入力されるパケットのペイロードの後ろに追加する機能を有し、
   前記ＦＣＳ付与部は、自らが前記算出したＣＲＣ値を前記誤り検出回路が追加した前記比較結果の後ろに付与し、
   前記誤り廃棄回路は、前記処理ブロックから入力されるパケットの誤りの有無を、前記パケットのＦＣＳの確認結果及び前記誤り検出回路で追加された前記比較結果から判断し、前記パケットに誤りが含まれる場合に前記パケットの廃棄を行う機能を有することを特徴とする伝送装置。
2. 請求項１記載の伝送装置であって、
   前記パケットに対して行う複数回（ｎ回）の誤り検出の処理のうち、１回目からｎ−１回目までの誤り検出の処理を前記誤り検出回路によって行い、ｎ回目の誤り検出の処理を前記誤り廃棄回路によって行うことを特徴とする伝送装置。
3. 請求項２記載の伝送装置であって、
   １回目の誤り検出の処理を行う前記誤り検出回路は、
   パケットの誤り検出処理の結果を示す情報の前記パケットへの追加を、前記パケットの誤り検出の結果を示すビット列としての廃棄フラグ領域を設け、該領域内に前記誤り検出処理の結果を示す情報を格納することにより行う誤り検出・廃棄フラグ付与回路であり、 ２回目からｎ−１回目の誤り検出処理を行う前記誤り検出回路は、
   廃棄フラグ領域を含むパケットが入力され、前記廃棄フラグ領域により前記パケットの誤りありが示されるとき、前記パケットの廃棄フラグ領域の透過を行い、前記廃棄フラグ領域により前記パケットの誤りなしが示されるとき、自誤り検出回路における前記パケットの誤り検出結果を元に前記廃棄フラグ領域の編集を行う誤り検出・廃棄フラグ編集回路であることを特徴とする伝送装置。
4. 請求項３記載の伝送装置であって、
   前記誤り検出・廃棄フラグ付与回路は、前記パケットへの廃棄フラグ領域を、前記パケットのペイロード末尾の直後に付与することを特徴とする伝送装置。
5. パケットのヘッダ及びペイロードから計算される巡回冗長検査（ＣＲＣ）値を誤り検出符号（ＦＣＳ）として前記パケットの末尾に付与し、前記ＦＣＳを用いた前記パケットの誤り検出を、前記パケットが入力されてから出力されるまでの過程で複数回行う伝送装置を複数備えて構成される伝送網システムであって、
   前記伝送装置は、
   入力されたパケットの誤り検出を行う誤り検出回路と、前記誤り検出回路を通過したパケットに対する処理を行なう処理部と、前記処理部により処理されたパケットから算出したＣＲＣ値を当該処理されたパケットの末尾にＦＣＳとして付与するＦＣＳ付与部と、を有する少なくとも１つの処理ブロックと、
   入力されたパケットの誤り検出に加えて誤りを含むパケットの廃棄を行う０以上の誤り廃棄回路と、を備え、
   前記誤り検出回路は、
   入力されるパケットのＣＲＣ値算出の過程において、前記パケットのメモリ領域への蓄積及び保持を行わずに、前記パケットの転送を行い、
   入力されるパケットの末尾に付与されたＦＣＳのＣＲＣ値と、自らが当該パケットにつき算出したＣＲＣ値と、の比較結果を前記入力されるパケットのペイロードの後ろに追加する機能を有し、
   前記ＦＣＳ付与部は、自らが前記算出したＣＲＣ値を前記誤り検出回路が追加した前記比較結果の後ろに付与し、
   前記誤り廃棄回路は、前記処理ブロックから入力されるパケットの誤りの有無を、前記パケットのＦＣＳの確認結果及び前記誤り検出回路で追加された前記比較結果から判断し、前記パケットに誤りが含まれる場合に前記パケットの廃棄を行う機能を有し、
   前記伝送網内に伝送するパケットについての誤り検出の処理を、１以上の前記誤り検出回路のみによって行い、前記パケットに誤りが含まれる場合もパケットの廃棄を行わず、また、前記伝送網外に伝送するパケットについての誤り検出の処理を、前記伝送装置内で最後に前記誤り廃棄回路によって行い、前記パケットに誤りが含まれていた場合、前記パケットの廃棄を行うことを特徴とする伝送網システム。
6. 請求項５記載の伝送網システムであって、
   前記伝送装置の前記誤り検出回路は、
   パケットの誤り検出処理の結果を示す情報の前記パケットへの追加を、前記パケットの誤り検出の結果を示すビット列としての廃棄フラグ領域を設け、該領域内に前記誤り検出処理の結果を示す情報を格納することにより行う誤り検出・廃棄フラグ付与回路であり、
   廃棄フラグ領域を含むパケットが入力され、前記廃棄フラグ領域により前記パケットの誤りありが示されるとき、前記パケットの廃棄フラグ領域の透過を行い、前記廃棄フラグ領域により前記パケットの誤りなしが示されるとき、自誤り検出回路における前記パケットの誤り検出結果を元に前記廃棄フラグ領域の編集を行う誤り検出・廃棄フラグ編集回路であり、
   前記伝送網から伝送され前記伝送網に伝送するパケットについて行う１回以上の誤り検出の処理の全てを、前記誤り検出・廃棄フラグ編集回路によって行うことを特徴とする伝送網システム。
7. 請求項６記載の伝送網システムであって、
   前記伝送装置は、
   前記伝送網外から伝送され前記伝送網内に伝送するパケットについて行う１回以上の誤り検出の処理のうち、１回目の誤り検出の処理を前記誤り検出・廃棄フラグ付与回路によって行い、その他の０回以上の誤り検出の処理を前記誤り検出・廃棄フラグ編集回路によって行うことを特徴とする伝送網システム。
8. 請求項６ないし７のうちいずれか１記載の伝送網システムであって、
   前記伝送装置は、
   前記伝送網から伝送され前記伝送網外に伝送するパケットについて行う１回以上ｎ回の誤り検出の処理のうち、１回目からｎ−１回目の誤り検出の処理を、前記誤り検出・廃棄フラグ編集回路によって行い、ｎ回目の誤り検出の処理を前記誤り廃棄回路によって行うことを特徴とする伝送網システム。
9. 請求項６ないし８のうちいずれか１記載の伝送網システムであって、
   前記伝送装置は、
   前記伝送網外から伝送され前記伝送網に伝送するパケットについて行う１回以上ｎ回の誤り検出の処理のうち、１回目の誤り検出の処理を前記誤り検出・廃棄フラグ付与回路によって行い、２回目からｎ−１回目の誤り検出の処理を前記誤り検出・廃棄フラグ編集回路によって行い、ｎ回目の誤り検出の処理を前記誤り廃棄回路によって行うことを特徴とする伝送網システム。
10. 請求項６ないし９のうちいずれか１記載の伝送網システムであって、
    前記伝送装置の前記誤り検出・廃棄フラグ付与回路は、前記パケットへの廃棄フラグ領域を、前記パケットのペイロード末尾の直後に付与することを特徴とする伝送網システム。
11. パケットのヘッダから計算される巡回冗長検査（ＣＲＣ）値をヘッダ誤り検出符号（ヘッダＦＣＳ）として前記パケットのヘッダとペイロードとの間に挿入し、前記ヘッダＦＣＳを用いた前記パケットの誤り検出を、前記パケットが入力されてから出力されるまでの過程で複数回行う伝送装置であって、
    入力されたパケットの誤り検出を行う誤り検出回路と、前記誤り検出回路を通過したパケットに対する処理を行なう処理部と、前記処理部により処理されたパケットのヘッダから算出したＣＲＣ値を当該処理されたパケットのヘッダとペイロードとの間にＦＣＳとして付与するＦＣＳ付与部と、を有する少なくとも１つの処理ブロックと、
    入力されたパケットの誤り検出に加えて誤りを含むパケットの廃棄を行う誤り廃棄回路と、を備え、
    前記誤り検出回路は、
    入力されるパケットのＣＲＣ値算出の過程において、前記パケットのメモリ領域への蓄積及び保持を行わずに、前記パケットの転送を行い、
    入力されるパケットのヘッダとペイロードとの間に付与されたＦＣＳのＣＲＣ値と、自らが当該パケットのヘッダにつき算出したＣＲＣ値と、の比較結果を前記入力されるパケットのヘッダとペイロードとの間に挿入する機能を有し、
    前記ＦＣＳ付与部は、自らが前記算出したＣＲＣ値を、前記処理部により処理されたパケットのヘッダとペイロードとの間であって前記誤り検出回路が挿入した前記比較結果と重ならない部分に付与し、
    前記誤り廃棄回路は、前記処理ブロックから入力されるパケットの誤りの有無を、前記パケットのヘッダＦＣＳの確認結果及び前記誤り検出回路で追加された前記比較結果から判断し、前記パケットに誤りが含まれる場合に前記パケットの廃棄を行う機能を有することを特徴とする伝送装置。
12. 請求項１１記載の伝送装置であって、
    前記パケットに対して行う複数回（ｎ回）の誤り検出の処理のうち、１回目からｎ−１回目までの誤り検出の処理を前記誤り検出回路によって行い、ｎ回目の誤り検出の処理を前記誤り廃棄回路によって行うことを特徴とする伝送装置。
13. 請求項１２の伝送装置であって、
    １回目の誤り検出の処理を行う前記誤り検出回路は、
    パケットの誤り検出処理の結果を示す情報の前記パケットへの追加を、前記パケットの誤り検出の結果を示すビット列としての廃棄フラグ領域を設け、該領域内に前記誤り検出処理の結果を示す情報を格納することにより行う誤り検出・廃棄フラグ付与回路であり、
    ２回目からｎ−１回目の誤り検出処理を行う前記誤り検出回路は、
    廃棄フラグ領域を含むパケットが入力され、前記廃棄フラグ領域により前記パケットの誤りありが示されるとき、前記パケットの廃棄フラグ領域の透過を行い、前記廃棄フラグ領域により前記パケットの誤りなしが示されるとき、自誤り検出回路における前記パケットの誤り検出結果を元に前記廃棄フラグ領域の編集を行う誤り検出・廃棄フラグ編集回路であることを特徴とする伝送装置。
14. 請求項１３記載の伝送装置であって、
    前記誤り検出・廃棄フラグ付与回路は、前記パケットへの廃棄フラグ領域を、前記パケットのヘッダとペイロードとの間に付与することを特徴とする伝送装置。
15. パケットのヘッダから計算される巡回冗長検査（ＣＲＣ）値をヘッダ誤り検出符号（ヘッダＦＣＳ）として前記パケットのヘッダとペイロードとの間に挿入し、前記ヘッダＦＣＳを用いた前記パケットの誤り検出を、前記パケットが入力されてから出力されるまでの過程で複数回行う伝送装置を複数備えて構成される伝送網システムであって、
    前記伝送装置は、
    入力されたパケットの誤り検出を行う誤り検出回路と、前記誤り検出回路を通過したパケットに対する処理を行なう処理部と、前記処理部により処理されたパケットのヘッダから算出したＣＲＣ値を当該処理されたパケットのヘッダとペイロードとの間にＦＣＳとして付与するＦＣＳ付与部と、を有する少なくとも１つの処理ブロックと、
    入力されたパケットの誤り検出に加えて誤りを含むパケットの廃棄を行う誤り廃棄回路と、を備え、
    前記誤り検出回路は、
    入力されるパケットのＣＲＣ値算出の過程において、前記パケットのメモリ領域への蓄積及び保持を行わずに、前記パケットの転送を行い、
    入力されるパケットのヘッダとペイロードとの間に付与されたＦＣＳのＣＲＣ値と、自らが当該パケットのヘッダにつき算出したＣＲＣ値と、の比較結果を前記入力されるパケットヘッダとペイロードとの間に挿入する機能を有し、
    前記ＦＣＳ付与部は、自らが前記算出したＣＲＣ値を、前記処理部により処理されたパケットのヘッダとペイロードとの間であって前記誤り検出回路が挿入した前記比較結果と重複しない部分に付与し、
    前記誤り廃棄回路は、前記処理ブロックから入力されるパケットの誤りの有無を、前記パケットのヘッダＦＣＳの確認結果及び前記誤り検出回路で追加された前記比較結果から判断し、前記パケットに誤りが含まれる場合に前記パケットの廃棄を行う機能を有し、
    前記伝送装置は、前記伝送網内に伝送するパケットについての誤り検出の処理を、１以上の前記誤り検出回路のみによって行い、前記パケットに誤りが含まれる場合もパケットの廃棄を行わず、また、前記伝送網外に伝送するパケットについての誤り検出の処理を、前記伝送装置内で最後に前記誤り廃棄回路によって行い、前記パケットに誤りが含まれていた場合、前記パケットの廃棄を行うことを特徴とする伝送網システム。
16. 請求項１５記載の伝送網システムであって、
    前記伝送装置の１以上の誤り検出回路は、
    パケットの誤り検出処理の結果を示す情報の前記パケットへの追加を、前記パケットの誤り検出の結果を示すビット列としての廃棄フラグ領域を設け、該領域内に前記誤り検出処理の結果を示す情報を格納することにより行う誤り検出・廃棄フラグ付与回路であり、
    廃棄フラグ領域を含むパケットが入力され、前記廃棄フラグ領域により前記パケットの誤りありが示されるとき、前記パケットの廃棄フラグ領域の透過を行い、前記廃棄フラグ領域により前記パケットの誤りなしが示されるとき、自誤り検出回路における前記パケットの誤り検出結果を元に前記廃棄フラグ領域の編集を行う誤り検出・廃棄フラグ編集回路であり、
    前記伝送網から伝送され前記伝送網に伝送するパケットについて行う１回以上の誤り検出の処理の全てを、前記１以上の誤り検出・廃棄フラグ編集回路によって行うことを特徴とする伝送網システム。
17. 請求項１６記載の伝送網システムであって、
    前記伝送装置は、
    前記伝送網外から伝送され前記伝送網内に伝送するパケットについて行う１回以上の誤り検出の処理のうち、１回目の誤り検出の処理を前記誤り検出・廃棄フラグ付与回路によって行い、その他の０回以上の誤り検出の処理を前記誤り検出・廃棄フラグ編集回路によって行うことを特徴とする伝送網システム。
18. 請求項１６または１７のうちいずれか１記載の伝送網システムであって、
    前記伝送装置は、
    前記伝送網から伝送され前記伝送網外に伝送するパケットについて行う１回以上ｎ回の誤り検出の処理のうち、１回目からｎ−１回目の誤り検出の処理を前記誤り検出・廃棄フラグ編集回路によって行い、ｎ回目の誤り検出の処理を前記誤り廃棄回路によって行うことを特徴とする伝送網システム。
19. 請求項１６ないし１８のうちいずれか１記載の伝送網システムであって、
    前記伝送装置は、
    前記伝送網外から伝送され前記伝送網に伝送するパケットについて行う１回以上ｎ回の誤り検出の処理のうち、１回目の誤り検出の処理を前記誤り検出・廃棄フラグ付与回路によって行い、２回目からｎ−１回目の誤り検出の処理を前記誤り検出・廃棄フラグ編集回路によって行い、ｎ回目の誤り検出の処理を前記誤り廃棄回路によって行うことを特徴とする伝送網システム。
20. 請求項１６ないし１９のうちいずれか１記載の伝送網システムであって、
    前記伝送装置の前記誤り検出・廃棄フラグ付与回路は、前記パケットへの廃棄フラグ領域を、前記パケットのヘッダとペイロードとの間に付与することを特徴とする伝送網システム。
    

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