KR20200103077A - 데이터 전송 방법, 통신 장치, 및 저장 매체 - Google Patents

Abstract

본 출원의 실시예는 네트워크 내의 중간 노드의 교차 연결의 수량을 감소시키기 위한 데이터 전송 방법, 통신 장치, 및 저장 매체를 제공한다. 본 출원의 실시예에서, 획득된 Q개의 제1 코드 블록 스트림은 전송을 위해 하나의 제2 코드 블록 스트림으로 다중화되고, 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되는이다. 달리 말해서, 본 출원의 실시예에 의해 제공되는 해결방안에서, 코드 블록 스트림은 코드 블록 그래뉼래러티에 기반하여 다중화 및 역다중화된다. 이러한 방식으로, 제2 코드 블록 스트림은 역다중화 측의 통신 장치에 도달하기 위해 적어도 하나의 중간 노드를 가로지르고, 중간 노드는 제2 코드 블록 스트림에 대한 역다중화를 수행하지 않는다. 그러므로, 네트워크 내의 중간 노드의 교차 연결의 수량이 감소될 수 있다.

Description

데이터 전송 방법, 통신 장치, 및 저장 매체

본 출원의 실시예는 통신 분야에 관한 것으로, 특히 데이터 전송 방법, 통신 장치, 및 저장 매체에 관한 것이다.

본 출원은 2017년 12월 29일에 "DATA TRANSMISSION METHOD, COMMUNICATIONS DEVICE, AND STORAGE MEDIUM"라는 명칭으로 중국 특허청에 제출된 중국 특허 출원 번호 201711489045.X의 우선권을 주장하며, 그 전문은 여기에 참조로 병합된다.

광학 인터넷 포럼(Optical Internet Forum, OIF)은 플렉서블 이더넷(Flexible Ethernet, FlexE)을 출시했다. FlexE는 복수의 이더넷 MAC 계층 레이트를 지원하는 일반적인 기술이다. 복수의 100GE(Physical, PHY) 포트를 본딩(bonding)하고 5G를 그래뉼래러티로서 사용하여 시간 영역에서 각 100GE 포트를 20개의 슬롯으로 나눔으로써, FlexE는 다음 기능 - 본딩, 즉 그 레이트(rate)가 단일 이더넷 포트의 레이트보다 높은 매체 접근 제어(Medium Access Control, MAC) 서비스를 지원하기 위해 복수의 이더넷 포트를 하나의 링크 그룹에 본딩하는 것; 서브레이트(subrate), 즉, 그 레이트가 링크 그룹의 대역폭보다 낮거나 또는 단일 이더넷 포트의 대역폭보다 낮은 MAC 서비스를 지원하기 위해 서비스에 슬롯을 할당하는 것; 및 채널화(channelization), 즉, 링크 그룹 내의 복수의 MAC 서비스의 동시 전송, 예를 들어, 2 x 100GE 링크 그룹 내의 하나의 150G MAC 서비스 및 두 개의 25G MAC 서비스의 동시 전송을 지원하기 위해 슬롯을 서비스에 할당하는 것 - 을 지원할 수 있다.

FlexE에서 슬롯은 시분할 다중화(Time Division Multiplexing, TDM) 모드의 분할을 통해 획득되어서, 전송 파이프 대역폭의 하드 격리가 구현된다. 하나의 서비스 데이터 스트림이 하나 이상의 슬롯에 할당될 수 있어서, 다양한 레이트의 서비스가 매칭된다. FlexE 그룹(영어로 FlexE group 이라고도 함)은 하나 이상의 물리 링크 인터페이스(영어로 PHY로 표시됨)를 포함할 수 있다. 예를 들어, 도 1은 플렉서블 이더넷 프로토콜에 기반한 통신 시스템의 개략도이다. 도 1에 도시된 대로, 예를 들어, FlexE 그룹은 4개의 PHY를 포함한다. 플렉서블 이더넷 프로토콜 클라이언트(FlexE client)는 FlexE 그룹 상의 지정된 슬롯(하나의 슬롯 또는 복수의 슬롯)으로 전송되는 클라이언트 데이터 스트림을 나타낸다. 하나의 FlexE 그룹은 복수의 FlexE 클라이언트를 운반할 수 있다. 하나의 FlexE 클라이언트는 하나의 사용자 서비스 데이터 스트림(일반적으로 매체 접근 제어(Medium Access Control, MAC) 클라이언트라고도 함)에 대응한다. 플렉서블 이더넷 프로토콜 기능 계층(flexible Ethernet protocol function layer)(FlexE shim)은 FlexE 클라이언트에서 MAC 클라이언트로의 데이터 적응 및 변환을 제공한다.

화웨이 테크놀로지스는 2016년 12월 ITU-T IMT 2020 워크숍에서 새로운 기술을 발표했는데, 여기서 기술 아키텍처는 짧게 X-이더넷(X-Ethernet 또는 X-E라고도 함)으로 표현될 수 있고, 이는 이더넷(영어로 이더넷이라고도 함) 물리 계층에 기반하면서, 결정적인 초저지연 특징을 갖춘 차세대 스위치 네트워킹 기술이다. 이 기술의 한 가지 아이디어는 비트 블록(bit block) 시퀀스, 예를 들어 스크램블되지 않은 64B/66B 비트 블록 시퀀스, 또는 동등한 8B/10B 비트 블록 시퀀스, 또는 1비트의 대역 외(out-of-band) 제어 지시자 및 이더넷 미디어 독립 인터페이스(Ethernet media independent interface, xMII)(예를 들어, GMII, 또는 XGMII, 또는 25 GMII)에 대한 8비트의 문자를 포함하는 9비트의 블록 시퀀스에 기반하는 스위치 네트워킹이지만, 상기 기술은 계층적 다중화의 고려가 부족하고, 대규모 네트워킹 응용에는 적용되지 않는다. 예를 들어, 도 2는 X-E 통신 시스템의 개략적인 구조도이다. 도 2에 도시된 대로, 통신 시스템은 두 가지 유형의 통신 장치 - 도 2의 제1 통신 장치(1011) 및 제2 통신 장치(1012) - 를 포함할 수 있다. 제1 통신 장치(1011)는 운영자 네트워크(이하, 간단히 네트워크라고 칭함) 에지(edge)에서의 통신 장치로 설명될 수 있으며, 제공자 에지 노드(provider edge node)로 지칭될 수 있거나, 또는 PE 노드로 지칭될 수 있다. 제2 통신 장치(1012)는 또한 운영자 네트워크에서의 통신 장치(이하, 간단히 네트워크라고 지칭함)로서 설명될 수 있고, 제공자 노드(provider node)로 지칭될 수 있거나, 또는 P 노드로 지칭될 수 있다.

제1 통신 장치(1011)의 일측은 사용자 장비에 연결되거나, 또는 사용자 네트워크 장치에 연결될 수 있다. 사용자 장비 또는 사용자 네트워크 장치에 연결된 인터페이스는 상대적으로 사용자측 인터페이스(1111)(User network interface, UNI)라고 지칭될 수 있거나 또는 사용자를 네트워크에 연결하기 위한 인터페이스로서 설명될 수 있다. 제1 통신 장치(1011)의 타 측은 제2 통신 장치(1012)에 연결된다. 도 2에 도시된 대로, 제1 통신 장치(1011)의 타 측은 네트워크-네트워크 인터페이스(1112)(Network-Network Interface, NNI)를 사용하여 제2 통신 장치(1012)에 연결된다. 네트워크 대 네트워크 인터페이스(1112)는 또한 네트워크 사이 또는 네트워크 내의 통신 장치 사이의 인터페이스로서 기술될 수 있다. 선택적으로, 제2 통신 장치(1012)는 다른 통신 장치(예를 들어, 다른 제2 통신 장치 또는 제1 통신 장치일 수 있음)에 연결될 수 있다. 도면에서, 하나의 제2 통신 장치만이 예시로서 도시되어 있다. 당업자는 하나 이상의 연결된 통신 장치가 두 개의 통신 장치 사이에 포함될 수 있음을 알 수 있다.

도 2에 도시된 대로, 어댑터(adaptor)가 통신 장치의 인터페이스 측에 구성될 수 있다. 예를 들어, UNI 측 어댑터(U-adaptor)(1113)가 UNI(1111) 측에 구성되고, 어댑터(N-adaptor)(1114)는 NNI(1112) 측에 구성된다. X-E 인터페이스에 기반한 네트워크 장치의 단대단 네트워킹에서, X-E 스위칭 모듈(1115)(X-E switch)은 제1 통신 장치 및 제2 통신 장치 내에 구성될 수 있다. 예를 들어, 도 2는 종단 간 경로(1116)의 개략도이다.

현재 FlexE 인터페이스를 기반으로 하는 단대단 네트워킹은 X-E를 위해 사용되고, 평평한(flat) 비계층적(non-hierarchical) 네트워킹 스위칭이다. OIF FlexE는 현재 64B/66B 비트 블록(이하 간단히 64B/66B라고 함)을 기반으로 5Gbps 레이트 슬롯(SLOT) 그래뉼래러티를 정의한다. 총 대역폭/레이트가 Q*5Gbps(Q의 값 범위는 1보다 크거나 같은 정수)인 여러 슬롯이 임의의 FlexE 클라이언트를 운반하기 위해 FlexE 기반 NNI 또는 UNI에 할당될 수 있다. X-E 네트워크의 P 노드는 각 FlexE 클라이언트를 파싱 및 추출하고 스위칭 처리를 수행할 필요가 있다. 하지만, 이것은 계층적 다중화에 대한 고려가 부족하다. 예를 들어, 도 3은 X-Ethernet 플랫 네트워킹 기술이 메트로폴리탄 영역 네트워크 및 백본 네트워크의 종단 간 네트워킹에 적용되는 통신의 개략도이다. 복수의 도시들 사이의 수만 개의 사설 회선 서비스가 스케줄링될 필요가 있다. 수렴 노드(convergence node)(도 3에 도시된 수렴) 및 백본 노드(도 3에 도시된 backbone)는 수십만 또는 수백만의 단대단 교차 연결을 관리할 필요가 있다. 관리, 운영, 및 유지 관리에 어려움이 있다. 각 코어 노드(예를 들어, 수렴 노드 및 백본 노드)는 데이터 평면 상에서 대량의 교차 연결을 처리하는 데 어려움 및 부담을 가진다.

본 출원의 실시예는 중간 노드에 대한, 네트워크 내의 중간 노드의 교차 연결의 수량에 의해 야기되는 부담을 감소시키고 네트워크 관리, 운영, 및 유지보수의 부담을 감소시키기 위한 데이터 전송 방법, 통신 장치, 및 저장 매체를 제공한다.

제1 측면에 따르면, 본 출원의 일 실시예는 데이터 전송 방법을 제공하고, 여기서 상기 방법은, Q개의 제1 코드 블록 스트림을 획득하는 단계 - 여기서 Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수임 -; 송신될 제2 코드 블록 스트림 내에, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 배치하는 단계를 포함하고, 여기서 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, M2는 양의 정수이고, 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않으며, N2는 M2보다 작지 않은 정수이다. 본 출원의 본 실시예에 의해 제공되는 해결방안에서, 코드 블록 스트림은 코드 블록 그래뉼래러티에 기반하여 다중화 및 역다중화된다. 이러한 방식으로, 제2 코드 블록 스트림은, 역다중화 측의 통신 장치에 도달하기 위해 적어도 하나의 중간 노드를 가로지르고, 중간 노드는 제2 코드 블록 스트림에 대한 역다중화를 수행하지 않는다. 그러므로, 네트워크에서 중간 노드의 교차 연결의 수량이 감소될 수 있고, 네트워크 관리, 운영, 및 유지 보수의 부담이 또한 감소될 수 있다.

선택적 구현에서, 송신될 제2 코드 블록 스트림 내에, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 배치하는 단계는, 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에, Q개의 제1 코드 블록 스트림 내의 하나의 코드 블록의 동기 헤더 영역 및 비동기 헤더 영역을 순차적으로 배치하는 단계일 수 있다. 이러한 방식으로, 제1 코드 블록 스트림 내의 코드 블록의 동기 헤더 영역 및 비동기화 영역이 순차적으로 역다중화될 수 있다.

선택적 구현에서, Q개의 제1 코드 블록 스트림 내의 하나의 코드 블록의 동기 헤더 영역 및 비동기 헤더 영역에 대응하는 모든 비트는 제2 코드 블록 스트림 내의 적어도 두 개의 코드 블록의 페이로드 영역에 상응하여 배치된다. 그러므로, 제1 코드 블록 스트림 내의 하나의 코드 블록 내에서 운반되는 비트의 총 수량이 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수보다 클 때, 이러한 방식은 제1 코드 블록 스트림 내의 코드 블록의 다중화를 구현하는 데 사용될 수 있다. 예를 들어, 제1 코드 블록 스트림 및 제2 코드 블록 스트림의 코딩 모드가 모두 64B/66B 코딩이면, 제1 코드 블록 스트림이 압축되지 않았을 때, 제2 코드 블록 스트림 내의 두 개의 코드 블록의 페이로드 영역이 제1 코드 블록 스트림 내의 하나의 코드 블록에 대응하는 비트들을 운반하기 위해 사용될 수 있다.

선택적 구현에서, 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛에 대응하고; 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나, 또는 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나, 또는 하나 이상의 데이터 유닛 내의 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함한다. 이러한 방식으로, 데이터 유닛은 헤드 코드 블록 및/또는 테일 코드 블록을 사용하여 그 경계가 결정될 수 있다. 그러므로, 통신 장치는 제2 코드 블록 스트림 내의 각 데이터 유닛의 경계를 식별할 수 있다. 이것은 Q개의 제1 코드 블록 스트림을 역다중화하기 위한 기초를 마련한다.

선택적 구현에서, 적어도 하나의 데이터 코드 블록은 적어도 하나의 타입-1 데이터 코드 블록을 포함하고, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되고, 제2 코드 블록 스트림 내의 하나의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2이다. 이러한 방식으로, 제1 코드 블록 스트림 내의 코드 블록은 제2 코드 블록 스트림 내에서 운반될 수 있다. 그러므로, 코드 블록 그래뉼래러티에 기반한 코드 블록 스트림의 다중화가 구현되고, 데이터 전송의 효율이 향상된다.

선택적 구현에서, 종래 기술과의 호환성을 위해, 헤드 코드 블록은 S 코드 블록이고 및/또는 테일 코드 블록은 T 코드 블록이다.

선택적 구현에서, 제2 코드 블록 스트림 내에서 운반되는 Q개의 제1 코드 블록 스트림 내의 하나의 코드 블록에 대해, 제2 코드 블록 스트림은 코드 블록에 대응하는 식별자 지시 정보를 더 포함하며, 여기서 식별자 지시 정보는 코드 블록에 대응하는 제1 코드 블록 스트림을 지시하기 위해 사용된다. 이러한 방식으로, 식별자 지시 정보는, 역다중화 측의 통신 장치에게, 제1 코드 블록 스트림으로부터 획득되면서 또한 제2 코드 블록 스트림 내에서 운반되는 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자를 지시하기 위해 사용될 수 있다. 이것은 역다중화 측의 통신 장치에 의해 Q개의 제1 코드 블록 스트림을 역다중화하기 위한 기초를 마련한다.

선택적 구현에서, 송신될 제2 코드 블록 스트림 내에, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 배치하는 단계는, 처리될 코드 블록 시퀀스를 획득하기 위해 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해 코드 블록 기반 시분할 다중화를 수행하는 단계 - 여기서 각각의 Q개의 제1 코드 블록 스트림은 적어도 하나의 슬롯에 대응하고, 상기 처리될 코드 블록 시퀀스 내에 포함된 코드 블록의 순서는 처리될 코드 블록 시퀀스 내에 포함된 코드 블록에 대응하는 슬롯의 순서와 매칭함 -; 및 송신될 제2 코드 블록 스트림 내에, 상기 처리될 코드 블록 시퀀스에 대응하는 비트를 배치하는 단계를 포함한다. 이러한 방식으로, 역다중화 측은, 코드 블록의 순서와 슬롯의 순서 사이의 관계에 기반하여, Q개의 제1 코드 블록 스트림으로부터 획득되면서 또한 처리될 코드 블록 시퀀스 내에 포함되는 코드 블록에 대응하는 슬롯을 결정할 수 있고, 또한 슬롯과 Q개의 제1 코드 블록 스트림 사이의 대응관계에 기반하여, 각 코드 블록에 대응하는 제1 코드 블록 스트림을 결정하고, 또한 제2 코드 블록 스트림 내에서 운반되는 Q개의 제1 코드 블록 스트림들을 복원할 수 있다.

선택적 구현에서, 슬롯 할당 지시 정보는 제2 코드 블록 스트림 내의 프리셋 코드 블록 내에서 운반되고; 슬롯 할당 지시 정보는 Q개의 제1 코드 블록 스트림과 슬롯 사이의 대응관계를 지시하기 위해 사용된다. 슬롯과 제1 코드 블록 스트림 사이의 대응관계가 슬롯 할당 지시 정보를 사용하여 역다중화 측에 통지되어서, 다중화 측의 통신 장치가 슬롯을 Q개의 제1 코드 블록 스트림에 보다 유연하게 할당하는 것이 가능하게 될 수 있다.

선택적 구현에서, 송신될 제2 코드 블록 스트림 내에, 처리될 코드 블록 시퀀스에 대응하는 비트를 배치하는 단계는: 압축된 코드 블록 시퀀스를 획득하기 위해 처리될 코드 블록 시퀀스 내의 R개의 연속하는 코드 블록을 압축하는 단계 - 여기서 R은 양의 정수임 -; 및 송신될 제2 코드 블록 스트림 내에, 압축된 코드 블록 시퀀스에 대응하는 비트를 배치하는 단계를 포함한다. 이러한 방식으로, 제2 코드 블록 스트림 내에서 운반되는 제1 코드 블록 스트림에 대응하는 비트의 수량이 감소될 수 있고, 데이터 전송 효율이 향상된다.

선택적 구현에서, R이 1보다 크면, R개의 연속하는 코드 블록은 적어도 두 개의 코드 블록을 포함하고, 두 개의 코드 블록이 획득되는 두 개의 제1 코드 블록 스트림은 두 개의 서로 다른 제1 코드 블록 스트림이다. 구체적으로, 본 출원의 본 실시예에서, 서로 다른 제1 코드 블록 스트림으로부터의 복수의 코드 블록이 압축될 수 있다. 그러므로, 코드 블록 다중화 및 역다중화 해결방안에서 복수의 코드 블록을 압축하고 전송 효율을 더욱 향상시키는 효과가 달성된다.

선택적 구현에서, 압축된 코드 블록 시퀀스의 코딩 형태는 M3/N3이고, M3은 양의 정수이고, N3은 M3보다 작지 않은 정수이고; 제2 코드 블록 스트림 내에 포함된 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3 및 M2의 공배수와 M2에 기반하여 결정되거나, 또는. 제2 코드 블록 스트림 내에 포함된 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3 및 M2의 최소 공배수와 M2에 기반하여 결정된다. 이러한 방식으로, 제1 코드 블록 스트림 내의 정수의 코드 블록이 제2 코드 블록 스트림 내의 하나의 데이터 유닛으로 로딩될 수 있다(이 형태는 또한 경계 정렬(boundary alignment)로 기술될 수 있다).

선택적 구현에서, Q개의 제1 코드 블록 스트림이 수신된 후, 그리고 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트가 송신될 제2 코드 블록 스트림에 배치되기 전에, 상기 방법은, Q개의 제1 코드 블록 스트림 내의 제1 코드 블록 스트림에 대해, 제1 코드 블록 스트림의 대역폭 및 제1 코드 블록 스트림에 대응하는 슬롯의 총 대역폭에 기반하여 제1 코드 블록 스트림 상에서 유휴 유휴 코드 블록의 추가 또는 삭제 처리를 수행하는 단계를 포함하고, 여기서 제1 코드 블록 스트림에 대응하는 슬롯의 총 대역폭은 제1 코드 블록 스트림에 대응하는 슬롯의 수량 및 제1 코드 블록 스트림에 대응하는 각 슬롯에 할당된 대역폭에 기반하여 결정된다. 이러한 방식으로, 제1 코드 블록 스트림의 레이트와 제1 코드 블록 스트림에 할당된 슬롯에 대응하는 총 레이트 사이의 적응이 구현될 수 있다.

제2 측면에 따르면, 본 출원의 실시예는 데이터 전송 방법을 제공하고, 여기서 상기 방법은, 제2 코드 블록 스트림을 수신하는 단계 - 여기서 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수이고, 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, M2는 양의 정수이고, 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않으며, N2는 M2보다 작지 않은 정수임 -; 및 Q개의 제1 코드 블록 스트림을 역다중화하는 단계를 포함한다. 본 출원의 본 실시예에 의해 제공되는 해결방안에서, 코드 블록 스트림은 코드 블록 그래뉼래러티에 기반하여 다중화 및 역다중화된다. 이러한 방식으로, 제2 코드 블록 스트림은 역다중화 측의 통신 장치에 도달하기 위해 적어도 하나의 중간 노드를 가로지르고, 중간 노드는 제2 코드 블록 스트림에 대한 역다중화를 수행하지 않는다. 그러므로, 중간 노드에 대한 네트워크 내의 중간 노드의 교차 연결의 수량이 감소될 수 있고, 네트워크 관리, 운영, 및 유지 보수의 부담도 감소될 수 있다.

선택적 구현에서, Q개의 제1 코드 블록 스트림 내의 하나의 코드 블록의 동기 헤더 영역 및 비동기 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역에 순차적으로 배치된다. 이러한 방식으로, 제1 코드 블록 스트림 내의 코드 블록의 동기 헤더 영역 및 비동기화 영역이 순차적으로 역다중화될 수 있다.

선택적 구현에서, Q개의 제1 코드 블록 스트림 내의 하나의 코드 블록의 동기 헤더 영역 및 비동기 헤더 영역에 대응하는 모든 비트는 제2 코드 블록 스트림 내의 적어도 두 개의 코드 블록의 페이로드 영역 내에 상응하여 배치된다. 그러므로, 제1 코드 블록 스트림 내의 하나의 코드 블록 내에서 운반되는 비트의 총 수량이 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수보다 클 때, 이러한 방식은 제1 코드 블록 스트림 내의 코드 블록의 다중화를 구현하는 데 사용될 수 있다. 예를 들어, 제1 코드 블록 스트림 및 제2 코드 블록 스트림의 코딩 모드가 모두 64B/66B 코딩이면, 제1 코드 블록 스트림이 압축되지 않을 때, 제2 코드 블록 스트림 내의 두 개의 코드 블록의 페이로드 영역이 제1 코드 블록 스트림 내의 하나의 코드 블록에 대응하는 비트를 운반하기 위해 사용될 수 있다.

선택적 구현에서, 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛에 대응하고; 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나, 또는 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나, 또는 하나 이상의 데이터 유닛 내의 하나의 데이터 유닛은 하나 이상의 데이터 코드 블록 및 테일 코드 블록을 포함한다. 이러한 방식으로, 데이터 유닛은 헤드 코드 블록 및/또는 테일 코드 블록을 사용하여 그 경계가 결정될 수 있다. 그러므로, 통신 장치는 제2 코드 블록 스트림 내의 각 데이터 유닛의 경계를 식별할 수 있다. 이것은 Q개의 제1 코드 블록 스트림을 역다중화하기 위한 기초를 마련한다.

선택적 구현에서, 적어도 하나의 데이터 코드 블록은 적어도 하나의 타입-1 데이터 코드 블록을 포함하고, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 적어도 하나의 타입-1 데이터 코드 블록 내의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되고, 제2 코드 블록 스트림 내의 하나의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2이다. 이러한 방식으로, 제1 코드 블록 스트림 내의 코드 블록은 제2 코드 블록 스트림 내에서 운반될 수 있다. 그러므로, 코드 블록 그래뉼래러티에 기반한 코드 블록 스트림의 다중화가 구현되고, 데이터 전송의 효율이 향상된다.

선택적 구현에서, 종래 기술과의 호환성을 위해, 헤드 코드 블록은 S 코드 블록이고 및/또는 테일 코드 블록은 T 코드 블록이다.

선택적 구현에서, 제2 코드 블록 스트림 내에서 운반되는 Q개의 제1 코드 블록 스트림 내의 하나의 코드 블록에 대해, 제2 코드 블록 스트림은 코드 블록에 대응하는 식별자 지시 정보를 더 포함하며, 여기서 식별자 지시 정보는 코드 블록에 대응하는 제1 코드 블록 스트림을 지시하기 위해 사용된다. 이러한 방식으로, 식별자 지시 정보는, 역다중화 측의 통신 장치에게, 제1 코드 블록 스트림으로부터 획득되면서 또한 제2 코드 블록 스트림 내에서 운반되는 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자를 지시하기 위해 사용될 수 있다. 이것은 역다중화 측의 통신 장치에 의해 Q개의 제1 코드 블록 스트림을 역다중화하기 위한 기초를 마련할 수 있다.

선택적 구현에서, Q개의 제1 코드 블록 스트림들을 역다중화하는 단계는, 압축 해제될 코드 블록 시퀀스를 획득하기 위해, 제2 코드 블록 스트림의 페이로드 영역 내에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록들에 대응하는 비트를 획득하는 단계; 및 압축 해제될 코드 블록 시퀀스에 기반하여 Q개의 제1 코드 블록 스트림을 역다중화하는 단계를 포함한다. 제2 코드 블록 스트림의 페이로드 영역 내에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트가 코드 블록 그래뉼래러티로서 획득 및 결정되고, 또한, 압축 해제될 코드 블록 시퀀스가 형성된다. 또한, 압축 해제될 코드 블록 시퀀스 내의 각 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자가 결정되고, Q개의 제1 코드 블록 스트림은 역다중화된다. 이러한 방식으로, 코드 블록 그래뉼래러티에 기반한 역다중화가 구현된다.

선택적 구현에서, 압축 해제될 코드 블록 시퀀스 내의 하나의 코드 블록이 적어도 두 개의 코드 블록을 압축함으로써 획득되면, 적어도 두 개의 코드 블록은 두 개의 서로 다른 제1 코드 블록 스트림에 대응한다. 구체적으로, 본 출원의 본 실시예에서, 서로 다른 제1 코드 블록 스트림으로부터의 복수의 코드 블록이 압축될 수 있다. 그러므로, 코드 블록 다중화 및 역다중화 해결방안에서의 복수의 코드 블록을 압축하고 전송 효율을 더욱 향상시키는 효과가 달성된다.

선택적 구현에서, 슬롯 할당 지시 정보는 제2 코드 블록 스트림 내의 프리셋 코드 블록 내에서 운반되고; 슬롯 할당 지시 정보는 Q개의 제1 코드 블록 스트림과 슬롯 사이의 대응관계를 지시하기 위해 사용된다. 슬롯과 제1 코드 블록 스트림 사이의 대응관계가 슬롯 할당 지시 정보를 사용하여 역다중화 측에 통지되어서, 다중화 측의 통신 장치가 슬롯을 Q개의 제1 코드 블록 스트림에보다 유연하게 할당하는 것이 가능해질 수 있다.

선택적 구현에서, 압축 해제될 코드 블록 시퀀스에 기반하여 Q개의 제1 코드 블록 스트림들을 역다중화하는 단계는, 복원될 코드 블록 시퀀스를 획득하기 위해 압축 해제될 코드 블록 시퀀스를 압축 해제하는 단계; 및 Q개의 제1 코드 블록 스트림을 획득하기 위해, 복원될 코드 블록 시퀀스에 기반하여, 복원될 코드 블록 시퀀스 내의 각 코드 블록에 대응하는 제1 코드 블록 스트림을 결정하여 단계를 포함하고, 여기서 제1 코드 블록 스트림은 적어도 하나의 슬롯에 대응하고, 복원될 코드 블록 시퀀스 내에 포함된 코드 블록의 순서는 복원될 코드 블록 시퀀스 내에 포함된 코드 블록에 대응하는 슬롯의 순서와 매칭한다. 이러한 방식으로, 역다중화 측은, 코드 블록의 순서와 슬롯의 순서 사이의 관계에 기반하여, Q개의 제1 코드 블록 스트림으로부터 획득되면서 또한 복원될 코드 블록 시퀀스 내에 포함되는 코드 블록에 대응하는 슬롯을 결정할 수 있고, 또한 슬롯과 Q개의 제1 코드 블록 스트림 사이의 대응관계에 기반하여, 각 코드 블록에 대응하는 제1 코드 블록 스트림을 결정할 수 있고, 또한, 제2 코드 블록 스트림 내에서 운반되는 Q개의 제1 코드 블록 스트림을 복원할 수 있다.

선택적 구현에서, 압축된 코드 블록 시퀀스의 코딩 형태는 M3/N3이고, M3은 양의 정수이고, N3은 M3보다 작지 않은 정수이고; 제2 코드 블록 스트림 내에 포함된 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3 및 M2의 공배수와 M2에 기반하여 결정되거나, 또는 제2 코드 블록 스트림 내에 포함된 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3 및 M2의 최소 공배수와 M2에 기반하여 결정된다. 이러한 방식으로, 제1 코드 블록 스트림 내의 정수 개의 코드 블록이 제2 코드 블록 스트림 내의 하나의 데이터 유닛으로 로딩될 수 있다(이 형태는 또한 경계 정렬로 기술될 수 있다).

제3 측면에 따르면, 본 출원의 일 실시예는 통신 장치를 제공하고, 여기서 통신 장치는 메모리, 송수신기, 및 프로세서를 포함하고, 여기서 메모리는 명령을 저장하도록 구성되고; 프로세서는 메모리 내에 저장된 명령을 실행하고, 신호를 수신하고 신호를 송신하도록 송수신기를 제어하고; 프로세서가 메모리 내에 저장된 명령을 실행할 때, 통신 장치는 제1 측면 또는 제1 측면의 임의의 방법을 수행하도록 구성된다.

제4 측면에 따르면, 본 출원의 일 실시예는 통신 장치를 제공하고, 여기서 통신 장치는 메모리, 송수신기, 및 프로세서를 포함하고, 여기서 메모리는 명령을 저장하도록 구성되고; 프로세서는 메모리 내에 저장된 명령을 실행하고, 신호를 수신하고 신호를 송신하도록 송수신기를 제어하고; 프로세서가 메모리 내에 저장된 명령을 실행할 때, 통신 장치는 제2 측면 또는 제2 측면의 임의의 방법을 수행하도록 구성된다.

제5 측면에 따르면, 본 출원의 일 실시예는 제1 측면 또는 제1 측면의 임의의 방법을 구현하도록 구성되고, 또한 앞서 설명한 방법의 단계를 각각 구현하도록 각각 구성된 대응하는 기능 모듈을 포함하는 통신 장치를 제공한다. 기능은 하드웨어에 의해 구현되거나, 또는 하드웨어에 의해 실행되는 대응하는 소프트웨어에 의해 구현될 수 있다. 하드웨어 또는 소프트웨어는 앞서 설명한 기능에 대응하는 하나 이상의 모듈을 포함한다.

가능한 설계에서, 통신 장치의 구조는 다중화/역다중화부 및 송수신부를 포함한다. 상기 부는 앞서 설명한 방법 예시에서 대응하는 기능을 수행할 수 있다. 세부사항에 대해, 방법 예시의 상세 설명이 참조된다. 세부 사항은 여기서 다시 설명되지 않는다.

제6 측면에 따르면, 본 출원의 일 실시예는 제2 측면 또는 제2 측면의 임의의 방법을 구현하도록 구성되고, 또한 앞서 설명한 방법의 단계들을 각각 구현하도록 각각 구성된 대응하는 기능 모듈을 포함하는 통신 장치를 제공한다. 기능은 하드웨어에 의해 구현되거나, 또는 하드웨어에 의해 실행되는 대응하는 소프트웨어에 의해 구현될 수 있다. 하드웨어 또는 소프트웨어는 앞서 설명한 기능에 대응하는 하나 이상의 모듈을 포함한다.

가능한 설계에서, 통신 장치의 구조는 다중화/역다중화부 및 송수신부를 포함한다. 상기 부는 앞서 설명한 방법 예시에서 대응하는 기능을 수행할 수 있다. 세부사항에 대해, 방법 예시의 상세 설명이 참조된다. 세부 사항은 여기서 다시 설명되지 않는다.

제7 측면에 따르면, 본 출원의 일 실시예는 컴퓨터 저장 매체를 제공하고, 여기서 컴퓨터 저장 매체는 명령을 저장하고, 명령이 컴퓨터 상에서 구동될 때, 컴퓨터는 제1 측면 또는 제1 측면의 임의의 가능한 구현의 방법을 수행할 수 있게 된다.

제8 측면에 따르면, 본 출원의 일 실시예는 컴퓨터 저장 매체를 제공하고, 여기서 컴퓨터 저장 매체는 명령을 저장하고, 명령이 컴퓨터 상에서 구동될 때, 컴퓨터는 제2 측면 또는 제2 측면의 임의의 가능한 구현의 방법을 수행할 수 있게 된다.

제9 측면에 따르면, 본 출원의 일 실시예는 명령을 포함하는 컴퓨터 프로그램 제품을 제공하고, 여기서 컴퓨터 프로그램 제품이 컴퓨터 상에서 구동될 때, 컴퓨터는 제1 측면 또는 제1 측면의 임의의 가능한 구현의 방법을 수행할 수 있게 된다.

제10 측면에 따르면, 본 출원의 일 실시예는 명령을 포함하는 컴퓨터 프로그램 제품을 제공하고, 여기서 컴퓨터 프로그램 제품이 컴퓨터 상에서 구동될 때, 컴퓨터는 제2 측면 또는 제2 측면의 임의의 가능한 구현의 방법을 수행할 수 있게 된다.

도 1은 플렉서블 이더넷 프로토콜에 기반한 통신 시스템의 개략도이다;
도 2는 X-E 통신 시스템의 개략적인 구조도이다;
도 3은 단대단 통신의 개략도이다;
도 4는 본 출원의 일 실시예가 적용될 수 있는 통신 시스템의 개략적인 구조도이다;
도 5는 본 출원의 일 실시예가 적용될 수 있는 다른 통신 시스템의 개략적인 구조도이다;
도 6은 본 출원의 일 실시예에 따른 네트워크 시스템의 개략적인 구조도이다;
도 7은 본 출원의 일 실시예에 따른 데이터 전송 방법의 개략적인 흐름도이다;
도 8은 본 출원의 일 실시예에 따른 코드 블록의 개략적인 구조도이다;
도 9는 본 출원의 일 실시예에 따른 다른 코드 블록의 개략적인 구조도이다;
도 10은 본 출원의 일 실시예에 따른 코드 블록의 개략적인 구조도이다;
도 11은 본 출원의 일 실시예에 따른 데이터 코드 블록의 개략적인 구조도이다;
도 12는 본 출원의 일 실시예에 따른 T7 코드 블록의 개략적인 구조도이다;
도 13은 본 출원의 일 실시예에 따른 유휴 코드 블록의 개략적인 구조도이다;
도 14는 본 출원의 일 실시예에 따른 다른 코드 블록의 개략적인 구조도이다;
도 15는 본 출원의 일 실시예에 따른 FlexE 프레임의 개략적인 구조도이다;
도 16은 본 출원의 일 실시예에 따라 제2 코드 블록 스트림 내에서 전송되는 슬롯 할당 지시 정보의 개략적인 구조도이다;
도 17은 본 출원의 일 실시예에 따른 코드 블록 스트림의 다중화의 개략적인 구조도이다;
도 18은 본 출원의 일 실시예에 따른 제1 코드 블록 스트림의 개략적인 구조도이다;
도 19는 본 출원의 일 실시예에 따른 제2 코드 블록 스트림의 개략적인 구조도이다;
도 20은 본 출원의 일 실시예에 따른 다른 제2 코드 블록 스트림의 개략적인 구조도이다;
도 21은 본 출원의 일 실시예에 따른 압축 처리 방식의 개략도이다;
도 22는 본 출원의 일 실시예에 따른 압축 처리 방식의 개략도이다;
도 23은 본 출원의 일 실시예에 따른 데이터 전송 방법의 개략적인 흐름도이다;
도 24는 본 출원의 일 실시예에 따른 데이터 전송의 개략적인 구조도이다;
도 25는 본 출원의 일 실시예에 따른 통신 장치의 개략적인 구조도이다;
도 26은 본 출원의 일 실시예에 따른 다른 통신 장치의 개략적인 구조도이다;
도 27은 본 출원의 일 실시예에 따른 다른 통신 장치의 개략적인 구조도이다; 그리고
도 28은 본 출원의 일 실시예에 따른 다른 통신 장치의 개략적인 구조도이다.

본 출원의 실시예에서의 기술적 해결방안은 다양한 통신 시스템, 예를 들어, 모바일 베어러 프론트홀 또는 백홀, 메트로폴리탄 멀티 서비스 베어링, 데이터 센터 상호 연결, 산업 통신 등의 분야의 이더넷 기술에 기반한 통신 시스템, 및 산업 장치 또는 통신 장치 내의 서로 다른 컴포넌트 또는 모듈 사이의 통신을 위한 시스템에 적용될 수 있음이 이해되어야 한다.

예를 들어, 도 4는 본 출원의 실시예가 적용될 수 있는 통신 시스템의 개략적인 구조도이다. 도 4에 도시된 대로, 통신 시스템은 복수의 통신 장치를 포함하고, 코드 블록 스트림은 통신 장치 사이에서 전송된다.

본 출원의 본 실시예 내의 통신 장치는 네트워크 장치일 수 있고, 예를 들어 X-E 네트워크 내의 네트워크 에지(edge)에서 PE 노드라고 불리는 통신 장치일 수 있거나, 또는 X-E 네트워크 내의 네트워크 내에서 P 노드라고 불리는 통신 장치일 수 있거나, 또는 다른 베어러 네트워크, 예를 들어, 광 전송 네트워크(Optical Transport Network, OTN)에 액세스하기 위한 또는 파장 분할 다중화(Wavelength Division Multiplexing, WDM)를 위한 사용자 장비로서 사용될 수 있다.

도 4에 도시된 대로, 본 출원의 본 실시예에서 제공되는 통신 장치는 다중화/역다중화부(multiplexing/demultiplexing unit)를 갖고, 예를 들어, 도 4에 도시된 대로, 통신 장치(3105) 내의 다중화/역다중화부(3301), 통신 장치(3107) 내의 다중화/역다중화부(3302), 및 통신 장치(3109) 내의 다중화/역다중화부(3302)이다. 다중화/역다중화부를 갖는 통신 장치는 복수의 수신된 코드 스트림에 대해 다중화를 구현할 수 있거나(본 출원의 본 실시예 내의 다중화는 일부 문서에서 멀티플렉싱으로 지칭될 수 있음), 또는 수신된 코드 스트림에 대해 역다중화를 구현할 수 있다(본 출원의 본 실시예 내의 역다중화는, 일부 문서에서 디멀티플렉싱으로 지칭될 수 있다). 다음은 도 4을 참조하여 설명을 위한 예시를 사용한다.

도 4에서, 통신 장치(3101)는 코드 블록 스트림(3201)을 통신 장치(3105)에게 출력하고; 통신 장치(3102)는 코드 블록 스트림(3202)을 통신 장치(3105)에게 출력하고; 통신 장치(3103)는 코드 블록 스트림(3203)을 통신 장치(3105)에게 출력한다. 통신 장치(3105)는 다중화/역다중화부(3301)를 포함한다. 통신 장치(3105)는 수신된 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)을 전송을 위해 하나의 코드 블록 스트림(3205)으로 다중화할 수 있다.

더 나아가, 멀티 레벨 다중화가 본 출원의 본 실시예에서 구현될 수 있다. 예를 들어, 도 4의 통신 장치(3105)는 코드 블록 스트림(3205)을 통신 장치(3107)에게 출력할 수 있다. 코드 블록 스트림(3205)은 다중화된 코드 블록 스트림이다. 통신 장치(3107)는, 다중화/역다중화부(3302)를 사용하여, 통신 장치(3104)에 의해 출력된 코드 블록 스트림(3204), 통신 장치(3106)에 의해 출력된 코드 블록 스트림(3206), 및 통신 장치(3105)에 의해 출력된 다중화된 코드 블록 스트림(3205)을 재다중화(re-multiplex)하고, 다중화된 코드 블록 스트림(3207)을 출력할 수 있다. 달리 말해서, 통신 장치(3107)는 코드 블록 스트림(3204), 다중화된 코드 블록 스트림(3205), 및 코드 블록 스트림(3206)을 하나의 코드 블록 스트림(3207)으로 다중화한다.

다중화된 코드 블록 스트림(3207)은 통신 장치(3107)와 통신 장치(3108)와 통신 장치(3109) 사이에서 전송될 수 있다. 통신 장치 내의 다중화/역다중화부는 역다중화 기능을 더 가질 수 있다. 도 4에 도시된 통신 장치(3109) 내의 다중화/역다중화부(3303)는 수신된 코드 블록 스트림(3207)에 대해 역다중화를 수행하고, 역다중화된 코드 블록 스트림을 해당하는 통신 장치에게 송신, 예를 들어, 역다중화된 코드 블록 스트림(3204)을 통신 장치(3110)에게, 역다중화된 코드 블록 스트림(3201)을 통신 장치(3111)에게, 역다중화된 코드 블록 스트림(3202)을 통신 장치(3112)에게, 역다중화된 코드 블록 스트림(3203)을 통신 장치(3113)에게, 역다중화된 코드 블록 스트림(3206)을 통신 장치(3114)에게 송신할 수 있다.

선택적 구현 해결방안에서, 다중화/역다중화부(3303)는 먼저 코드 블록 스트림(3207)으로부터 코드 블록 스트림(3204), 코드 블록 스트림(3205), 및 코드 블록 스트림(3206)을 역다중화할 수 있고, 또한 다중화/역다중화부(3303)는 코드 블록 스트림(3205)으로부터 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)을 역다중화한다. 선택적 구현에서, 도 4의 통신 장치(3109) 내의 다중화/역다중화부(3303)는 두 개의 서브 다중화/역다중화부를 포함할 수 있고, 여기서 하나의 서브 다중화/역다중화부는 코드 블록 스트림(3207)으로부터 코드 블록 스트림(3204), 코드 블록 스트림(3205), 및 코드 블록 스트림(3206)을 역다중화하도록 구성되고, 코드 블록 서브 스트림(3205)을 다른 서브 다중화/역다중화부에게 송신하고, 다른 서브 다중화/역다중화부는 코드 블록 스트림(3205)으로부터 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)을 역다중화한다.

예를 들어, 도 5는 본 출원의 실시예가 적용될 수 있는 다른 통신 시스템의 개략적인 구조도를 제공한다. 도 5에 도시된 대로, 통신 장치(3109)에 의해 코드 블록 스트림(3207)을 수신하는 프로세스는 도 4의 프로세스와 일치하고, 여기서 다시 설명되지 않는다. 도 4에 도시된 해결방안과의 차이점은, 통신 장치(3109) 내의 다중화/역다중화부(3303)가 수신된 코드 블록 스트림(3207)으로부터 코드 블록 스트림(3204), 코드 블록 스트림(3205), 및 코드 블록 스트림(3206)을 역다중화하고, 코드 블록 스트림(3204)을 통신 장치(3110)에게 송신하고, 코드 블록 스트림(3205)을 통신 장치(3115)에게 송신하고, 그리고 코드 블록 스트림(3204)을 통신 장치(3114)에게 송신한다는 것에 있다. 통신 장치(31105) 내의 다중화/역다중화부(3304)는 수신된 코드 블록 스트림(3205)으로부터 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)을 역다중화하고, 코드 블록 스트림(3201)을 통신 장치(3111)에게 송신하고, 코드 블록 스트림(3202)을 통신 장치(3112)에게 송신하고, 코드 블록 스트림(3203)을 통신 장치(3113)에게 송신한다.

구체적으로, 본 출원의 본 실시예에서, 다중화 측 및 역다중화 측은 모두 유연하게 구성될 수 있다. 예를 들어, 도 4에서, 두 단계(two-level) 다중화가, 코드 블록 스트림(3207)을 얻기 위해, 다중화/역다중화부(3301) 및 다중화/역다중화부(3302)를 사용하여 수행되고; 그러나, 역다중화 측에서, 도 4에 도시된 대로, 다중화/역다중화부(3303)는 코드 블록 스트림으로부터 코드 블록 스트림(3204), 코드 블록 스트림(3201), 코드 블록 스트림(3202), 코드 블록 스트림(3203), 및 코드 블록 스트림(3206)을 역다중화하고; 또는 도 5에 도시된 대로, 다중화/역다중화부(3303)는 먼저, 수신된 코드 블록 스트림(3207)으로부터 코드 블록 스트림(3204), 코드 블록 스트림(3205), 및 코드 블록 스트림(3206)을 역다중화하고, 이후 다중화/역다중화부(3304)는 수신된 코드 블록 스트림(3205)으로부터 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)을 역다중화한다.

도 4 및 도 5에 도시된 해결방안으로부터 알 수 있는 대로, 오직 하나의 코드 블록 스트림이 통신 장치(3107)와 통신 장치(3108)와 통신 장치(3109) 사이에서 전송되고, 전송 경로 상의 통신 장치는 복수의 다중화된 코드 블록 스트림을 파싱하지 않고서, 하나의 다중화된 코드 블록 스트림만을 처리할 필요가 있다.

분명히, 본 출원의 본 실시예에 의해 제공되는 해결방안을 적용하는 것은 중간 노드(중간 노드는 도 4 내의 통신 장치(3108) 등일 수 있음)의 교차 연결(cross-connection)의 수량을 감소시킬 수 있고, 네트워크 관리, 운영, 및 유지보수에서 작업량을 감소시킬 수 있다.

예를 들어, 도 6은 본 출원의 일 실시예에 따른 네트워크 시스템의 개략적인 구조도이다. X-이더넷에서, 교차 연결이 종래의 이더넷 인터페이스, 파이버 채널(Fiber Channel, FC) 기술의 파이버 채널 인터페이스, 공통 공용 무선 인터페이스(Common Public Radio interface, CPRI), 동기식 디지털 계층 SDH/SONET, 광 전송 네트워크(optical transport network, OTN), 및 FlexE 인터페이스 상의 공통 데이터 유닛 시퀀스 스트림에 기반하여 수행될 수 있고, 특정 프로토콜과 독립된 단대단(end-to-end) 네트워킹 기술이 제공되며, 여기서 스위치된 객체는 공통 데이터 단위 시퀀스 스트림이다. 데이터 유닛 시퀀스 스트림으로부터 FlexE 슬롯으로의 또는 대응하는 물리적 인터페이스로의 레이트 적응(Rate adaptation)은 유휴(idle) 코드 블록의 추가 또는 삭제를 수반하여 구현될 수 있다. 구체적으로, 교차 연결은 64B/66B 코드 블록 스트림에 기반하여 수행될 수 있거나, 또는 교차 연결은 64B/66B 코드 블록 스트림이 디코딩된 이후 공통 데이터 유닛 스트림에 기반하여 수행될 수 있다. 도 6에 도시된 대로, 복수의 유형의 데이터는, 예를 들어, 모바일 프론트홀 CPRI, 또는 모바일 백홀 이더넷, 또는 엔터프라이즈 SDH, 또는 이더넷 사설 회선의 두 종단의 액세스 측 상에서 액세스될 수 있다. 도 6에 도시된 예시에서, 본 출원의 본 실시예가 사용된 후, X-E의 수렴 노드(convergence node)(도 6에 도시된 convergence)는, 수렴 노드 및 백본 노드에 의해 처리될 필요가 있는 교차 연결의 수량을 감소시키기 위해, Q개의 서비스 코드 스트림을 하나의 코드 스트림으로 다중화(multiplex)할 수 있다. 도 3 및 도 6 사이의 비교로부터 알 수 있는 대로, 본 출원의 본 실시예에 의해 제공되는 해결방안을 적용하는 것은, 코어 노드(core node)(예를 들어,도 6에 도시된 수렴 노드 및 백본 노드)에 의해 데이터 평면 상에서 처리되는 교차 연결의 수량을 효과적으로 감소시키고 코드 노드의 부담을 감소시킬 수 있다. 본 출원의 본 실시예에서, *는 곱셈을 나타낸다.

앞선 설명에 기반하여, 본 출원의 일 실시예는 데이터 전송 방법을 제공한다. 다중화 측에서, 데이터 전송 방법은 도 4 및 도 5 내의 통신 장치(3105) 및 통신 장치(3107)에 의해 수행될 수 있다. 역다중화 측에서, 데이터 전송 방법은 도 4 내의 통신 장치(3109) 및 도 5 내의 통신 장치(3205)에 의해 수행될 수 있다. 본 출원의 본 실시예에서, 다중화 측의 통신 장치는 또한 제1 통신 장치로 지칭될 수 있고, 역다중화 측의 통신 장치는 제2 통신 장치로 지칭된다. 선택적으로, 통신 장치는 다중화 기능을 가질 수 있고, 역다중화 기능을 더 가질 수 있다. 구체적으로, 동일한 통신 장치는 데이터 전송 링크 내의 다중화 측의 제1 통신 장치일 수 있고, 다른 데이터 전송 링크 프로세스에서의 역다중화 측의 제2 통신 장치일 수 있다. 예를 들어, 도 7은 본 출원의 일 실시예에 따른 데이터 전송 방법의 개략적인 흐름도이다. 도 7에 도시된 대로, 상기 방법은 다음 단계를 포함한다.

단계 4101: 제1 통신 장치는 Q개의 제1 코드 블록 스트림을 획득하고, 여기서 Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수이다.

단계 4102: 제1 통신 장치는, 송신될 제2 코드 블록 스트림 내에, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 배치하고, 여기서 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, M2는 양의 정수이고, 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않으며, N2는 M2보다 작지 않은 정수이다. 송신될 제2 코드 블록 스트림 내에, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 배치하는 것은, 또한 송신될 제2 코드 블록 스트림 내에, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 다중화(또는 인터리빙, 영어로 interleaving으로 표현될 수 있음)하는 것으로 기술될 수 있다.

본 출원의 본 실시예에서, 선택적으로, 제1 코드 블록 스트림 및 제2 코드 블록 스트림의 코딩 모드는 동일할 수 있다. 달리 말해서, M1은 M2와 동일하거나 서로 다를 수 있고, N1은 N2와 동일하거나 서로 다를 수 있다. 예를 들어, 제1 코드 블록 스트림의 코딩 모드는 8B/10B 코딩 모드이고, 제2 코드 블록 스트림의 코딩 모드는 64B/66B 코딩 모드이거나; 또는 제1 코드 블록 스트림의 코딩 모드는 64B/65B 코딩 모드이고, 제2 코드 블록 스트림의 코딩 모드는 64B/66B 코딩 모드이다.

선택적으로, 본 출원의 본 실시예에 의해 제공되는 해결방안이 도 4에 적용될 때. 적어도 하나의 제1 통신 장치는 제1 통신 장치(3107)와 제1 통신 장치(3109) 사이에 포함된다. 코드 블록 스트림(3207)을 수신할 때, 제1 통신 장치는 코드 블록 스트림(3207)을 역다중화하지 않는다. 구체적으로, 제2 코드 블록 스트림은 역다중화 측의 제2 통신 장치에 도달하기 위해 적어도 하나의 중간 노드를 가로지르고(traverse), 중간 노드는 제2 코드 블록 스트림에 대해 역다중화를 수행할 필요가 없다. 본 출원의 본 실시예가 X-E에 적용될 때, 프로세스는 또한 다음과 같이 설명될 수 있다: 제2 코드 블록 스트림은 전송을 위해, 현재 노드 및 다음 노드의 플렉서블 이더넷 인터페이스 그룹 내의 슬롯의 조합을 포함하는 베어러 파이프로 순차적으로 진입하고, 그리고 역다중화 측의 제2 통신 장치에 도달하기 위해 네트워크를 가로지른다. 선택적으로, 중간 노드는 제2 코드 블록 스트림 및 다른 코드 블록 스트림에 대해 다시 다중화를 수행할 수 있다. 이는 본 출원의 본 실시예에서 한정되지 않는다. 본 출원의 본 실시예에 의해 제공되는 해결방안에서, 다중화 및 역다중화는 코드 블록 그래뉼래러티(granularity)에 기반하여 코드 블록 스트림에 대해 수행된다. 이러한 방식으로, 단계 4101 및 단계 4102에서 제공되는 해결방안에 따라, 다중화가 전송을 위해 복수의 제1 코드 블록 스트림을 하나의 제2 코드 블록 스트림으로 다중화하기 위해 복수의 제1 코드 블록 스트림에 대해 구현될 수 있다. 그러므로, 중간 노드에 의해 처리될 필요가 있는 교차 연결의 수량이 감소될 수 있고, 네트워크 관리, 운영, 및 유지 보수의 부담 또한 감소될 수 있다. 선택적으로, 본 출원의 본 실시예 내의 중간 노드는 전송 경로 상에서 다중화 측의 제1 통신 장치와 역다중화 측의 제2 통신 장치 사이의 통신 장치이다.

선택적 구현에서, 앞서 설명한 단계 4102는 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에, Q개의 제1 코드 블록 스트림 내의 하나의 코드 블록의 동기 헤더 영역(synchronization header area) 및 비동기(non-synchronization) 헤더 영역을 순차적으로 배치할 수 있다. 구체적으로, 코드 블록의 동기 헤더 영역 내에서 운반되는 정보 및 비동기 헤더 영역 내에서 운반되는 정보는 제1 코드 블록 스트림 내의 동기 헤더 영역 및 비동기 헤더 영역의 순서에 기반하여 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에 순차적으로 배치된다.

본 출원의 본 실시예는 또한 선택적 구현을 제공한다: Q개의 제1 코드 블록 스트림 내의 하나의 코드 블록의 동기 헤더 영역 및 비동기 헤더 영역에 대응하는 모든 비트는 제2 코드 블록 스트림 내의 적어도 두 개의 코드 블록의 페이로드 영역 내에 상응하여 배치된다. 예를 들어, Q개의 제1 코드 블록 스트림 각각 및 제2 코드 블록 스트림의 코딩 모드가 64B/66B 코딩이면, 제1 코드 블록 스트림 내의 하나의 코드 블록의 비트의 총 수량은 66비트이고, 제2 코드 블록 스트림 내의 하나의 코드 블록의 비트의 총 수량은 66비트이지만, 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역은 64비트이다. 그러므로, 제1 코드 블록 스트림 내의 하나의 코드 블록의 66비트는 제2 코드 블록 스트림 내의 적어도 두 개의 코드 블록의 페이로드 영역 내에 배치될 필요가 있다.

대안으로, 본 출원의 본 실시예 내의 제1 코드 블록 스트림은 다중화된 코드 블록 스트림일 수 있다. 예를 들어, 도 4에서, 제1 통신 장치(3105)는 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)을 다중화한 다음, 다중화된 코드 블록 스트림(3205)을 출력한다. 제1 통신 장치(3107)는 코드 블록 스트림(3204), 코드 블록 스트림(3206), 및 다중화된 코드 블록 스트림(3205)을 다시 다중화할 수 있다. 구체적으로, 포개진 응용(nested application)이 본 출원의 본 실시예에서 지원된다. 본 출원의 본 실시예에서, 제1 통신 장치의 입력 측 및 출력 측 상의 코드 블록 스트림의 베어러 파이프(bearer pipe)에 대해, 전송을 위해 다중화되기 전의 코드 블록 스트림의 파이프가 저차(low order) 파이프라고 지칭되면, 전송을 위해 다중화된 후의 코드 블록 스트림의 파이프는 고차(high order) 파이프라고 지칭되고, 예를 들어, 도 4에서 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)을 운반하는 파이프가 저차수 파이프라고 지칭되면, 다중화된 코드 블록 스트림(3205)을 운반하는 파이프(3207)는 고차수 파이프로 지칭되고, 본 출원의 본 실시예에서, 저차수 파이프 내의 코드 블록은 고차수 파이프로로 로딩될 수 있고, 고차수 파이프의 코드 블록은 더 높은 차수의 파이프에 로딩될 수 있어서, 고차수 파이프로부터 더 높은 차수의 파이프로의 포개진 다중화가 구현될 수 있다.

본 출원의 본 실시예에서의 제1 통신 장치는 복수의 인터페이스를 포함할 수 있다. 인터페이스는 데이터 전송 방향에 기반하여 입력 측의 인터페이스와 출력 측의 인터페이스로 분류될 수 있다. 제1 통신 장치는 입력 측 상의 복수의 인터페이스 및 출력 측 상의 하나 이상의 인터페이스를 포함한다. 선택적으로, 제1 통신 장치의 인터페이스는 미리 구성될 수 있고, 입력 측 상의 일부 또는 모든 인터페이스에 의해 수신된 복수의 코드 블록 스트림은 출력 측 상의 인터페이스상의 복수의 코드 블록 스트림 중 하나에 다중화된다. 예를 들어, 제1 통신 장치의 입력 측 상의 인터페이스가 인터페이스 1, 인터페이스 2, 및 인터페이스 3을 포함하고, 출력 인터페이스가 인터페이스 4 및 인터페이스 5를 포함하면, 인터페이스 1에 의해 수신된 Q1개의 코드 블록 스트림 및 인터페이스 2에 의해 수신된 Q2개의 코드 블록 스트림은 인터페이스 4를 사용하여 출력을 위해 하나의 코드 블록 스트림으로 다중화되고, 인터페이스 3에 의해 수신된 Q3개의 코드 블록 스트림은 인터페이스 5를 사용하여 출력을 위해 하나의 코드 블록 스트림으로 다중화된다. 대안으로, Q1, Q2, 및 Q3개의 코드 블록 스트림 내의 Q4개의 코드 블록 스트림은 인터페이스 4를 사용하여 출력을 위해 하나의 코드 블록 스트림으로 다중화될 수 있고, Q1, Q2 및 Q3개의 코드 블록 스트림 내의 Q5개의 코드 블록 스트림은 인터페이스 5를 사용하여 출력을 위해 하나의 코드 블록 스트림으로 다중화될 수 있다. 선택적으로, 제1 통신 장치의 인터페이스들 사이의 다중화를 위한 구성 정보는 주기적으로 또는 비주기적으로 조정될 수 있거나, 또는 통계적으로 그리고 고정적으로 구성될 수 있다.

다음은 본 출원의 본 실시예에서의 Q개의 제1 코드 블록 스트림 및 제2 코드 블록 스트림 중에서 어느 하나와, Q개의 제1 코드 블록 스트림 및 제2 코드 블록 스트림 내의 하나의 코드 블록을 설명한다. 이하의 설명에서, 제1 코드 블록 스트림 및 제2 코드 블록 스트림이 특별히 언급되지 않는 한, 언급된 코드 블록 스트림은 Q개의 제1 코드 블록 스트림 및 제2 코드 블록 스트림 중 어느 하나이다. 이하의 설명에서, 제1 코드 블록 스트림 내의 코드 블록 및 제2 코드 블록 스트림 내의 코드 블록이 특별히 언급되지 않는 한, 언급된 코드 블록은 Q개의 제1 코드 블록 스트림 및 제2 코드 블록 스트림 내의 임의의 코드 블록이다.

본 출원의 본 실시예에서 정의된 코드 블록 스트림(예를 들어, 제1 코드 블록 스트림 및 제2 코드 블록 스트림)은 코드 블록을 단위로서 사용하는 데이터 스트림일 수 있다. 본 출원의 본 실시예에서, 코드 블록(예를 들어, 제1 코드 블록 스트림 내의 코드 블록 및 제2 코드 블록 스트림 내의 코드 블록)은 영어로 비트 블록(bit block)으로, 또는 영어로 블록(block)으로 표현될 수 있다. 본 출원의 본 실시예에서, 비트 스트림 내의 미리 정해진 수량의 비트(비트 스트림은 인코딩된 후 또는 인코딩되기 전의 비트 스트림일 수 있음)는 하나의 코드 블록으로 지칭될 수 있다(코드 블록은 또한 비트 그룹(bit group) 또는 비트 블록으로 지칭될 수 있다). 예를 들어, 본 출원의 본 실시예에서, 하나의 비트는 하나의 코드 블록으로 지칭될 수 있다. 다른 예를 들어, 두 개의 비트는 하나의 코드 블록으로 지칭될 수 있다. 다른 선택적 구현에서, 본 출원의 본 실시예 내에서 정의된 코드 블록은 비트 스트림이 코딩 유형을 사용하여 인코딩된 후에 획득된 코드 블록일 수 있다. 일부 코딩 모드가 본 출원의 본 실시예에서 정의되고, 예를 들어 M1/N1 비트 코딩, M2/N2 비트 코딩, 및 M3/N3 비트 코딩이다. 본 출원의 본 실시예에서, 코딩 모드는 총괄적으로 M/N 비트 코딩 모드로 지칭된다. 구체적으로, 본 출원의 본 실시예에서, M/N 비트 코딩 모드에 대한 설명은 M1/N1 비트 코딩, M2/N2 비트 코딩, 및 M3/N3 비트 코딩 중 임의의 하나 이상에 적용 가능하다. 구체적으로, M에 대한 설명이 M1에 적용될 수 있을 때, N에 대한 설명은 N1에 상응하여 적용 가능하고; M에 대한 설명이 M2에 적용될 수 있을 때, N에 대한 설명이 N2에 상응하여 적용 가능하고; M에 대한 설명이 M3에 적용될 수 있을 때, N에 대한 설명은 N2에 상응하여 적용 가능하다.

선택적 구현에서, M은 N과 동일할 수 있다. 이러한 방식으로, 하나의 코드 블록이 동기 헤더 영역 및 비동기 헤더 영역을 포함하면, 동기 헤더 영역에서는 비트가 운반되지 않는 것으로 이해될 수 있다. 대안으로, 미리 정해진 수량의 비트는 하나의 코드 블록으로 지칭되는 것이 이해될 수 있다. 코드 블록의 경계(boundary)는 다른 기술적 수단에 의해 결정된다.

다른 선택적 구현에서, N은 M보다 클 수 있다. 하지만, 확정된 동기 헤더(definite synchronization header)는 없다. 예를 들어, 8B/10B 코딩을 사용하여 인코딩되고 직류 등화(direct current equalization)이 구현된 후 획득된 코드 블록에 대해, 8비트 정보 길이에 의해 요구되는 256개의 코드 블록 샘플보다 훨씬 많은, 10비트 정보 길이의 1024개의 8B/10B 코드 블록 샘플이 있다. 8B/10B 코드 블록의 경계를 식별하기 위해, 8B/10B 코드 블록 동기화가 미리 결정된 코드 블록 샘플을 사용하여 구현될 수 있다. 8B/10B 코드 블록은 비동기 헤더 영역만을 포함한다. 예를 들어, 도 8은 본 출원의 일 실시예에 따른 코드 블록의 개략적인 구조도이다. 도 8에 도시된 대로, 코드 블록(4200) 내에 포함된 동기 헤더 영역 내에서는 비트가 운반되지 않고, 코드 블록(4200) 내에 포함된 모든 비트는 비동기 헤더 영역(4201) 내에서 운반되는 비트이다.

N이 M보다 클 수 있는 선택적 구현에서, 예를 들어, M/N 비트 코딩은 또한 802.3에서 정의된 64B/66B 코딩(64B/66B 코딩은 64B/66B 비트 코딩으로 표현될 수 있음)일 수 있으며, 표준에서 정의된 대로, 코드 블록은 동기 헤더 영역 및 비동기 헤더 영역을 포함할 수 있다. 본 출원의 본 실시예에서, M/N 비트 코딩을 사용하여 인코딩된 후 획득된 코드 블록은 그것의 비동기 헤더 영역이 M비트를 포함하고 인코딩된 코드 블록의 비트의 총 수량이 N비트인 코드 블록일 수 있고; M/N 비트 코딩을 사용하여 인코딩된 후에 획득된 코드 블록은 또한 M비트의 비동기 헤더 영역 및 몇몇 비트의 동기 헤더 영역을 포함하는 코드 블록으로 기술될 수 있다. 예를 들어, 도 9는 본 출원의 일 실시예에 따른 다른 코드 블록의 개략적인 구조도이다. 도 9에 도시된 대로, 코드 블록(4200)은 동기 헤더 영역(4301) 및 비동기 헤더 영역(4302)을 포함한다. 선택적으로, 비동기 헤더 영역(4302) 내에서 운반되는 비트의 수량은 M이고, 동기 헤더 영역(4301) 내에서 운반되는 비트의 수량은 (N-M)이다. 본 출원의 본 실시예에서 동기 헤더 영역(4301) 내에서 운반되는 정보는 코드 블록의 유형을 지시하기 위해 사용될 수 있고, 코드 블록의 유형은 제어 유형, 데이터 유형, 다른 유형 등을 포함할 수 있다.

실제 응용에서, M/N 비트 코딩을 사용하여 인코딩된 후에 획득된 코드 블록 스트림은 이더넷 물리 계층 링크 상에서 전달될 수 있다. M/N 비트 코딩은 1G 이더넷에서 사용되는 8B/10B 코딩일 수 있고, 즉 8B/10B 코딩 유형의 코드 블록 스트림(코드 블록 스트림은 영어로 블록 스트림(block stream)으로 지칭될 수 있음)이 1GE 물리 계층 링크 상에서 전달되거나; 또는 M/N 비트 코딩은 10GE, 40GE, 및/또는 100GE에서 사용되는 64B/66B 코딩일 수 있고, 즉 64B/66B 코드 블록 스트림은 10GE, 40GE, 및/또는 100GE 물리 계층 링크 상에서 전달된다. 향후 이더넷 기술의 발전과 함께, 다른 코딩 및 디코딩이 가능할 수 있다. 본 출원의 본 실시예에서 M/N 비트 코딩은 또한 미래에 이용 가능한 일부 코딩 유형일 수 있다. 예를 들어, 128B/130B 코딩 또는 256B/257B 코딩이 이용 가능할 수 있다. 실제 응용에서, 코드 블록은 IEEE 802.3에 규정된 대로 이더넷 물리 코딩 서브 계층(Physical Coding Sublayer, PCS) 서브 계층에서 인코딩된 후에 획득된 그리고 8B/10B 코딩을 사용하여 획득된 코드 블록(8B/10B 코드 블록으로 지칭될 수도 있음), 64B/66B 코딩을 사용하여 획득된 코드 블록(64B/66B 코드 블록으로도 지칭될 수 있음) 등일 수 있다. 다른 예를 들어, 본 출원의 본 실시예에서의 코드 블록은 802.3의 이더넷 순방향 오류 정정(Forward Error Correction, FEC) 서브 계층에서 256B/257B 코딩(트랜스코딩(transcoding))을 사용하여 획득된 코드 블록(256B/257B 코드 블록으로 지칭될 수 있음)일 수 있다. 다른 예를 들어, 본 출원의 본 실시예에서의 코드 블록은 ITU-T G.709의 64B/66B 트랜스코딩에 기반하여 획득된 64B/65B 코드 블록을 사용함으로써 획득된 코드 블록(64B/65B 코드 블록으로 지칭될 수도 있음)이거나, 또는 512B/514B 코드 블록일 수 있다. 다른 예를 들어, 본 출원의 본 실시예에서의 코드 블록은 인터라켄 버스 사양(Interlaken bus specification)에서 64B/67B 코딩을 사용함으로써 획득된 코드 블록(64B/67B 코드 블록으로 지칭될 수도 있음)일 수 있다.

일부 코드 블록의 구조적 형태, 예를 들어, S 코드 블록, 데이터 코드 블록, T 코드 블록, 및 유휴 코드 블록은 종래 기술에서 지정된다 본 출원의 본 실시예에서의 코드 블록(예를 들어, 제1 코드 블록 스트림 내의 코드 블록 및 제2 코드 블록 스트림 내의 코드 블록)은 종래 기술에서 지정된 코드 블록일 수 있다. 예를 들어, 도 10은 본 출원의 일 실시예에 따른 그의 유형 필드가 0x4B인 O 코드 블록의 개략적인 구조도이다.도 10에 도시된 대로, 본 출원의 본 실시예에서의 코드 블록(4200)은 O 코드 블록이고, O 코드 블록(4200) 내에 포함된 동기 헤더 영역(4301)에 운반되는 정보는 "SH10"이고, 여기서 "SH10"은 코드 블록(4200)의 유형이 제어 유형인 것을 지시한다. 비동기 헤더 영역(4302)은 페이로드 영역(4303) 및 비페이로드(non-payload) 영역(4304)을 포함하고, 여기서 비페이로드 영역(4304)은 유형 필드(type field) "0x4B"및 "O0"와 예비로 보유된 필드(reserved field) "C4 내지 C7"을 운반하기 위해 사용될 수 있고, 그리고 예비로 보유된 필드 "C4 내지 C7"은 모두 "0x00"으로 채워질 수 있다. 선택적으로, "O0"은 "0x0", "0xF", 또는 "0x5"와 같은 종래 기술의 특징 명령 워드(feature command word), 또는 종래 기술과 구별하기 위해, "0xA", "0x9 ", 또는 "0x3"과 같은 종래 기술에서 사용되지 않는 특징 명령 워드로 채워질 수 있다. "O0" 필드에 추가된 컨텐츠는 일부 정보를 지시하는 데 사용될 수 있다. 선택적으로, 본 출원의 본 실시예에서 헤드 코드 블록은 그것의 문자(character)가 S를 포함하는 코드 블록이거나, 또는 새로 정의된 O 코드 블록과 같은 새로운 코드 블록, 유형 필드가 도 10에 도시된 0x4B인 O 코드 블록일 수 있다. 다른 예를 들어, 헤드 코드 블록은 유형 필드가 0x33인 S 코드 블록 또는 유형 필드가 0x66인 S 코드 블록, 표준에 정의된 64B/66B 코딩일 수 있다. 100GE/200GE/400GE와 같은 일부 고속 이더넷의 경우, S 코드 블록은 한 가지 유형의 코드 블록일 뿐이고, 그의 유형 필드는 0x78이고, S 코드 블록은 7바이트의 데이터 페이로드를 포함한다. 하지만, 10GE/25GE와 같은 일부 저속 이더넷의 경우, S 코드 블록에는 유형 필드가 0x78, 0x33, 및 0x66인 코드 블록을 포함하거나, 또는 그것의 문자가 문자 S(S character)를 포함하는 다른 코드 블록을 포함할 수 있고, 여기서 S 코드 블록은 4바이트의 데이터 페이로드를 포함할 수 있다. 선택적 구현에서, 종래의 이더넷 S 코드는 단지 7바이트 프리앰블 및 1바이트 프레임 시작 구분 기호(Start of Frame Delimiter, SFD)를 인코딩함으로써 획득된다. 그러므로, S 코드 블록의 가능한 비트 패턴에서, 동기 헤더 영역(4301)은 "10"이고, 비페이로드 영역(4304)의 유형 필드는 "0x78"이고, 이어지는 페이로드 영역(4303)은 모두 "0x55"로 채워지고, 페이로드 영역(4303) 이후의 비페이로드 영역(4304)에서, 마지막 바이트는 "0xD5"로 채워지고 다른 바이트는 모두 "0x55"로 채워진다.

본 출원의 본 실시예에서 코드 블록은 데이터 코드 블록일 수 있다. 예를 들어, 도 11은 본 출원의 일 실시예에 따른 데이터 코드 블록의 개략적인 구조도이다. 도 11에 도시된 대로, 본 출원의 본 실시예에서 코드 블록(4200)은 데이터 코드 블록이고, 코드 블록(4200) 내에 포함된 동기 헤더 영역(4301) 내에서 운반되는 정보는 "SH01"이고, 여기서 "SH01"은 코드 블록(4200)의 유형이 데이터 유형인 것을 지시한다. 비동기 헤더 영역(4302)은 페이로드 영역(4303)을 포함한다. 데이터 코드 블록의 전체 비동기 헤더 영역은 페이로드 영역, 예를 들어, 도면에서 D0 내지 D7로 도시된 페이로드 영역이다.

본 출원의 본 실시예에서의 코드 블록은 T 코드 블록일 수 있다. T 코드 블록은 그것의 문자가 T를 포함하는 코드 블록일 수 있다. T 코드 블록은 T0 내지 T7 내의 임의의 코드 블록, 예를 들어, 유형 필드가 0x87인 T0 코드 블록, 유형 필드가 0x99인 T1 코드 블록, 또는 유형 필드가 0xFF인 T7 코드 블록을 포함할 수 있다. 예를 들어, 도 12는 본 출원의 일 실시예에 따른 T7 코드 블록의 개략적인 구조도이다. 도 12에 도시된 대로, 본 출원의 본 실시예에서 코드 블록(4200)은 T7 코드 블록이고, 코드 블록(4200) 내에 포함된 동기 헤더 영역(4301) 내에서 운반되는 정보는 "SH10"이고, 여기서 "SH10"은 코드 블록(4200)의 유형이 제어 유형인 것을 지시한다. 비동기 헤더 영역(4302)은 페이로드 영역(4303) 및 비페이로드 영역(4304)을 포함한다. 비페이로드 영역(4304)은 유형 필드 "0xFF"를 운반하는 데 사용될 수 있다. T0 내지 T7 코드 블록의 유형 필드는 각각 0x87, 0x99, 0xAA, 0xB4, 0xCC, 0xD2, 0xE1, 및 0xFF이고, T0 내지 T7 코드 블록은 모두 64B/66B 코딩을 사용하는 이더넷 인터페이스에 적용될 수 있다. 주의해야 할 것은, 각각의 T1 내지 T7 코드 블록은 1 내지 7바이트의 페이로드 영역을 포함한다는 것이다. 선택적으로, T 코드 블록의 페이로드 영역은 제1 코드 블록 스트림으로부터 획득된 코드 블록에 대응하는 비트를 운반하는 데 사용될 수 있거나, 또는 제1 코드 블록 스트림으로부터 획득된 코드 블록에 대응하는 비트를 운반하는 데 사용될 수 없고, 예를 들어, 모두 0으로 채워지거나, 또는 다른 지시 정보를 운반하는 데 사용될 수 있다. T0 내지 T6 코드 블록 내의 C1 내지 C7은 종래의 이더넷 기술에 기반하여 처리될 수 있다. 구체적으로, T 문자 다음의 7개의 인코딩된 유휴 제어 바이트(C1 내지 C7 바이트)는 모두 7비트 0x00이다. 예를 들어, 유형이 0xFF인 T 코드의 경우, D0 내지 D6은 모두 8비트 "0x00"으로 채워지며, 예비로 보유되어 사용되지 않는다.

본 출원의 본 실시예에서 코드 블록은 유휴 코드 블록일 수 있다. 예를 들어, 도 13은 본 출원의 일 실시예에 따른 유휴 코드 블록의 개략적인 구조도이다. 도 13에 도시된 대로, 본 출원의 본 실시예에서 코드 블록(4200)은 유휴 코드 블록이고, 코드 블록(4200) 내에 포함된 동기 헤더 영역(4301) 내에서 운반되는 정보는 "SH10"이고, 여기서 "SH10"은 코드 블록(4200)의 유형이 제어 유형인 것을 지시한다. 비동기 헤더 영역(4302)은 유형 필드 "0x1E"를 운반하는 데 사용되며, 비동기 헤더 영역(4302)의 나머지 필드 "C0 내지 C7" 내에서 운반되는 콘텐츠는 "0x00"이다. 본 출원의 본 실시예에서 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛을 포함하고, 유휴 코드 블록은 데이터 유닛 내로 추가될 수 있거나, 또는 데이터 유닛 사이에 추가될 수 있다.

선택적으로, 일부 지시 정보는 제2 코드 블록 스트림 내에서 운반될 수 있어서(본 출원의 본 실시예에서 언급된 지시 정보는 식별자 지시 정보, 슬롯 할당 지시 정보, 다중화 지시 정보 등일 수 있음), 송신 측(egress side)은 수신 측(ingress side)에서의 방식과 일치하는 방식으로 역다중화를 수행하거나, 또는 다중화 및 역다중화 측이 다중화 및 역다중화 관계에 동의한 경우, 지시 정보가 다중화 및 역다중화 관계를 검증하기 위해 사용될 수 있다. 지시 정보를 운반하는 코드 블록은 동작, 관리, 및 유지 보수(Operations, Administration and Maintenance, OAM) 코드 블록으로 지칭될 수 있다. 선택적으로, OAM 코드 블록은 유휴 코드 블록과 구별하기 위해 특정 유형 필드를 필요로 한다. 본 출원의 본 실시예에서, 예를 들어, 유형 필드가 0x00인 예비로 보유된 블록 유형은 다른 코드 블록과 구별하기 위해 OAM 코드 블록 유형으로서 사용된다. 예를 들어, 도 14는 본 출원의 일 실시예에 따른 다른 코드 블록의 개략적인 구조도이다. 도 14에 도시된 대로, 코드 블록(4200) 내에 포함된 동기 헤더 영역(4301) 내에서 운반되는 정보는 "SH10"이고, 여기서 "SH10"은 코드 블록(4200)의 유형이 제어 유형임을 나타낸다. 비동기 헤더 영역(4302)은 페이로드 영역(4303) 및 비페이로드 영역(4304)을 포함하고, 여기서 비페이로드 영역은 유형 필드 "0x00"을 운반하는 데 사용될 수 있다. OAM 코드 블록은 도 14에 도시된 코드 블록일 수 있다. 도 14의 "0x00" 이후의 필드는 "0x00"으로 채워질 수 있고, 그 필드는 OAM 코드 블록의 유형 필드로 지칭되거나, 또는 OAMType으로 표현될 수 있다. 예를 들어, 총 4개의 슬롯이 있다면, OAM 코드 블록의 4개의 연속 프리셋 필드(continuous preset field)는 4개의 슬롯에 대응하는 제1 코드 블록 스트림의 식별자를 운반하여서, 슬롯과 제1 코드 블록 스트림 사이의 대응관계가 피어 단(peer end)에게 송신될 수 있다. 4개의 프리셋 필드는 OAM 코드 블록의 마지막 4개의 필드일 수 있고, 나머지 필드는 예비로 보유된 필드일 수 있으며, 예를 들어, 0으로 채워질 수 있다. 선택적으로, OAM 코드 블록은 제2 코드 블록 스트림 내의 데이터 유닛 내의 유휴 코드 블록을 대체하거나, 또는 데이터 유닛 사이에 삽입될 수 있다.

앞서 설명한 내용에 기반하여, 본 출원의 본 실시예는 제2 코드 블록 스트림의 가능한 구조적 형태를 제공한다. 당업자는, 제1 코드 블록 스트림의 구조적 형태가 종래 기술에서 정의된 구조적 형태일 수 있거나, 또는 본 출원의 본 실시예의 제2 코드 블록 스트림의 구조적 형태와 유사하거나 동일할 수 있음을 알고있을 것이다. 이는 본 출원의 본 실시예에서 한정되지 않는다 다음은 제2 코드 블록 스트림의 몇몇 가능한 구조적 형태를 설명한다. 선택적으로, 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛에 대응한다. 데이터 유닛은 복수의 구조적 형태를 포함할 수 있다. 예를 들어, 제1 구조 형태에서, 제2 코드 블록 스트림에 대응하는 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함할 수 있다. 제2 구조 형태는 기존 이더넷 프레임 구분 형식(Ethernet frame delimitation format)과의 호환성 및 재사용을 고려한다, 즉, 종래의 이더넷 프리앰블, 이더넷 프레임 구분 형식에 대응하는 시작 코드 블록(시작 코드 블록은 S 코드 블록이라고도 함), 프레임 종결자, 갭 내의 유휴 바이트, 이더넷 프레임 구분 형식에 대응하는 종결 코드 블록(종료 코드 블록은 T 코드 블록일 수 있음), 및 유휴 코드 블록을 유지한다. 선택적으로, 제2 코드 블록 스트림에 대응하는 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함할 수 있다. 제3 구조 형태에서, 제2 코드 블록 스트림에 대응하는 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함할 수 있다. 헤드 코드 블록 및 테일 코드 블록은 일부 정보를 운반하는 데 사용될 수 있고, 데이터 유닛의 경계를 결정하기 위해 추가로 사용될 수 있다. 예를 들어, 헤드 코드 블록 및 테일 코드 블록은 데이터 유닛의 경계를 결정하기 위해 사용된다. 더 나아가, 다른 가능한 구조적 형태에서, 제2 코드 블록 스트림에 대응하는 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록을 포함할 수 있다. 예를 들어, 하나의 데이터 유닛 내에 포함된 데이터 코드 블록의 수량이 설정될 수 있다. 앞서 설명한 단계 4102에서, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 헤드 코드 블록, 테일 코드 블록, 및 데이터 코드 블록 중 어느 하나 이상의 페이로드 영역 내에서 운반되는이다. 예를 들어, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 헤드 코드 블록 및 데이터 코드 블록의 페이로드 영역 내에서 운반된다.

선택적 구현에서, 앞서 설명한 예의 복수의 구조적 형태에서, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내의 데이터 코드 블록은 적어도 하나의 타입-1 데이터 코드 블록을 포함할 수 있고, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 적어도 하나의 타입-1 데이터 코드 블록 내의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되고, 제2 코드 블록 스트림 내의 하나의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2이다. 다른 선택적 구현에서, 앞서 설명한 예의 복수의 구조적 형태에서, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내의 데이터 코드 블록은 적어도 하나의 타입-1 데이터 코드 블록 및 적어도 하나의 타입-2 데이터 코드 블록을 포함할 수 있다. 구체적으로, 본 실시예에서, 제1 코드 블록 스트림 내의 코드 블록에 대응하는 모든 비트는 타입-1 데이터 코드 블록 내에서 운반되지만, 헤드 코드 블록, 테일 코드 블록, 및 타입-2 데이터 코드 블록은 다른 정보(예를 들어, 후속하는 슬롯 할당 지시 정보, 식별자 지시 정보, 및 다중화 지시 정보 중 어느 하나 이상)를 운반하는 데 사용될 수 있다. 달리 말해서, 분할을 통해 획득된 모든 슬롯 각각에 대응하는 코드 블록에 대응하는 비트는 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되는이다. 타입-2 데이터 코드 블록의 수량은 0이거나 0이 아닐 수 있다.

선택적으로, 본 출원의 본 실시예에서, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내의 헤드 코드 블록 및 테일 코드 블록은 고정된 포맷을 갖는 어떤 새로이 설정된 코드 블록일 수 있다. 헤드 코드 블록 및 테일 코드 블록은 데이터 유닛의 경계를 결정하는 데 사용될 수 있거나, 또는 일부 정보를 운반할 수 있다. 선택적으로, 기술과의 호환성을 위해, 선택적으로, 헤드 코드 블록은 O 코드 블록일 수 있고, O 코드 블록은, 도 10에 도시된 대로, 유형 필드가 0x4B인 코드 블록일 수 있다. 선택적으로, 헤드 코드 블록은 또한 종래 기술에서 정의된 것이면서 또한 그것의 문자가 S 문자를 포함하는 다른 S 코드 블록일 수 있다. 예를 들어, 헤드 코드 블록은 유형 필드가 0x33인 S 코드 블록 또는 유형 필드가 0x78인 S 코드 블록일 수 있다. 더 나아가, 선택적으로, 헤드 코드 블록이 O 코드 블록일 때, 정보가, 종래 기술의 형태와 구별시키기 위해, O 코드 블록의 프리셋 필드에 추가될 수 있다. 프리셋 필드는 O 코드 블록 내의 특징 명령 워드 O = 0xA 또는 0x9 또는 0x3과 같이 사용되지 않는 특징 명령 워드일 수 있다. 분명히, 지금까지 예비로 보유되어 사용되지 않은 0x00 타입의 코드 블록이 사용될 수 있다. 도 14에 도시된 대로, 헤드 코드 블록은 동기 헤더 영역 및 비동기 헤더 영역을 포함할 수 있고, 여기서 비동기 헤더 영역은 비페이로드 영역 및 페이로드 영역을 포함한다.

다른 선택적 구현에서, 테일 코드 블록은 T 코드 블록일 수 있다. T 코드 블록은, 도 12에 도시된 대로, 유형 필드가 0xFF인 T7 코드 블록일 수 있거나, 또는 다른 선행 기술에서 정의된 다른 T 코드 블록, 예를 들어, T0 내지 T6 코드 블록 중 어느 하나일 수 있다. 제2 코드 블록 스트림 내의 데이터 유닛은, 종래 기술과의 호환성을 위해, S 코드 및 T 코드를 사용하여 캡슐화된다. 복수의 제1 코드 블록 스트림을 운반하는 제2 코드 블록 스트림은 현재 플랫 네트워킹을 지원하는 배치된 X-Ethernet 및 FlexE 클라이언트 스위칭 노드를 가로지를 수 있다.

게다가, 제2 코드 블록 스트림 내의 하나의 데이터 유닛은 또한 일부 유휴 코드 블록을 선택적으로 포함할 수 있으며, 여기서 데이터 유닛 내의 유휴 코드 블록의 위치는 미리 구성되거나, 또는 무작위일 수 있다.

선택적으로, 일부 다른 코드 블록, 예를 들어, 제어 코드 블록, 또는 데이터 코드 블록, 또는 다른 코드 블록 유형의 코드 블록이 또한 제2 코드 블록 스트림 내의 인접한 데이터 유닛 사이에 구성될 수 있다. 예를 들어, 일부 유휴 코드 블록, S 코드 블록, 및 도 14에 도시된 코드 블록 중 어느 하나 이상은 제2 코드 블록 스트림 내의 인접한 데이터 유닛 사이에 구성된다. 제2 코드 블록 스트림 내의 인접한 데이터 유닛은 하나 이상의 유휴 코드 블록에 의해 분리될 수 있다. 제2 코드 블록 스트림 내의 인접한 데이터 유닛 사이의 유휴 코드 블록의 수량은 가변적일 수 있고, 구체적 응용 시나리오에 기반하여 조정될 수 있다. 선택적 구현에서, 적어도 두 개의 그룹의 인접한 데이터 유닛이 제2 코드 블록 스트림 내에 존재할 수 있고(인접한 데이터 유닛의 각 그룹은 두 개의 인접한 데이터 유닛을 포함함), 인접한 데이터 유닛의 두 그룹 사이의 유휴 코드 블록의 수량은 동일하지 않다. 선택적으로, 제2 코드 블록 스트림 내의 인접한 데이터 유닛 사이의 유휴 코드 블록은, 레이트 적응(rate adaptation)을 구현하기 위해(또는 본 출원의 본 실시예의 주파수 적응을 구현하기 위해), 적절하게 증가 또는 감소, 즉 적응적으로 증가 또는 감소된다. 예를 들어, 제2 코드 블록 스트림을 운반하는 파이프의 대역폭이 비교적 낮 으면, 제2 코드 블록 스트림 내의 데이터 유닛 사이의 유휴 코드 블록은 적절하게 감소될 수 있다. 가능한 구현에서, 인접한 데이터 유닛 사이의 유휴 코드 블록이 0으로 감소, 즉, 두 개의 인접한 데이터 유닛 사이에는 유휴 코드 블록이 없다. 다른 예를 들면, 제2 코드 블록 스트림을 운반하는 파이프의 대역폭이 비교적 높으면, 제2 코드 블록 스트림 내의 데이터 유닛 사이의 유휴 코드 블록이 적절하게 증가될 수 있다. 다른 가능한 구현에서, 유휴 코드 블록은 레이트 적응을 구현하기 위해 제2 코드 블록 스트림 내의 임의의 위치에 삽입될 수 있지만, 대역폭/레이트 차이가 비교적 작은 경우에 대응하여, 유휴 코드 블록이 두 개의 데이터 유닛 사이에 삽입되어야 하는 것이 권장될 수 있다. 예를 들어, 데이터 유닛 사이의 유휴 코드 블록의 수량이 1에서 2 이상으로 증가될 수 있다.

제2 코드 블록 스트림 내의 인접한 데이터 유닛 사이에 유휴 코드 블록을 추가하는 예시에서, 예를 들어, 하나의 유휴 코드 블록이 인접한 데이터 유닛 사이에 평균적으로 추가될 수 있다. 이 경우, 유휴 코드 블록의 분배는 상대적으로 균등하고, 유휴 코드 블록의 충분한 마진(극단적 경우에서 이더넷 링크 레이트 차이(Ethernet link rate difference) +/-100ppm을 지원하기 위해, 200ppm(part per million)보다 높음)이 제2 코드 블록 스트림 내의 데이터 유닛 사이에서 예비로 보유될 수 있다. 이 경우, 제2 코드 블록 스트림 내의 하나의 데이터 단위의 코드 블록의 수량에 대한 상한과 하나의 데이터 단위 내에 포함된 페이로드 영역의 총 비트 수에 대한 상한이 존재한다. 최대 값은 상기 상한을 기준으로 설정되는 것이 권장된다.

선택적으로, 몇몇 유휴 코드 블록이, 제2 코드 블록 스트림 내의 유휴 코드 블록의 후속 추가 또는 삭제를 지원하기 위해, 제2 코드 블록 스트림 내의 데이터 유닛 사이에 추가되어서, 제2 코드 블록 스트림은 파이프의 레이트 차이에 적응될 수 있다. 예를 들어, 파이프의 레이트 차이는 100 ppm일 수 있다. 그러므로, 제2 코드 블록 스트림을 운반하는 파이프의 대역폭이 상대적으로 낮을 때, 레이트 적응이 제2 코드 블록 스트림 내의 데이터 유닛 사이의 유휴 코드 블록을 삭제함으로써 구현될 수 있다.

선택적 구현에서, 제2 코드 블록 스트림 내의 하나의 데이터 유닛은 하나의 헤드 코드 블록, 33개의 데이터 코드 블록, 및 하나의 유휴 코드 블록을 포함한다. 유휴 코드 블록의 비율은 1/35이고, 이는 100ppm(parts per million)보다 훨씬 크다. 그러므로, 선택적으로, 일부 유휴 코드 블록은 동작, 관리, 및 유지 보수(Operations, Administration and Maintenance, OAM) 코드 블록으로 더 대체될 수 있어서, 제2 코드 블록 스트림은 일부 OAM 정보를 운반할 수 있다. OAM 코드 블록의 구조적 형태는 도 14에 도시된 코드 블록의 구조적 형태일 수 있다. 본 출원의 본 실시예의 이러한 유형의 코드 블록은 지시 정보(indication information)(지시 정보는 슬롯 할당 지시 정보, 다중화 지시 정보, 및 식별자 지시 정보 중 어느 하나 이상일 수 있음)를 운반하는 데 사용될 수 있다.

본 출원의 본 실시예에서, 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내에서 상응하여 운반된다. 선택적 구현에서, 다중화 측의 제1 통신 장치 및 역다중화 측의 제2 통신 장치는 합의(agreement)에 도달할 수 있어서, 역다중화 측의 제2 통신 장치는 합의에 기반하여 제2 코드 블록 스트림으로부터 Q개의 제1 코드 블록 스트림을 역다중화할 수 있다. 다른 선택적 구현에서, 제2 코드 블록 스트림 내에서 운반되는 Q개의 제1 코드 블록 스트림 내의 하나의 코드 블록에 대해, 제2 코드 블록 스트림은 코드 블록에 대응하는 식별자 지시 정보를 더 포함하고, 여기서 식별자 지시 정보는 코드 블록에 대응하는 제1 코드 블록 스트림을 지시하기 위해 사용된다. 이러한 방식으로, 식별자 지시 정보는 역다중화 측의 제2 통신 장치에게 송신된다. 그러므로, 역다중화 측은 Q개의 제1 코드 블록 스트림으로부터 획득되면서 또한 제2 코드 블록 스트림 내에서 운반되는 각 코드 블록에 대응하는 제1 코드 블록 스트림을 결정하고, 각 제1 코드 블록 스트림을 역다중화하도록 될 수 있다. 제2 코드 블록 스트림 내에서 운반되는 Q개의 제1 코드 블록 스트림 내의 하나의 코드 블록에 대응하는 식별자 지시 정보는 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자일 수 있거나, 또는 정보를 지시할 수 있는 다른 정보, 예를 들어, 제2 코드 블록 스트림 내의 코드 블록의 위치 정보 및 제1 코드 블록 스트림의 식별자일 수 있다.

본 출원의 본 실시예는 가능한 데이터 전송 모드를 제공하여서, 역다중화 측의 제2 통신 장치가, 이 모드에 기반하여, Q개의 제1 코드 블록 스트림으로부터 획득되면서 또한 제2 코드 블록 스트림 내에서 운반되는 각 코드 블록에 대응하는 제1 코드 블록 스트림을 결정할 수 있고, 각 제1 코드 블록 스트림을 역다중화할 수 있다. 이 전송 모드에서, 슬롯 분할이 먼저 수행되고, 여기서 모든 슬롯 사이에는 순서 관계(order relationship)가 있고, 그 다음에 적어도 하나의 슬롯이 Q개의 제1 코드 블록 스트림 각각에 할당된다. 앞서 설명한 단계 4202에서, 코드 블록 기반 시분할 다중화(code-block-based time division multiplexing)는 처리될 코드 블록 시퀀스를 획득하기 위해 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해 수행되고; 처리될 코드 블록 시퀀스에 대응하는 비트는 송신될 제2 코드 블록 스트림 내에 배치되고, 여기서 Q개의 제1 코드 블록 스트림 각각은 적어도 하나의 슬롯에 대응하고, 처리될 코드 블록 시퀀스 내에 포함된 코드 블록의 순서는 처리될 코드 블록 시퀀스 내에 포함된 코드 블록에 대응하는 슬롯의 순서와 매칭한다.

본 출원의 본 실시예에서 분할을 통해 획득된 모든 슬롯과 관련하여, 일부 슬롯 만이 Q개의 제1 코드 블록 스트림에 할당될 수 있거나, 또는 분할을 통해 획득된 모든 슬롯이 Q개의 제1 코드 블록 스트림에 할당될 수 있다. 예를 들어, 32개의 슬롯이 분할을 통해 획득되지만, 두 개의 제1 코드 블록 스트림이 존재한다. 32개의 슬롯 중 3개는 두 개의 제1 코드 블록 스트림에 할당될 수 있고, 나머지 29개의 슬롯은 제1 코드 블록 스트림에 할당되지 않을 수 있고, 예를 들어, 다른 코드 블록에 할당될 수 있고, 예를 들어, 유휴 코드 블록 또는 앞서 설명한 OAM 코드 블록에 할당될 수 있다.

단계 4101 이전에, 본 출원의 본 실시예에서, 네트워크 인터페이스는 슬롯으로 분할될 수 있고, 분할을 통해 획득된 하나 이상의 슬롯은 코드 블록 스트림을 운반하는 파이프를 형성하는 데 사용된다. 구체적으로, 인터페이스 슬롯 분할은 구체적 응용 시나리오를 참조하여 유연하게 구성될 수 있다. 본 출원의 본 실시예는 슬롯 분할 해결방안을 제공한다. 설명의 편의를 위해, 본 출원의 본 실시예에서, 다음의 컨텐츠가 FlexE 기술을 예시로서 사용하여 설명된다. 본 예시에서, FlexE 인터페이스가 64B/66B 코딩을 사용하는 예시가 설명을 위해 사용된다. FlexE에서, 동기식 디지털 계층(Synchronous Digital Hierarchy, SDH)/광 전송 네트워크(optical transport network, OTN) 기술이 참조를 위해 사용되고, 고정 프레임 형식이 물리 인터페이스 전송을 위해 구성되고, 시분할 다중화(Time Division Multiplexing, TDM) 슬롯 분할이 수행된다. SDH/OTN과는 달리, FlexE는 TDM 슬롯 분할을 위한 그래뉼래러티로서 66비트를 사용할 수 있으며, 여기서 인터리빙이 66비트에 기반하여 슬롯 사이에서 수행되고, 66비트는 하나의 64B/66B 코드 블록을 상응하여 운반할 수 있다. 예를 들어, 도 15는 본 출원의 일 실시예에 따른 FlexE 프레임의 개략적인 구조도이다. 도 15에 도시된 대로, 하나의 FlexE 프레임은 8개의 행을 포함할 수 있고, 여기서 각 행 내의 제1 코드 블록의 위치는 FlexE 오버헤드를 운반하기 위한 영역(FlexE 오버헤드를 운반하기 위한 영역은 프레임 헤더 영역으로 지칭될 수도 있음)(FlexE 오버헤드를 운반하기 위한 영역 내에서 운반되는 코드 블록은 오버헤드 코드 블록으로 지칭될 수 있다)이다. 각 행은 하나의 오버헤드 코드 블록을 포함한다. 8개의 행 내에 포함된 8개의 오버헤드 코드 블록은 FlexE 오버헤드 프레임을 형성하고, 32개의 FlexE 오버헤드 프레임은 FlexE 오버헤드 멀티 프레임을 형성한다. 도 15에 도시된 대로, FlexE 오버헤드를 운반하기 위한 영역이 아닌 영역 내에서, TDM 슬롯 분할이 수행될 수 있다. 예를 들어, 64B/66B 코딩을 사용하여 인코딩된 코드 블록이 예시로서 사용된다. 슬롯 분할이 오버헤드를 운반하기 위한 영역 이외의 영역에서 수행될 때, 66비트가 분할을 위한 그래뉼래러티로서 사용되고, 각 행은 20*1023개의 66비트 베어러 공간에 대응하고, 인터페이스는 20개의 슬롯으로 분할될 수 있다.

슬롯 분할 후, 단일 슬롯에 대응하는 대역폭은 인터페이스의 대역폭 및 슬롯의 수량을 참조하여 결정될 수 있다. 도 15에 도시된 슬롯 분할을 참조하면, 100 기가비트 이더넷(Gigabit Ethernet, GE) 인터페이스의 경우, 100GE 인터페이스의 대역폭은 100Gbps(Gbps 단위, 초당 1000 메가비트)이다. 이 경우, 각 슬롯의 대역폭은 대략 100Gbps의 대역폭을 20으로 나눈, 즉 대략 5Gbps일 수 있다. FlexE 그룹은 하나 이상의 인터페이스, 예를 들어, t개의 100Gbps 인터페이스를 포함할 수 있다. 이 경우, FlexE 그룹이 NNI로서 사용될 때, 슬롯의 총 수량은 t * 20이다.

앞서 설명한 예시에서, 슬롯 분할 방식 만이 예시로서 도시되어 있다. 당업자는 다른 슬롯 분할 방식도 또한 존재할 수 있음을 알 수 있다. 복수의 슬롯이 분할을 통해 획득될 때, 복수의 슬롯은 적어도 두 개의 슬롯을 포함할 수 있으며, 여기서 두 개의 슬롯에 대응하는 대역폭은 서로 다르다. 예를 들어, 한 슬롯의 대역폭은 5Gbps이고, 다른 슬롯의 대역폭은 10Gbps이다. 슬롯 분할 방식, 및 각 슬롯의 대역폭을 결정하는 방식은 본 출원의 본 실시예에서 한정되지 않는다.

슬롯 분할 이후, 본 출원의 본 실시예에서, 제2 코드 블록 스트림 내에서 운반되는 임의의 제1 코드 블록 스트림과 제2 코드 블록 스트림의 슬롯 사이의 대응관계(correspondence)가 설정될 수 있다. 선택적으로, 임의의 코드 블록 스트림에 슬롯을 할당하는 것은 또한 코드 블록 스트림을 운반하는 파이프에 슬롯을 할당하는 것으로 설명될 수 있다. 선택적 구현에서, 코드 블록 스트림을 운반하는 파이프의 서비스 대역폭 및 각 슬롯에 대응하는 대역폭에 기반하여, 파이프에 할당된 슬롯의 수량이 결정될 수 있다. 선택적으로, 달리 말해서, 코드 블록 스트림을 운반하는 파이프의 서비스 레이트 및 각 슬롯에 대응하는 레이트에 기반하여, 파이프에 할당된 슬롯의 수량이 결정될 수 있다.

선택적으로, FlexE 시스템 아키텍처에서, 여러 물리적 인터페이스가 캐스케이드 되고 FlexE 그룹에 결합될 수 있고, FlexE 그룹 내의 모든 슬롯 내의 임의의 복수의 슬롯은 이더넷 논리 포트를 운반하기 위해 결합될 수 있다. 예를 들어, 단일 슬롯의 대역폭이 5Gbps일 때, 대역폭이 10GE인 제1 코드 블록 스트림은 두 개의 슬롯을 요구하고, 대역폭이 25GE인 제1 코드 블록 스트림은 5개의 슬롯을 요구하고, 대역폭이 150GE인 제1 코드 블록 스트림은 30개의 슬롯을 요구한다. 코딩 모드가 64B/66B 코딩이면, 순차적으로 전송된 66비트의 코드 블록 스트림은 여전히 이더넷 논리 포트에서 보일 수 있다.

인터페이스 상에서의 슬롯 할당과 관련하여, 코드 블록 스트림을 위해 구성된 슬롯의 총 대역폭(예를 들어, 슬롯 수량 및 동일한 대역폭을 갖는 슬롯에 대응하는 대역폭의 곱)은 코드 블록 스트림의 유효 대역폭(effective bandwidth)보다 낮지 않다. 코드 블록 스트림의 유효 대역폭은 코드 블록 스트림 내의 유휴 코드 블록 이외의 다른 데이터 코드 블록 및 제어 타입 코드 블록에 의해 점유된 총 대역폭일 수 있다. 구체적으로, 코드 블록 스트림은 예비로 보유된 코드 블록, 예를 들어 유휴(idle) 코드 블록을 포함할 필요가 있어서, 코드 블록 스트림은 유휴 코드 블록의 추가 또는 삭제를 통해 할당된 슬롯(또는 파이프)에 적응될 수 있다. 이를 기초로, 본 출원의 본 실시예에서, 선택적으로, 코드 블록 스트림을 위해 구성된 슬롯의 총 대역폭은 코드 블록 스트림의 유효 대역폭보다 작지 않거나; 또는 선택적으로, 코드 블록 스트림을 위해 구성된 다수의 슬롯과 단일 슬롯에 대응하는 대역폭의 곱은 코드 블록 스트림의 유효 대역폭보다 낮지 않다.

도 15에 도시된 대로, 분할을 통해 획득된 각각의 슬롯은 식별자를 가질 수 있다. 순서 관계가 분할을 통해 획득된 슬롯들 사이에 존재한다. 예를 들어, 도 15의 20개의 슬롯은 식별자에 기반하여 슬롯 1, 슬롯 2, ..., 슬롯 20으로 식별될 수 있다. 20개의 슬롯으로부터 코드 블록 스트림으로 할당된 슬롯은 유연하게 구성될 수 있다. 예를 들어, 20개의 슬롯의 할당은 슬롯이 속하는 코드 블록 스트림의 식별자에 기반하여 식별될 수 있다. 본 출원의 본 실시예에서, 코드 블록 스트림에 속하는 복수의 슬롯이 코드 블록 스트림에 할당되면, 복수의 할당된 슬롯은 연속적이거나 연속적이지 않을 수 있다. 예를 들어, 두 개의 슬롯, 즉, 슬롯 0 및 슬롯 1이 코드 블록 스트림에 할당될 수 있거나, 또는 두 개의 슬롯, 즉, 슬롯 0 및 슬롯 3이 코드 블록 스트림에 할당될 수 있다. 이는 본 출원의 본 실시예에서 한정되지 않는다

선택적 구현에서, 본 출원의 본 실시예에서 제2 코드 블록 스트림 내의 데이터 유닛에 대응하는 제1 코드 블록 스트림을 운반하기 위한 슬롯과 관련하여, 제1 코드 블록 스트림에 대해 구성된 슬롯의 총 대역폭(예를 들어, 슬롯 수량 및 동일한 대역폭을 갖는 슬롯에 대응하는 대역폭의 곱(product))은 제1 코드 블록 스트림의 유효 대역폭보다 낮지 않다. 제1 코드 블록 스트림의 유효 대역폭은 제1 코드 블록 스트림 내의 유휴 코드 블록 이외의 다른 데이터 코드 블록 및 제어 타입 코드 블록에 의해 점유된 총 대역폭일 수 있다. 구체적으로, 제1 코드 블록 스트림은 예비로 보유된 코드 블록, 예를 들어, 유휴(idle) 코드 블록을 포함할 필요가 있어서, 코드 블록 스트림은 유휴 코드 블록의 추가 또는 삭제를 통해 할당된 슬롯(또는 파이프)에 적응될 수 있다. 이를 기초로, 본 출원의 본 실시예에서, 선택적으로, 제1 코드 블록 스트림을 위해 구성된 슬롯의 총 대역폭은 제1 코드 블록 스트림의 유효 대역폭보다 낮지 않거나; 또는 선택적으로, 제1 코드 블록 스트림을 위해 구성된 다수의 슬롯과 단일 슬롯에 대응하는 대역폭의 곱은 제1 코드 블록 스트림의 유효 대역폭보다 낮지 않다.

도 15에 도시된 대로, 본 출원의 본 실시예에서, 제2 코드 블록 스트림 내의 데이터 유닛에 대응하는 제1 코드 블록 스트림을 운반하기 위해 분할을 통해 획득된 각각의 슬롯은 식별자를 가질 수 있다. 결정된 순서가 분할을 통해 획득된 슬롯들 사이에 존재할 수 있다. 예를 들어, 도 15의 20개의 슬롯은 식별자에 기반하여 슬롯 1, 슬롯 2, ..., 슬롯 20으로 식별될 수 있다. 20개의 슬롯에서 코드 블록 스트림으로 할당된 슬롯은 유연하게 구성될 수 있다. 예를 들어, 20개의 슬롯의 할당은 슬롯이 속하는 제1 코드 블록 스트림의 식별자에 기반하여 식별될 수 있다. 본 출원의 본 실시예에서, 제1 코드 블록 스트림에 속하는 복수의 슬롯이 코드 블록 스트림에 할당되면, 복수의 할당된 슬롯은 연속적이거나 연속적이지 않을 수 있다. 예를 들어, 두 개의 슬롯, 즉, 슬롯 0 및 슬롯 1이 제1 코드 블록 스트림에 할당될 수 있거나, 또는 두 개의 슬롯, 즉, 슬롯 0 및 슬롯 3이 제1 코드 블록 스트림에 할당될 수 있다. 이는 본 출원의 본 실시예에서 한정되지 않는다

제1 코드 블록 스트림에 대응하는 슬롯의 총 대역폭은 제1 코드 블록 스트림에 대응하는 슬롯의 수량 및 제1 코드 블록 스트림에 대응하는 각 슬롯에 할당된 대역폭에 기반하여 결정될 수 있다. 예를 들어, 제1 코드 블록 스트림에 대응하는 슬롯의 총 대역폭은 제1 코드 블록 스트림에 대응하는 슬롯의 수량과 제1 코드 블록 스트림에 대응하는 각 슬롯에 할당된 대역폭의 곱일 수 있다. 단계 4101 이후, 그리고 단계 4102 이전에, 미리 설정된 비율의 유휴 코드 블록을 포함하는 Q개의 제1 코드 블록 스트림 내의 제1 코드 블록 스트림에 대해, 유휴 유휴 코드 블록의 추가 또는 삭제 처리가 제1 코드 블록 스트림의 대역폭 및 제1 코드 블록 스트림에 대응하는 슬롯의 총 대역폭에 기반하여 제1 코드 블록 스트림에 대해 수행된다.

유휴 코드 블록의 추가 및 삭제 처리는 레이트 적응을 구현하는 효과적인 수단이다. 다음은 설명을 위해 FlexE를 예시로서 사용한다. 각 논리 포트는 이더넷 매체 액세스 제어(Medium Access Control, MAC) 패킷 데이터 유닛 시퀀스 스트림을 전달할 수 있다. 종래의 이더넷 인터페이스 상에서, MAC 패킷 데이터 유닛 시퀀스 스트림 내의 패킷은 시작 및 종료를 가질 수 있다. 패킷 간 간격(Inter-Packet Gap, IPG)이 패킷 사이에 존재한다. 선택적으로 간격은 유휴(idle) 문자로 채워질 수 있다. MAC 패킷 데이터 유닛 시퀀스 스트림 및 유휴 문자는 일반적으로 인코딩 및 스크램블링과 같은 처리를 거쳐서 이후 전송된다. 예를 들어, 1GE는 8B/10B 코딩을 사용하고; 10GE, 25GE, 40GE, 50GE, 100GE, 200GE, 400GE 등은 일반적으로 64B/66B 코딩을 사용한다. 인코딩된 MAC 패킷 데이터 유닛 시퀀스 스트림 및 유휴 문자는 64B/66BB 코드 블록으로 변환된다.

가능한 구현에서, 인코딩된 코드 블록은 시작 코드 블록(Start code block)(여기서 시작 코드 블록은 S 코드 블록일 수 있음), 데이터 코드 블록(Data code block)(여기서 데이터 코드 블록은 짧게 D 코드 블록일 수 있음), 종료 코드 블록(Termination code block)(종료 코드 블록은 T 코드 블록일 수 있음), 및 MAC 패킷 데이터 유닛에 대응하는 유휴 코드 블록(Idle code block)(유휴 코드 블록은 I 코드 블록일 수 있음)을 포함할 수 있다.

도 15의 예시를 참조하여, 100GE 인터페이스가 64B/66B 코드 블록에 기반한 FlexE 오버헤드를 도입한 후에, 나머지 대역폭은 20개의 슬롯으로 더 분할되고, 두 개의 슬롯은 10GE 대역폭의 하나의 코드 블록 스트림의 로딩을 추가로 보장할 수 있다. 가능한 구현에서, FlexE 클라이언트의 레이트 적응은 유휴 코드 블록을 추가 또는 삭제함으로써 FlexE 내에서 수행될 수 있다. 예를 들어, 유휴 코드 블록을 포함하는 코드 블록 스트림의 대역폭이 11GE이지만, 유효 대역폭이 두 개의 FlexE 슬롯의 10G 대역폭보다 낮을 때, 제1 코드 블록 스트림에 할당된 두 개의 5G 슬롯의 총 대역폭은 10G이고; 이 경우, 코드 블록 스트림 내의 일부 유휴 코드 블록은 삭제될 수 있다. 제1 코드 블록 스트림의 대역폭이 9G일 때, 코드 블록 스트림에 할당된 슬롯의 총 대역폭은 10G이고; 이 경우, 더 많은 유휴 코드 블록이 제1 코드 블록 스트림에 추가될 수 있다. 선택적으로, FlexE에서, 코드 블록이 직접 동작될 수 있거나, 또는 디코딩된 서비스 패킷 스트림 및 유휴 문자가 동작될 수 있다.

본 출원의 본 실시예에서, 선택적으로, 다수의 유휴 코드 블록이 제2 코드 블록 스트림을 위해 미리 구성될 필요가 있다. 제2 코드 블록 스트림의 전송 프로세스에서, 선택적으로, 유휴 코드 블록의 추가 또는 삭제 처리는 또한 제2 코드 블록 스트림을 운반하는 파이프의 대역폭과 제2 코드 블록 스트림의 레이트 사이의 차이에 기반하여 제2 코드 블록 스트림에 대해 수행될 수 있다. 구체적으로, 유휴 코드 블록의 추가 또는 삭제는 제2 코드 블록 스트림 내의 인접한 데이터 유닛 사이의 유휴 코드 블록에 대해 수행될 수 있어서, 제2 코드 블록 스트림은 제2 코드 블록 스트림을 운반하는 파이프의 대역폭과 매칭한다. 예를 들어, 제2 코드 블록 스트림의 레이트가 제2 코드 블록 스트림을 운반하는 파이프의 대역폭보다 낮을 때, 일부 유휴 코드 블록이 제2 코드 블록 스트림 내의 데이터 유닛 사이에 추가될 수 있고; 또는 제2 코드 블록 스트림의 레이트가 제2 코드 블록 스트림을 운반하는 파이프의 대역폭보다 낮지 않을 때, 제2 코드 블록 스트림 내의 데이터 유닛 사이의 유휴 코드 블록이 삭제되는 것이 미리 구성될 수 있다.

선택적으로, 본 출원의 본 실시예에서, 제2 코드 블록 스트림 내의 제1 코드 블록 스트림을 운반하기 위한 슬롯과 제1 코드 블록 스트림 사이의 대응관계가 미리 정의될 수 있고, 다중화 측 상의 제1 통신 장치 및 역다중화 측 상의 제2 통신 장치 내에 구성되거나, 또는 다중화 측에 의해 역다중화 측으로 송신되거나, 또는 역다중화 측에 의해 다중화 측으로 송신될 수 있다. 대안으로, 중앙화된 서버가 슬롯과 제1 코드 블록 스트림 사이의 대응관계를 결정한 후, 슬롯과 제1 코드 블록 스트림 사이의 대응관계는 다중화 측의 제1 통신 장치 및 역다중화 측의 제2 통신 장치에게 송신된다. 슬롯과 제1 코드 블록 스트림 사이의 대응관계는 주기적으로 송신될 수 있다. 선택적 구현에서, 슬롯 할당 지시 정보는 제2 코드 블록 스트림 내의 제1 프리셋 코드 블록(preset code block) 내에서 운반되고; 슬롯 할당 지시 정보는 Q개의 제1 코드 블록 스트림과 슬롯 사이의 대응관계를 지시하기 위해 사용된다. 구체적으로, 슬롯 할당 지시 정보는 Q개의 제1 코드 블록 스트림 각각에 할당된 슬롯의 식별자를 지시하기 위해 사용된다.

예를 들어, 도 16은 본 출원의 일 실시예에 따른 제2 코드 블록 스트림으로 전송되는 슬롯 할당 지시 정보의 개략적인 구조도이다. 도 16에 도시된 대로, 헤드 코드 블록이 O 코드 블록일 때, O 코드 블록의 구조는 도 10에 도시된 내용이 참조된다. 슬롯 할당 지시 정보는 유형 필드가 0x4B인 O 코드 블록의 3개의 이용 가능한 바이트 D1 내지 D3 내에서 운반될 수 있다. 예를 들어, 도 18에 도시된 대로, 슬롯에 대응하는 제1 코드 블록 스트림의 식별자는 블록 타입이 0x4B이고 O 코드가 0xA인 헤드 코드 블록의 코드워드의 D1 내지 D3 내에서 운반되는이다. 도 16에 도시된 대로, 슬롯에 대응하는 제1 코드 블록 스트림의 식별자는 각 코드 블록의 2바이트 D2 및 D3 중 어느 하나 내에서 상응하여 운반된다.

D2 바이트 및 D3 바이트의 8비트는 256개의 ID 식별자 공간을 갖는다. 0x00 또는 0xFF는 슬롯이 할당되지 않았음을 식별하기 위해 사용될 수 있다. 이 경우, 254개의 나머지 숫자 식별자 중 임의의 부분이 32개의 슬롯의 조합의 할당을 식별하는 데 사용될 수 있다. 선택적으로, D1 바이트 내의 처음 4비트는 멀티 프레임 지시자를 위해 사용되며, 이는 제2 코드 블록 스트림 내의 캡슐화 오버헤드 블록(encapsulation overhead block)을 갖는 16개의 연속 데이터 유닛을 지시한다. 멀티 프레임 지시자(multiframe indicator, MFI)의 값은 0 내지 15(16진수 표기법에서 0 내지 F)이고, 여기서 MFI = 0인 블록은 슬롯 슬롯 0에 대응하는 제1 코드 블록 스트림의 식별자 및 슬롯 슬롯 1에 대응하는 제1 코드 블록 스트림의 식별자를 지시할 수 있고, MFI = 1인 블록은 슬롯 슬롯 2에 대응하는 제1 코드 블록 스트림의 식별자 및 슬롯 슬롯 3에 대응하는 제1 코드 블록 스트림의 식별자를 지시할 수 있고, 등등이다.

도 16에 도시된 대로, 슬롯 0는 제1 코드 블록 스트림 중 첫 번째 것을 운반하기 위해 사용되고(선택적 구현에서, 제1 코드 블록 스트림 중 첫 번째 것은 클라이언트 1로 표현될 수 있음), 제1 코드 블록 스트림의 첫 번째 것의 식별자가 0x01이면, MFI = 0인 코드 블록의 D2 필드는 0x01로 채워진다. 슬롯 1은 제2 코드 블록 스트림 중 두 번째 것을 운반하기 위해 사용되고(선택적 구현에서, 제1 코드 블록 스트림들 중 두 번째 것은 또한 클라이언트 2로 표현될 수 있음), 제1 코드 블록 스트림 중 두 번째 것의 ID(identifier)가 0x08이면, 도 16에서 MFI = 0인 코드 블록의 D3 필드는 0x08로 채워진다. 슬롯 2는 제2 코드 블록 스트림들 중 세 번째 것을 운반하기 위해 사용되고(선택적 구현에서, 제1 코드 블록 스트림들 중 세 번째 것은 또한 클라이언트 3으로 표현될 수 있음), 제1 코드 블록 스트림 중 세 번째 것의 ID(identifier)가 0x08이면, 도 16에서 MFI = 1인 코드 블록의 D2 필드는 0x08로 채워진다. 본 예시에서, 슬롯 1 및 슬롯 2는 동일한 제1 코드 블록 스트림에 할당되고 식별된다. 복수의 슬롯이 하나의 제1 코드 블록 스트림에 할당될 때, 제1 코드 블록 스트림 내에서 코드 블록 또는 비트를 송신하는 순서는 제2 코드 블록 스트림 내에서 그것들을 송신하는 순서와 일치한다. 선택적으로, 슬롯이 할당되지 않으면, 0x00 또는 0xFF가 지시하기 위해 사용될 수 있다. 예를 들어, 슬롯 4가 할당되지 않으면, MFI = 2인 블록에서, 슬롯 슬롯 4에 대응하는 제1 코드 블록 스트림의 식별자를 지시하는 필드는 0x00 또는 0xFF로 채워질 수 있다. 선택적으로, 슬롯 할당 지시 정보는 또한 인접한 데이터 유닛 사이의 코드 블록, 예를 들어, 인접한 데이터 코드 블록 사이에 포함된 제어 타입의 코드 블록 상에서 전송될 수 있다.

본 출원의 본 실시예에서, 선택적 구현에서, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은, Q개의 제1 코드 블록 스트림을 운반하기 위해, 계산을 통해 미리 결정될 수 있어서, 제1 코드 블록 스트림 내의 정수 개의 코드 블록이 제2 코드 블록 스트림 내의 하나의 데이터 유닛에 로딩될 수 있다(이 형태는 경계 정렬(boundary alignment)로 설명될 수 있거나, 또는 각각의 슬롯 경계 및 코드 블록 경계는 제2 코드 블록 스트림 내의 데이터 유닛에 기반하여 결정될 수 있음). 선택적으로, 본 출원의 본 실시예에 의해 제공되는 해결방안에서, 제2 코드 블록 스트림 내에 포함된 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 M2 및 N1과 M2의 공배수에 기반하여 결정된다. 예를 들어, 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 적어도 N1 및 M2의 공배수를 M2로 나눈 몫이다. 타입-1 데이터 코드 블록의 수량은 N1 및 M2의 공배수를 M2로 나눈 몫보다 클 수 있다. 대안으로, 제2 코드 블록 스트림 내에 포함된 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 M2 및 N2 및 M2의 최소 공배수에 기반하여 결정된다. 예를 들어, 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 적어도 N1 및 M2의 최소 공배수를 M2로 나눈 몫이다. 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N1 및 M2의 최소 공배수를 M2로 나눈 몫보다 크다. 그러므로, 타입-1 데이터 코드 블록은 제1 코드 블록 스트림에 할당되지 않은 슬롯에 대응하는 코드 블록의 다른 비트를 운반할 수 있다. 예를 들어, 슬롯이 할당되지 않으면, 타입-1 데이터 코드 블록은 슬롯에 대응하는 프리셋 코드 블록(preset code block)(예를 들어, 유휴 코드 블록 또는 에러 코드 블록)에 대응하는 비트를 운반할 수 있다. 선택적으로, 본 출원의 본 실시예에서의 데이터 코드 블록과 관련하여, 정의된 타입-1 데이터 코드 블록은 각 슬롯에 대응하는 코드 블록을 운반하는 데이터 코드 블록일 수 있고, 타입-2 데이터 코드 블록은 다른 정보 비트(예를 들어, 슬롯 할당 지시 정보, 식별자 지시 정보, 및 다중화 지시 정보 중 어느 하나 이상)를 운반하기 위해 사용될 수 있다. 데이터 유닛 내의 타입-2 데이터 코드 블록의 위치는 고정되거나, 또는 구성된 후 다중화 측 상의 통신 장치 및 역다중화 측 상의 통신 장치에게 통지될 수 있다.

본 출원의 본 실시예에서, 선택적으로, 제1 코드 블록 스트림의 코딩 모드와 제2 코드 블록 스트림의 코딩 모드는 동일하거나 서로 다를 수 있다. 이하의 내용에서 설명의 편의를 위해, 예를 들어, 제1 코드 블록 스트림 및 제2 코드 블록 스트림은 모두 64B/66BB 코딩 모드를 사용한다. 제1 코드 블록 스트림이 64B/66BB 코딩 유형의 것이고 제2 코드 블록 스트림이 64B/66BB 코딩 유형의 것인 예시가 이하에서 설명을 위해 사용된다.

예를 들어, 도 17은 본 출원의 일 실시예에 따른 코드 블록 스트림의 다중화의 개략적인 구조도이다. 도 17에 도시된 대로, 제1 코드 블록 스트림(5201) 및 제1 코드 블록 스트림(5301)은 제2 코드 블록 스트림(5401)으로 다중화된다. 달리 말해서, 제1 코드 블록 스트림(5201)을 운반하는 파이프(5101) 및 제1 코드 블록 스트림(5301)을 운반하는 파이프(5102)는 도 17의 제2 코드 블록 스트림(5401)을 운반하는 파이프(5103)로 다중화된다. 제1 코드 블록 스트림을 운반하는 파이프를 저차수 파이프라고 하고, 제2 코드 블록 스트림을 운반하는 파이프를 고차수 파이프라고 하면, 도 17에서, 두 개의 저차수 파이프(제1 코드 블록 스트림(5201)을 운반하는 파이프(5101) 및 제1 코드 블록 스트림(5301)을 운반하는 파이프(5102))는 하나의 고차수 파이프(제2 코드 블록 스트림(5401)를 운반하는 파이프(5103))로 다중화된다.

제1 코드 블록 스트림은 복수의 코딩 유형, 예를 들어 M/N 코딩 유형, 또는 비 M/N 코딩 유형일 수 있다. 본 예시에서, 제1 코드 블록 스트림이 64B/66BB 코딩 유형의 것인 예시가 설명을 위해 사용된다. 도 17에 도시된 대로, 제1 코드 블록 스트림(5201)은 복수의 코드 블록(5202)을 포함하고, 각 코드 블록(5202)은 동기 헤더 영역(5206) 및 비동기 헤더 영역(5207)을 포함한다. 예를 들어, 도 18은 본 출원의 일 실시예에 따른 제1 코드 블록 스트림의 개략적인 구조도이다. 도 17 및 도 18에 도시된 대로, 제1 코드 블록 스트림(5201)은 복수의 데이터 유닛(5208)을 포함한다. 예를 들어, 도 18은 제1 코드 블록 스트림(5201) 내의 단지 하나의 데이터 유닛(5208)의 개략적인 구조도이다. 도 18에 도시된 대로, 데이터 유닛(5208)은 헤드 코드 블록(5202), 하나 이상의 데이터 코드 블록(5203), 및 테일 코드 블록(5204)을 포함할 수 있다. 구체적으로, 제1 코드 블록 스트림(5201) 내에 포함된 코드 블록(5205)은 제어 코드 블록(예를 들어, 헤드 코드 블록(5202) 및 테일 코드 블록(5204))일 수 있거나, 또는 데이터 코드 블록(5203)일 수 있거나, 또는 유휴 코드 블록일 수 있다. 대안으로, 본 출원의 본 실시예에서의 제1 코드 블록 스트림 내의 코드 블록은 제1 코드 블록 스트림 내의 인접한 데이터 유닛 사이에 포함된 코드 블록, 예를 들어, 제1 코드 블록 스트림 내의 인접한 데이터 유닛 사이에 포함된 유휴 코드 블록일 수 있다. 코드 블록(5205)의 동기 헤더 영역(5206)은 코드 블록의 유형 지시 정보를 운반할 수 있다. 예를 들어, 코드 블록(5205)이 데이터 코드 블록(5203)일 때, 코드 블록(5205)의 동기 헤더 영역(5206) 내에서 운반되는 코드 블록의 유형 지시 정보는 01일 수 있고, 코드 블록(5205)은 데이터 코드 블록인 것을 지시하기 위해 사용된다. 다른 예를 들어, 코드 블록(5205)이 헤드 코드 블록(5202) 또는 테일 코드 블록(5204)일 때, 코드 블록(5205)의 동기 헤더 영역(5206) 내에서 운반되는 코드 블록의 유형 지시 정보는 10일 수 있고, 코드 블록(5205)이 제어 코드 블록임을 지시하기 위해 사용된다.

도 17에 도시된 대로, 제1 코드 블록 스트림(5301)은 복수의 코드 블록(5302)을 포함하고, 각 코드 블록(5302)은 동기 헤더 영역(5306) 및 비동기 헤더 영역(5307)을 포함한다. 예를 들어, 도 18은 제1 코드 블록 스트림의 개략적인 구조적 구현을 도시한다. 도 17 및 도 18에 도시된 대로, 제1 코드 블록 스트림(5301)은 복수의 데이터 유닛(5308)을 포함한다. 예를 들어, 도 18은 제1 코드 블록 스트림(5301) 내의 단지 하나의 데이터 유닛(5308)의 개략적인 구조도이다. 도 18에 도시된 대로, 데이터 유닛(5308)은 헤드 코드 블록(5302), 하나 이상의 데이터 코드 블록(5303), 및 테일 코드 블록(5304)을 포함할 수 있다. 구체적으로, 제1 코드 블록 스트림(5301) 내에 포함된 코드 블록(5305)은 제어 코드 블록(예를 들어, 헤드 코드 블록(5302) 및 테일 코드 블록(5304))일 수 있거나, 또는 데이터 코드 블록(5303)일 수 있거나, 또는 유휴 코드 블록일 수 있다. 대안으로, 본 출원의 본 실시예에서 제1 코드 블록 스트림 내의 코드 블록은 제1 코드 블록 스트림 내의 인접한 데이터 유닛 사이에 포함된 코드 블록, 예를 들어, 제1 코드 블록 스트림 내의 인접한 데이터 유닛 사이에 포함된 유휴 코드 블록일 수 있다. 코드 블록(5305)의 동기 헤더 영역(5306)은 코드 블록의 유형 지시 정보를 운반할 수 있다. 예를 들어, 코드 블록(5305)이 데이터 코드 블록(53303)일 때, 코드 블록(5305)의 동기 헤더 영역(5306) 내에서 운반되는 코드 블록의 유형 지시 정보는 01일 수 있고, 코드 블록(5305)이 데이터 코드 블록인 것을 지시하기 위해 사용된다. 다른 예를 들어, 코드 블록(5305)이 헤드 코드 블록(5302) 또는 테일 코드 블록(5304)일 때, 코드 블록(5305)의 동기 헤더 영역(5306) 내에서 운반되는 코드 블록의 유형 지시 정보는 10일 수 있고, 코드 블록(5305)이 제어 코드 블록임을 지시하는 데 사용된다.

본 예시에서, 예를 들어, 슬롯(영어로 slot으로 표현될 수 있음) 0는 제1 코드 블록 스트림(5201)에 할당되고, 슬롯 1 및 슬롯 2는 제1 코드 블록 스트림(5301)에 할당된다. 본 예시에서, 총 32개의 슬롯이 분할을 통해 획득되고, 나머지 슬롯 4 내지 31은 할당되지 않는다. 할당되지 않은 슬롯은 고정 패턴의 코드 블록으로 채워질 수 있다. 예를 들어, 64B/66B 코드 블록에 대해, 유휴(idle) 코드 블록, 에러(Error) 코드 블록, 또는 다른 정의된 코드 블록과 같은 또 다른 결정된 패턴의 코드 블록이 필링(filling)을 위해 사용될 수 있다.

예를 들어, 도 18은 슬롯과 제1 코드 블록 스트림 사이의 대응관계에 기반하여 제1 코드 블록 스트림으로부터 획득된 코드 블록의 개략적인 구조도이다. 도 18에 도시된 대로, 슬롯 0 내지 슬롯 31은 슬롯의 식별자에 기반하여 정렬되며, 슬롯의 식별자는 0 내지 31이다. 그러므로, 슬롯 0 내지 슬롯 31의 순서에 기반하여, 제1 통신 장치는 슬롯 0 내지 슬롯 31에 대응하는 코드 블록을 순차적으로 그리고 주기적으로 획득한다. 도 18에 도시된 대로, 제1 통신 장치는 먼저 슬롯 0에 대응하는 코드 블록을 획득하고, 슬롯 0가 제1 코드 블록 스트림(5201)에 할당되기 때문에 제1 코드 블록 스트림(5201)으로부터 코드 블록(5205)을 획득하고; 이후 슬롯 1에 대응하는 코드 블록을 획득하고, 슬롯 1이 제1 코드 블록 스트림(5301)에 할당되기 때문에 제1 코드 블록 스트림(5301)으로부터 코드 블록(5305)를 획득하고; 이후 슬롯 2에 대응하는 코드 블록을 획득하고, 슬롯 2가 제1 코드 블록 스트림(5301)에 할당되기 때문에 제1 코드 블록 스트림(5301)로부터 코드 블록(5305)를 획득하고; 이후 슬롯 3에 대응하는 코드 블록을 획득하고, 모든 슬롯 3 내지 슬롯 31이 할당되지 않기 때문에 유휴 코드 블록과 같은 결정된 패턴의 코드 블록으로 모든 슬롯 3 내지 슬롯 31을 채울 수 있다. 이어서, 슬롯 0 내지 슬롯 31에 대응하는 코드 블록이 주기적으로 획득된다. 본 출원의 본 실시예에서, 도 18의 각 슬롯에 대응하는 코드 블록에 대응하는 시퀀스는 처리될 코드 블록 시퀀스로 지칭될 수 있다.

예를 들어, 도 19는 본 출원의 일 실시예에 따른 제2 코드 블록 스트림의 개략적인 구조도이다. 도 19에 도시된 대로, 제2 코드 블록 스트림(5401)을 운반하는 파이프(5103)로 진입하는 제2 코드 블록 스트림(5401)은 하나 이상의 데이터 유닛(5408)을 포함할 수 있다. 도 19는 하나의 데이터 유닛(5408)의 개략적인 구조도이다. 도 19에 도시된 대로, 데이터 유닛(5408)은 복수의 코드 블록(5405)을 포함할 수 있고, 코드 블록(5405)은 동기 헤더 영역(5406) 및 비동기 헤더 영역(5407)을 포함할 수 있다. 도 19에 도시된 대로, 데이터 유닛(5408)은 헤드 코드 블록(5402), 하나 이상의 데이터 코드 블록(5403), 및 테일 코드 블록(5404)을 포함할 수 있다. 구체적으로, 제1 코드 블록 스트림(5401) 내에 포함된 코드 블록(5405)은 제어 코드 블록(예를 들어, 헤드 코드 블록(5402) 및 테일 코드 블록(5404))일 수 있거나, 또는 데이터 코드 블록(5403)일 수 있다. 코드 블록(5405)의 동기 헤더 영역(5406)은 코드 블록의 유형 지시 정보를 운반할 수 있다. 예를 들어, 코드 블록(5405)이 데이터 코드 블록(5403)일 때, 코드 블록(5405)의 동기 헤더 영역(5406) 내에서 운반되는 코드 블록의 유형 지시 정보는 01일 수 있고, 코드 블록(5405)이 데이터 코드 블록인 것을 지시하기 위해 사용된다. 다른 예를 들어, 코드 블록(5405)이 헤드 코드 블록(5402) 또는 테일 코드 블록(5404)일 때, 코드 블록(5405)의 동기 헤더 영역(5406) 내에서 운반되는 코드 블록의 유형 지시 정보는 10일 수 있고, 코드 블록(5405)이 제어 코드 블록임을 지시하는 데 사용된다.

도 19에 도시된 대로, 본 출원의 본 실시예에서, 각 슬롯에 대응하는 획득된 또는 생성된 코드 블록은 제2 코드 블록 스트림의 페이로드 영역 내에 배치되고, 헤드 코드 블록, 테일 코드 블록, 타입-1 데이터 코드 블록, 및 타입-2 데이터 코드 블록 중 어느 하나 이상의 페이로드 영역 내에 배치될 수 있다. 본 예시에서, 각 슬롯에 대응하여 획득되거나 생성된 코드 블록이 제2 코드 블록 스트림 내의 타입-1 데이터 코드 블록 내에 배치되는 예시가 설명을 위해 사용된다.

본 출원의 본 실시예에서 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 데이터 코드 블록의 수량은 유연하게 결정될 수 있다. 제1 코드 블록 스트림 및 제2 코드 블록 스트림이 모두 64B/66B 코딩을 사용하는 예시가 설명을 위해 사용된다. 본 출원의 본 실시예에 의해 제공되는 해결방안에서, 제2 코드 블록 스트림 내의 하나의 데이터 유닛이 모든 슬롯에 대응하는 코드 블록을 운반하는 데 사용되는 Hb 타입-1 데이터 코드 블록을 포함하면, TDM 슬롯 분할은, 몇몇 저차수 슬롯 그래뉼래러티를 획득하기 위해, Hb 타입-1 데이터 코드 블록의 페이로드 영역(하나의 타입-1 데이터 코드 블록의 페이로드 영역은 H비트를 운반함)에 대응하는 비트의 Hlcm 비트의 전부 또는 일부(Hb 타입-1 데이터 코드 블록의 페이로드 영역 내의 비트의 총 수량은 Hp이고, 여기서 Hlcm은 Hp보다 작거나 같음)에 기반하여 수행된다. 분할을 통해 획득된 슬롯 그래뉼래러티의 조합은 제1 코드 블록 스트림 내의 코드 블록을 압축함으로써 획득되는 코드 블록 또는 제1 코드 블록 스트림 내의 64B/66B 코드 블록을 운반하기 위해 저차수 파이프(저차수 파이프는 제1 코드 블록 스트림을 운반하는 파이프임)로서 사용된다. 여기서, Hlcm비트에 대한 TDM 슬롯 분할은 단계 4101 이후에 획득되는 처리될 코드 블록 시퀀스에 대한 TDM 슬롯 분할에 동등하게 대응한다. 예를 들어, 제1 코드 블록 스트림의 코딩 유형이 64B/66B 코딩이고 압축 처리가 사용되지 않을 때(압축 처리는 트랜스 코딩 압축 처리로 지칭될 수도 있음), 고차수 파이프(고차수 파이프는 제2 코드 블록 스트림을 운반하는 파이프임)는 제2 코드 블록 스트림 내의 데이터 유닛 내의 Hb 타입-1 데이터 코드 블록의 페이로드 영역(하나의 타입-1 데이터 코드 블록의 페이로드 영역은 H비트를 운반함)에 대응하는 비트 중 Hlcm비트의 일부 또는 전부(Hb 타입-1 데이터 코드 블록의 페이로드 영역 내의 비트의 총 수량은 Hp이고, 여기서 Hlcm은 Hp보다 작거나 같음)를 운반하고, Hlcm비트는 g개의 66B 그래뉼래러티에 대응하고 p개의 슬롯으로 분할될 수 있으며, 여기서 p는 g에 의해 정확하게 분할될 수 있고, g 및 p는 양의 정수이다. 압축 처리가 사용될 때, 고차수 파이프(고차수 파이프는 제2 코드 블록 스트림을 운반하는 파이프임)는 제2 코드 블록 스트림 내의 데이터 유닛 내의 Hb 타입-1 데이터 코드 블록의 페이로드 영역(하나의 타입-1 데이터 코드 블록의 페이로드 영역은 H비트를 운반함)에 대응하는 비트 중 Hlcm비트의 일부 또는 전부(Hb 타입-1 데이터 코드 블록의 페이로드 영역 내의 비트의 총 수량은 Hp임)를 운반하고, 여기서 Hlcm은 Hp보다 작거나 같다. 선택적으로, Hp는 g1개의 M2/N2 비트 페이로드 그래뉼래러티에 대응하고, g1*N2는 제2 코드 블록 스트림 내의 데이터 유닛 내의 모든 타입-1 데이터 코드 블록의 페이로드 영역 내의 비트의 전체 총 수량이다. Hlcm비트와 관련하여, g3*N3 비트는 g3개의 M3/N3 비트 블록(예를 들어, 512B/514B 인코딩된 비트 블록)에 대응한다. 하나의 M3/N3 코드 블록 그래뉼래러티는 처리될 코드 블록 스트림의 g3*k개의 66B 그래뉼래러티에 동등하게 대응한다(예를 들어, 512B/514B 인코딩된 비트 블록은 4개의 66B 그래뉼래러티와 동등하다). 동등하게 대응하는 처리될 코드 블록 스트림은 p개의 슬롯으로 분할되며, 여기서 p는 g로 정확히 나누어 질 수 있고, g 및 p는 양의 정수이다.

본 출원의 본 실시예는 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 데이터 코드 블록(또는 제1 코드 블록 스트림을 운반하기 위한 타입-1 데이터 코드 블록)의 수량을 결정하기 위한 선택적 구현을 제공한다. 이 구현에 관한 설명에서, 예를 들어, 제1 코드 블록 스트림은 M1/N1 비트 코딩 모드를 사용하고, 제2 코드 블록 스트림은, 압축 처리를 고려하지 않고, M2/N2 비트 코딩 모드를 사용한다. 제1 코드 블록 스트림 내의 각 코드 블록은 N1비트이고, 제2 코드 블록 스트림의 페이로드 영역으로 로딩될 필요가 있기 때문이다. 제2 코드 블록 스트림 내의 데이터 코드 블록의 페이로드 영역은 M2비트이다. 이 경우, N1과 M2의 공배수가 계산된다. 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 데이터 코드 블록의 수량은 N1 및 M2의 공배수를 N1으로 나눈 몫의 정수 배일 수 있다. 선택적 구현에서, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 데이터 코드 블록의 수량은 N1 및 M2의 최소 공배수를 N2으로 나눈 몫의 정수 배일 수 있다.

도 19을 참조하는 예시를 사용하면, 예를 들어, 제1 코드 블록 스트림 및 제2 코드 블록 스트림의 코딩 유형이 모두 64B/66B 코딩이면, lcm(66, 64)의 값은 2112이고, 여기서 lcm(66, 64)는 66과 64의 최소 공배수의 획득을 의미한다. 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 데이터 코드 블록의 수량은 33의 정수 배수일 수 있다(33은 제2 코드 블록 스트림 내의 데이터 코드 블록의 페이로드 영역 내의 비트 64로 66과 64의 공배수 2112를 나눈 몫이다). 제2 코드 블록 스트림 내의 하나의 데이터 유닛이 33개의 데이터 코드 블록을 포함하는 것으로 가정하면, 이는 제2 코드 블록 스트림 내의 33개의 데이터 코드 블록이 32(32는 66 및 64의 공배수 2112를 제1 코드 블록 스트림 내의 하나의 코드 블록 내의 비트 수 64로 나눈 몫임)개의 슬롯에 대응하는 코드 블록을 운반한다는 것을 지시한다. 제1 코드 블록 스트림이 슬롯에 할당될 때, 슬롯에 대응하는 코드 블록은 슬롯에 대응하는 제1 코드 블록 스트림으로부터 획득된 코드 블록이다. 제1 코드 블록 스트림이 슬롯에 할당되지 않을 때, 슬롯에 대응하는 코드 블록은 결정된 패턴의 코드 블록이다.

복수의 방식이 슬롯 분할을 위해 이용될 수 있다. 본 출원의 본 실시예는 가능한 구현을 제공한다. 상기 구현에서, 제2 코드 블록 스트림 내의 하나의 데이터 단위 내의 데이터 코드 블록의 페이로드 영역 내의 비트의 수량이 계산된다. 예를 들어, 도 19을 참조한 예시에서. 제2 코드 블록 스트림 내의 하나의 데이터 단위 내의 데이터 코드 블록의 페이로드 영역의 비트의 수량은 2122(2122는 제2 코드 블록 스트림 내의 하나의 데이터 단위에 포함된 데이터 코드 블록의 수량33과 데이터 코드 블록의 비동기 헤더 영역의 64비트의 곱임) 비트이다. 2122비트가 모두 제1 코드 블록 스트림 내의 코드 블록을 운반하기 위해 사용될 때, 최대 32개의 64B/66B 코드 블록이 운반될 수 있다. 그러므로, 슬롯 분할에서, 획득될 수 있는 슬롯의 최대 수량은 32의 정수배이다. 대안으로, 슬롯의 수량은 정확히 32를 나눌 수 있는 숫자 값일 수 있다. 예를 들어, 16 개의 슬롯, 8개의 슬롯, 또는 4개의 슬롯이 분할을 통해 획득된다.

선택적으로, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내의 모든 타입-1 데이터 코드 블록의 페이로드 영역 내의 비트의 총 수량은 앞서 설명한 공배수 관계로 제한되지 않을 수 있다. 예를 들어, 앞서 설명한 예시에서, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내의 모든 타입-1 데이터 코드 블록의 페이로드 영역 내의 비트의 총 수량은 2122보다 크다. 이러한 방식으로, 2122비트가 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 운반하는 데 사용될 때, 나머지 비트는 예비로 보유되어 사용되지 않거나, 또는 다른 지시 정보를 운반하는 데 사용될 수 있다. 실제 응용에서, 선택적으로, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 모든 데이터 코드 블록(모든 타입-1 데이터 코드 블록 및 모든 타입-2 데이터 코드 블록을 포함함)의 페이로드 영역 내의 비트의 수량이 결정될 때, 전송 효율 및 예비로 보유된 유휴 코드 블록이 고려될 수 있다. 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내의 모든 데이터 코드 블록의 페이로드 영역 내의 비트의 총 수량이 더 크면, 데이터 유닛은 더 길고, 오버헤드는 더 낮다.

도 19에 도시된 대로, 처리될 코드 블록 시퀀스 내의 코드 블록에 대응하는 모든 비트는 제2 코드 블록 스트림 내의 타입-1 데이터 유닛의 페이로드 영역 내에 순차적으로 배치된다. 알 수 있는 대로, 슬롯 0에 대응하는 코드 블록(5205)은 64B/66B 코딩 유형을 사용하여 인코딩되고, 코드 블록(5205)의 획득된 비트의 총 수량은 66이지만, 제2 코드 블록 스트림(5401) 내의 데이터 코드 블록(5403)의 비동기 헤더 영역(5407)에 의해 점유된 비트의 수량은 64이다. 그러므로, 제2 코드 블록 스트림 내의 하나의 데이터 코드 블록(5403)은 슬롯 0에 대응하는 코드 블록(5205)의 처음 64비트를 운반하고, 제2 코드 블록 스트림 내의 다른 데이터 코드 블록(5403)은 슬롯 0에 대응하는 코드 블록(5205)의 마지막 2비트와, 슬롯 1에 대응하는 코드 블록(5305)의 처음 62비트를 운반하는 등이다. 본 실시예에서 알 수 있는 대로, 제1 코드 블록 스트림 내의 하나의 코드 블록의 비트의 총 수량이 제2 코드 블록 스트림 내의 하나의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량보다 클 때, 제1 코드 블록 스트림 내의 하나의 코드 블록에 대응하는 모든 비트는 제2 코드 블록 스트림 내의 두 개의 데이터 코드 블록의 페이로드 영역 내에서 운반될 수 있다.

데이터 전송 효율을 더욱 개선하고, 캡슐화 효율을 개선하며, 계층별(layer by layer) 캡슐화에 의해 야기되는 과도한 대역폭 확장을 피하기 위해, 본 출원의 본 실시예는 또 다른 선택적인 데이터 전송 해결방안을 제공한다. 앞서 설명한 단계 4102에서, 송신될 제2 코드 블록 스트림에, 처리될 코드 블록 시퀀스에 대응하는 비트를 배치하는 단계는, 압축된 코드 블록 시퀀스를 획득하기 위해 처리될 코드 블록 시퀀스 내의 R개의 연속하는 코드 블록을 압축하는 단계 - 여기서 R은 양의 정수임 -; 및 송신될 제2 코드 블록 스트림 내에, 압축된 코드 블록 시퀀스에 대응하는 비트를 배치하는 단계를 포함한다. 예를 들어, 도 20은 본 출원의 일 실시예에 따른 또 다른 제2 코드 블록 스트림의 개략적인 구조도이다. 도 20은 도 19에 기반한 개선이다. 도 20에서, 모든 슬롯에 대응하는 획득된 코드 블록을 포함하는 시퀀스는 처리될 코드 블록 시퀀스라고 지칭된다. 압축 처리는 압축된 코드 블록 시퀀스를 획득하기 위해 처리될 코드 블록 시퀀스에 대해 수행되고, 이후 압축된 코드 블록 시퀀스는 제2 코드 블록 스트림 내에 배치된다. 선택적으로, 압축된 코드 블록 시퀀스는 제2 코드 블록 스트림 내의 타입-1 데이터 코드 블록의 페이로드 영역 내에 배치될 수 있다.

선택적 구현에서, 제1 코드 블록 스트림 내의 하나의 코드 블록의 동기 헤더 영역 및 비동기 헤더 영역에 대응하는 비트는 제2 코드 블록 스트림의 페이로드 영역 내에 연속적으로 배치될 수 있다. 압축되지 않은, 처리될 코드 블록 시퀀스가 제2 코드 블록 스트림 내에 직접 배치되면, 처리될 코드 블록 시퀀스 내의 모든 코드 블록의 동기 헤더 영역 및 비동기화 영역의 모든 비트는 제2 코드 블록 스트림 내에 연속적으로 배치된다. 압축된 후 처리될 코드 블록 시퀀스가 제2 코드 블록 스트림 내에 배치되면, 압축된 코드 블록 시퀀스 내의 모든 코드 블록의 동기 헤더 영역 및 비동기화 영역의 모든 비트는 제2 코드 블록 내에 연속적으로 배치된다.

달리 말해서, 압축되지 않은 처리될 코드 블록 시퀀스가 제2 코드 블록 스트림 내에 직접 배치되면, 처리될 코드 블록 시퀀스 내의 제1 코드 블록 스트림으로부터 획득된 하나의 코드 블록의 동기 헤더 영역 및 비동기화 영역의 모든 비트는 제2 코드 블록 스트림 내에 연속적으로 배치된다. 압축된 후 처리될 코드 블록 시퀀스가 제2 코드 블록 스트림 내에 배치되면, 압축된 코드 블록 시퀀스 내의 제1 코드 블록 스트림으로부터 획득되는 하나의 코드 블록의 동기 헤더 영역 및 비동기화 영역의 모든 비트에 대응하는 압축된 코드 블록 시퀀스 내의 비트는 제2 코드 블록 스트림 내에 연속적으로 배치된다.

처리될 코드 블록 시퀀스가 압축된 코드 블록 시퀀스 내의 하나의 코드 블록으로 압축하는 예시가 이제부터 설명을 위해 사용된다. 처리될 코드 블록 시퀀스 내의 압축되지 않은 코드 블록이 제2 코드 블록 스트림 내에 직접 배치되면, 처리될 코드 블록 시퀀스의 코드 블록의 경우는 처리될 코드 블록 시퀀스가 압축된 코드 블록 시퀀스 내의 하나의 코드 블록으로 압축되는 경우와 유사하다. 본 예시에서, 예시는 도 20을 참조하여 설명을 위해 사용된다. 도 20에 도시된 대로, 압축된 코드 블록 시퀀스 내의 슬롯 0에 대응하는 코드 블록(5205) 내에 포함된 모든 비트(예를 들어, 코드 블록이 동기 헤더 영역 및 비동기화 영역을 포함하면, 코드 블록에 대응하는 모든 비트는 코드 블록의 동기 헤더 영역 및 비동기 헤더 영역에 대응하는 모든 비트임)는 제2 코드 블록 스트림 내의 타입-1 데이터 코드 블록의 페이로드 영역 내에 연속적으로 배치된다. 구체적으로, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내의 모든 타입-1 데이터 코드 블록의 페이로드 영역만이 고려된다면, 예를 들어, 제1 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 일련의 타입-1 데이터 코드 블록 만이 간단히 고려된다면, 타입-1 데이터 코드 블록의 시퀀스 내의 페이로드 영역의 시퀀스에 관련하여서만, 슬롯에 대응하는 코드 블록의 것이면서 또한 압축된 코드 블록 시퀀스 내에 포함된 모든 비트(제1 코드 블록 스트림 내의 하나의 코드 블록의 동기 헤더 영역 및 비동기 헤더 영역으로부터 획득될 수 있음)는 제2 코드 블록 스트림 내의 데이터 유닛 내의 타입-1 데이터 코드 블록의 시퀀스 내의 페이로드 영역의 시퀀스 내의 하나 이상의 페이로드 영역 내에 연속적으로 배치된다. 달리 말해서, 앞서 설명한 예시에서, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내의 모든 타입-1 데이터 코드 블록의 페이로드 영역만이 고려된다면, 예를 들어, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 일련의 타입-1 데이터 코드 블록만이 간단히 고려되면, 타입-1 데이터 코드의 시퀀스 내의 페이로드 영역의 시퀀스에 관련하여서만, 압축된 코드 블록 시퀀스 내에 포함되면서 또한 32개의 슬롯에 대응하는 모든 코드 블록의 모든 비트는 제2 코드 블록 스트림 내의 데이터 유닛 내의 타입-1 데이터 코드 블록의 시퀀스 내의 페이로드 영역의 시퀀스 내의 하나 이상의 페이로드 영역 내에 연속적으로 배치된다. 선택적으로, 예시에서, 일부 다른 코드 블록, 예를 들어, 제어 코드 블록 및 타입-2 데이터 코드 블록은, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 두 개의 인접한 타입-1 데이터 코드 블록 사이에 포함될 수 있다. 구체적으로, 타입-1 데이터 코드 블록의 시퀀스 내의 페이로드 영역의 시퀀스는 타입-1 데이터 코드 블록 이외의 다른 코드 블록의 페이로드 영역을 포함하지 않는다. 본 예시에서, 처리될 코드 블록 시퀀스가 타입-1 데이터 코드 블록의 페이로드 영역 내에 배치되는 예시가 설명을 위해 사용된다. 처리될 코드 블록 시퀀스에 대응하는 비트가 또한 헤드 코드 블록, 테일 코드 블록 등에 배치될 수 있다면, 페이로드 영역의 시퀀스는 제2 코드 블록 스트림 내의 하나의 데이터 유닛에 포함되면서 또한 처리될 코드 블록 시퀀스에 대응하는 비트를 운반하는 데 사용되는 모든 코드 블록의 페이로드 영역을 포함하는 페이로드 영역의 시퀀스일 수 있다.

도 20에서 알 수 있는 대로, 각 슬롯에 대응하는 코드 블록이 본 출원의 본 실시예에서 획득된 후, 코드 블록이 압축된다. 압축된 코드 블록 시퀀스에서, 각 비트에 대응하는 슬롯은 처리될 코드 블록 시퀀스 내의 대응하는 슬롯과 동일하다. 예를 들어, 처리될 코드 블록 시퀀스가 64B/66B 코딩을 사용하고 압축된 코드 블록 시퀀스가 64/65 비트 코딩을 사용하면, 처리될 코드 블록 시퀀스 내의 하나의 64B/66B 코드 블록은 슬롯 2에 대응하고, 압축된 코드 블록 시퀀스에서, 64B/66B 코드 블록에 대응하는 64B/65B 코드 블록은 또한 슬롯 2에 대응한다. 달리 말해서, 슬롯 2는 처리될 코드 블록 시퀀스 내의 하나의 64B/66B 코드 블록에 대응하고, 압축된 코드 블록 시퀀스에서 하나의 64B/65B 코드 블록에 대응한다.

복수의 압축 처리 방식이 이용 가능하다. 예를 들어, 처리될 시퀀스 내의 각 코드 블록은 개별적으로 압축될 수 있다. 예를 들어, 처리될 시퀀스 내의 각 코드 블록의 동기 헤더 영역은 2비트에서 1비트로 압축된다. 예를 들어 "10"은 "1"로 압축되고, "01"은 "0"으로 압축된다. 처리될 코드 블록 시퀀스 내의 코드 블록이 64B/66B 코딩을 사용할 때, 압축된 코드 블록 시퀀스의 코딩 형태는 64/65 비트 코딩으로 변경된다. 동기 헤더 영역이 "10"인 코드 블록은 코드 블록의 유형이 제어 유형임을 지시한다.

다른 선택적인 압축 처리 방식에서, 널리 사용되는 제어 타입의 코드 블록의 유형 필드는 현재 0x1E, 0x2D, 0x33, 0x4B, 0x55, 0x66, 0x78, 0x87, 0x99, 0xAA, 0xB4, 0xCC, 0xD2, 0xE1, 그리고 0xFF를 포함한다. 0x00과 같은 다른 숫자 값은 예비로 보유되어 사용되지 않는다. 코드 블록의 유형 필드는 1바이트를 점유한다. 그러므로, 제어 타입의 코드 블록의 유형 필드는 8비트에서 4비트로 압축될 수 있다. 예를 들어 "0x1E"는 "0x1"로 압축되고 "0x2D"는 "0x2"로 압축된다. 그러므로, 절약된 4비트 공간은 복수의 코드 블록의 조합 시퀀스를 식별하는 데 사용될 수 있다. 이러한 방식으로, 더 높은 맵핑 효율이 달성될 수 있다. 전형적인 예시에서, 압축 처리 방식 중 하나에서, 처리될 시퀀스의 복수의 연속하는 코드 블록이 압축될 수 있다. 예를 들어, 선택적 구현에서, 처리될 코드 블록 시퀀스 내의 4개의 64B/66B 코드 블록은 압축된 코드 블록 시퀀스 내의 하나의 256B/257B 코드 블록으로 변환될 수 있다. 예를 들어, 첫 번째 비트는 256B/257B 코드 블록이 제어 블록을 포함하는지 여부를 구별하기 위해 사용된다. 예를 들어, 도 21은 본 출원의 일 실시예에 따른 압축 처리 방식의 개략도이다. 도 21에 도시된 대로, 256B/257B 코드 블록의 첫 번째 비트가 1이면, 이는 256B/257B 코드 블록이 처리될 시퀀스 내의 제어 유형의 코드 블록을 포함하지 않고, 처리될 시퀀스 내의 데이터 유형의 코드 블록만을 포함함을 지시한다. 그러므로, 처리될 코드 블록 시퀀스 내의 4개의 64B/66B 코드 블록의 동기 헤더는, 총 8비트와 함께, 1비트로 압축될 수 있다. 예를 들어, 도 22는 본 출원의 실시예에 따른 압축 처리 방식의 개략도이다. 도 22에 도시된 대로, 256B/257B 코드 블록의 첫 번째 비트가 0이면, 이는 256B/257B 코드 블록이 처리될 시퀀스 내의 제어 유형의 적어도 하나의 코드 블록을 포함함을 지시한다. 다음으로, 256B/257B 코드 블록 내에 포함된 첫 번째 64B/66B 코드 블록의 유형 필드의 4비트가 256B/257B 코드 블록 내에 포함된 처리될 코드 블록 시퀀스로부터 4개의 64B/66B 코드 블록의 네 가지 유형을 지시하기 위해 순차적으로 사용될 수 있다. 예를 들어, 256B/257B 코드 블록 내에 포함된 처리될 코드 블록 시퀀스로부터 4개의 64B/66B 코드 블록의 네 가지 유형이 모두 제어 유형이면, 4비트는 순차적으로 "0000"일 수 있다. 그러므로, 256B/257B 코드 블록 내에 포함된 처리될 코드 블록 시퀀스로부터 4개의 64B/66B 코드 블록의 4개의 동기 헤더 영역이 압축될 수 있다. 구체적으로, 코드 블록의 유형 필드의 절약된 4비트 공간은 복수의 코드 블록의 조합 시퀀스를 식별하기 위해 사용될 수 있다.

선택적 구현에서, 처리될 코드 블록 시퀀스 내의 R개의 연속하는 코드 블록이 압축된다. R이 1보다 크면, R개의 연속하는 코드 블록은 적어도 두 개의 코드 블록을 포함하고, 두 개의 코드 블록이 획득되는 두 개의 제1 코드 블록 스트림은 두 개의 서로 다른 제1 코드 블록 스트림이다. 본 선택적 구현에서, 예를 들어, 도 21의 예시에 도시된 대로, R은 4이다. 그러므로, 처리될 코드 블록 시퀀스 내의 4개의 연속하는 코드 블록이 압축 될 때, 적어도 두 개의 코드 블록이 4개의 연속하는 코드 블록 내에 존재한다. 두 개의 코드 블록에 대응하는 두 개의 제1 코드 블록 스트림은 서로 다르다. 예를 들어, 하나의 코드 블록에 대응하는 제1 코드 블록 스트림은 도 18의 제1 코드 블록 스트림(5201)이고, 다른 코드 블록에 대응하는 제1 코드 블록 스트림은 도 18의 제1 코드 블록 스트림(5301)이다.

본 출원의 본 실시예에서, 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 제한되지 않으며, 실제 상황에 기반하여 결정될 수 있다. 선택적 구현에서, 처리될 코드 블록 시퀀스가 압축되기 때문에, 제2 코드 블록 스트림 및 압축된 코드 블록 시퀀스의 정렬을 구현하기 위해(즉, 제2 코드 블록 스트림 내의 하나의 데이터 유닛은 압축된 코드 블록 시퀀스 내의 정수 개의 코드 블록을 운반할 수 있거나, 또는 각 슬롯 경계 및 코드 블록 경계는 제2 코드 블록 스트림 내의 하나의 데이터 유닛으로부터 결정될 수 있음), 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량을 계산하는 방법에서, 계산이 압축된 코드 블록 시퀀스의 코딩 모드에 기반하여 수행 될 필요가 있다. 구체적인 계산 방법은 앞서 설명한 계산 방법에서 처리될 코드 블록 시퀀스의 코딩 형태의 파라미터를 압축된 코드 블록 시퀀스의 코딩 형태의 파라미터로 대체하는 것이다. 구체적으로, 압축된 코드 블록 시퀀스의 코딩 형태는 M3/N3이고, 여기서 M3은 양의 정수이고, N3은 M3 보다 작지 않은 정수이다. 선택적으로, 본 출원의 본 실시예에 의해 제공되는 해결방안에서, 제2 코드 블록 스트림 내에 포함된 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3 및 M2의 공배수 및 M2에 기반하여 결정된다. 예를 들어, 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 적어도 N3 및 M2의 공배수를 M2로 나눈 몫이다. 타입-1 데이터 코드 블록의 수량은 N3 및 M2의 공배수를 M2로 나눈 몫보다 클 수 있다. 하나의 데이터 유닛에서 타입-1 데이터 코드 블록의 수량은 N3 및 M2의 공배수를 M2로 나눈 몫의 정수배이다. 대안으로, 제2 코드 블록 스트림 내의 적어도 하나의 데이터 유닛 내에 포함된 하나의 데이터 유닛 내의 타입-1 데이터 코드 블록의 수량은 N2 및 M2의 최소 공배수 및 M2에 기반하여 결정된다. 예를 들어, 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 적어도 N3 및 M2의 최소 공배수를 M2로 나눈 몫이거나; 또는 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3 및 M2의 최소 공배수를 M2로 나눈 몫보다 크거나; 또는 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3 및 M2의 최소 공배수를 M2로 나눈 몫의 정수 배일 수 있다. 선택적으로, 본 출원의 본 실시예에서의 데이터 코드 블록들과 관련하여, 정의된 타입-1 데이터 코드 블록은 각 슬롯에 대응하는 코드 블록을 운반하는 데이터 코드 블록일 수 있고, 타입-2 데이터 코드 블록은 다른 정보 비트(예를 들어, 슬롯 할당 지시 정보, 식별자 지시 정보, 및 다중화 지시 정보 중 어느 하나 이상)를 운반하기 위해 사용될 수 있다. 데이터 유닛 내의 타입-2 데이터 코드 블록의 위치는 고정되거나, 또는 구성되어 다중화 측의 제1 통신 장치 및 역다중화 측의 제2 통신 장치에 통지될 수 있다.

선택적 구현에서, 선택적으로, 제2 코드 블록 스트림은 다중화 지시 정보를 운반할 수 있으며, 여기서 다중화 지시 정보는 데이터 유닛이 다중화된 코드 블록을 운반한다는 것을 지시하기 위해 사용된다. 구체적으로, 역다중화 측은 데이터 유닛 내의 코드 블록을 수신한 후 역다중화 동작을 수행할 필요가 있다. 다중화 지시 정보는 제2 코드 블록 스트림 내의 데이터 유닛 내에서 운반, 예를 들어 헤드 코드 블록, 타입-2 데이터 코드 블록, 및 테일 코드 블록 중 어느 하나 이상에서 운반될 수 있다. 이 경우, 다중화 지시 정보는 다중화 지시 정보를 포함하는 데이터 유닛이 다중화된 코드 블록을 운반한다는 것만을 지시할 수도 있다. 다른 선택적 구현에서, 다중화 지시 정보는 인접한 데이터 유닛 사이의 코드 블록 상에서 운반될 수 있다. 예를 들어, O 코드 블록이 인접한 데이터 유닛 사이에 구성될 수 있고, 다중화 지시 정보는 O 코드 블록의 페이로드 영역 내에서 운반될 수 있다. 이 경우, 다중화 지시 정보가 수신된 후, 다중화 지시 정보 이후에 수신된 데이터 유닛 내에서 운반되는 모든 코드 블록이, 다중화되지 않은 지시 정보가 수신될 때까지 모두 역다중화 될 필요가 있는 다중화 코드 블록인 것으로 결정될 수 있고, 여기서 비다중화(non-multiplexing) 지시 정보는 비다중화 지시 정보 이후에 데이터 유닛 내에서 운반되는 코드 블록이 역다중화될 필요가 없다는 것을 지시할 수 있다.

앞서 설명한 단계 4101에서, 선택적 구현에서, 저차수 파이프로부터 획득된 각각의 Q개의 제3 데이터 스트림의 코딩 형태가 M1/N1 비트 코딩이 아니면, 각 제3 데이터 스트림을 코딩 형태가 M1/N1 비트 코딩인 제1 코드 블록 스트림으로 변환하기 위해 코드 변환이 각각의 Q개의 제3 데이터 스트림에 대해 수행될 수 있다.

구체적인 구현에서, 제3 데이터 스트림은 동기식 디지털 계층(Synchronous Digital Hierarchy, SDH) 서비스 신호일 수 있으며, 서비스 매핑 처리가 수행될 수 있다. 예를 들어, 제3 데이터 스트림은 제1 코드 블록 스트림 내의 데이터 유닛의 페이로드 영역으로 캡슐화될 수 있고, 그 후 제3 데이터 스트림에 대응하는 제1 코드 블록 스트림을 획득하기 위해, 필수적인 캡슐화 오버헤드, OAM 코드 블록, 및 유휴 코드 블록이 추가될 수 있다. 프리셋 유휴 코드 블록이 제1 코드 블록 스트림에 추가되기 때문에, 제1 코드 블록 스트림은 유휴 코드 블록의 추가 또는 삭제를 통해 파이프 레이트에 적응될 수 있다. 예를 들어, 8바이트의 D0 내지 D7을 갖는 SDH 서비스의 서비스 신호는 64B/66B 데이터 코드 블록의 페이로드 영역에 매핑될 수 있고, 동기 헤더 '01'이 추가되어서, 8바이트의 D0 내지 D7을 갖는 서비스 신호는 64B/66B 코드 블록의 형태로 변환된다.

다음은 예시를 제공한다. 예를 들어, X-Ethernet/FlexE에서, 5Gbps 그래뉼래러티는 슬롯으로 사용되고, 즉, 슬롯의 대역폭(레이트라고도 함)은 5Gbps이고, 하나의 5Gbps 슬롯은 하나의 제2 코드 블록 스트림에 할당된다. 제2 코드 블록 스트림 내의 하나의 데이터 유닛의 구조적 형태는 [1개의 헤드 코드 블록(헤드 코드 블록은 오버헤드 코드 블록으로도 지칭될 수 있음) + 1023개의 데이터 코드 블록 + 1개의 유휴 코드 블록]이다. 앞서 설명한 예시에서 알 수 있는 대로, 32개의 64B/66B 코드 블록(64B/66B 코드 블록은 헤드 코드 블록, 테일 코드 블록, 또는 데이터 코드 블록일 수 있음)(압축 처리가 수행되면, 32개의 64B/66B 코드 블록은 압축된 코드 블록 시퀀스이거나, 또는 압축 처리가 수행되지 않으면, 32개의 64B/66B 코드 블록은 처리될 코드 블록 시퀀스이고; 본 예시에서, 압축 처리가 수행되지 않은 예시가 설명을 위해 사용된다)은 32개의 64B/66B 데이터 코드 블록의 페이로드 영역으로 완전히 로딩될 수 있다. 제2 코드 블록 스트림 내의 하나의 데이터 유닛은 t * 33개의 64B/66B 데이터 코드 블록을 포함할 수 있고, 여기서 t * 33개의 64B/66B 데이터 코드 블록은 t * 33 * 64 = t * 2112 비트를 운반하는 데 사용된다. 66 비트에 기반하여, 최대 t * 32개의 슬롯은 TDM에 기반한 분할을 통해 획득될 수 있다. 본 실시예는 t = 31 일 때 31개의 슬롯이 분할을 통해 획득되는 예시를 사용하여 설명된다. 31 * 33 * 64 = 31 * 32 * 66 = 65472. 제2 코드 블록 스트림 내의 하나의 데이터 유닛은 31 * 33 = 1023개의 타입-1 데이터 코드 블록을 포함할 수 있다.

31개의 슬롯이 분할을 통해 획득될 때, 5000000000 *(16383/16384) *(20460/20461) *(1023/1025) *(1/31) = 160.9579176 Mbps(-100ppm: 160.9418218Mbps)이다. 5G는 슬롯의 명목 레이트이고, 즉, 동기 헤더를 제외한 64B/66B 코딩의 비트 레이트이다. 64B/66B 동기 헤더를 포함하는, 인코딩된 5G 신호의 총 비트 레이트는 66/64 = 3.125 % 증가할 필요가 있고; 16383/16384는 정렬 마커(Alignment Marker, AM)의 정렬 코드워드를 제외한 100GE 이더넷 인터페이스의 유효 대역폭이고; 20460/20461은 플렉서블 이더넷 인터페이스의 오버헤드를 제외한 효과적인 정보 대역폭을 지시하고; 1023/1025는 고차 데이터 유닛 캡슐화 오버헤드를 제외한 나머지 데이터 코드 블록 및 필요한 유휴 코드 블록의 비율을 지시하고; 1/31은 31개의 슬롯이 분할을 통해 획득된 후 슬롯의 유효 베어러 대역폭을 지시한다. 구체적으로, 분할을 통해 획득되고 또한 저차수 파이프의 대역폭을 형성하기 위해 사용되는 하나의 슬롯의 대역폭은 160.95791767 Mbps(프로젝트의 실제 상황을 고려하면, 구성 요소 또는 장치의 동작 클록 주파수는 -100ppm 만큼 벗어날 수 있고, 가장 작은 이용 가능한 저차수 파이프 베어러의 총 대역폭은 160.9418218Mbps임)이다.

다음은 SDH STM-1 신호에 대한 설명이다. 서비스 신호의 경우, 서비스 신호를 캡슐화하고 저차수 데이터 단위로 매핑할 필요가 있다. SDH STM-1의 본래의 대역폭/레이트는 155.52Mbps이다. 우리는 고차수 데이터 유닛의 신호와 일치하는 방식으로 신호를 캡슐화한다. 구체적으로, SDH STM-1 신호는 저차수 데이터 유닛의 64B/66B 데이터 코드 블록의 페이로드 영역에 로딩된 후, 오버헤드 코드 블록 및 필요한 유휴 코드 블록이 저차수 데이터 유닛으로 캡슐화된다. 이 경우, 유휴 코드 블록을 갖는 저차수 데이터 유닛의 데이터 스트림의 대응하는 대역폭은 다음과 같다: 155.52 *(66/64) *(1025/1023) = 160.6935484Mbps. 선택적으로, 프로젝트의 실제 상황을 고려할 때, 컴포넌트 또는 장치의 동작 클록 주파수가, 특정 서비스 신호에 따라, 수 ppm만큼 플러스로, 예를 들어, +100ppm 또는 +20ppm만큼 벗어날 수 있다. 예를 들어, 이더넷에 적용 가능한 큰 주파수 편차, 즉, +100ppm이 계산에 사용된다. 캡슐화된 SDH STM-1의 최대 대역폭은 160.7096177Mbps이다. 실제로, 광학 전송 네트워크(Optical Transport Network, OTN)에 의해 허용되는 주파수 편차는+/-20 ppm이다. 동기식 디지털 계층(Synchronous Digital Hierarchy, SDH)에서 허용되는 주파수 편차는 앞서 설명한 두 가지 주파수 편차보다 작으며, 동기화의 경우 +/-4.6ppm이다.

160.9579176Mbps(-100ppm: 160.9418218Mbps)의 대역폭은 160.6935484Mbps(+100ppm : 160.7096177Mbps)의 대역폭보다 높다. 극단적인 경우를 고려하더라도, 저차수 베어러 파이프의 레이트는 100ppm만큼 마이너스가 되고, 서비스 신호는 100ppm 플러스가 된다. 그러므로, SDH STM-1 서비스 신호가 캡슐화된 후에, 요구 사항에 기반하여 유휴 코드 블록을 추가하는 패딩 기능을 사용함으로써, 캡슐화된 SDH STM-1 신호는 저차수 파이프로 전송될 수 있다.

마지막으로, 주의해야 할 것은, 동일한 캡슐화 및 오버헤드에 기반하여, 하나의 5G 슬롯은 하나의 X-Ethernet 고차수 파이프에 대응하고, 31개의 슬롯으로 나뉠 수 있다는 것이고, 여기서 각 슬롯은 하나의 저차수 파이프에 대응할 수 있고 하나를 캡슐화된 SDH STM-1 서비스를 전송할 수 있다. STM-N의 레이트는 STM-1의 레이트의 N배이기 때문에, STM-4, STM-16 등의 서비스 신호는 동일한 방식으로 투명하게 캡슐화된 후, 서비스 신호는 N개의 슬롯에 의해 형성된 저차수 파이프를 사용함으로써 운반될 수 있다. OTN 신호의 경우는 레이트 차이를 제외하고, SDH 신호의 경우와 유사하다. 서비스 대역폭 요구 사항이 주어지면, 적절한 수량의 슬롯이 할당될 수 있어서, 저차수 베어러 파이프의 대역폭은 서비스 신호 캡슐화 후의 대역폭보다 항상 크거나 같고, 유휴 코드 블록을 추가 또는 삭제하는 동작이 레이트 패딩 적응을 구현하기 위해 수행될 수 있다.

다중화 측의 제1 통신 장치에 의해 수행된 앞서 설명한 해결책 및 동일한 아이디어에 기반하여, 본 출원의 일 실시예는 데이터 전송 방법, 즉 데이터 전송 방법의 역다중화 측에서 제2 통신 장치에 의해 수행되는 방법을 더 제공한다. 예를 들어, 도 23은 본 출원의 실시예에 따른 데이터 전송 방법의 개략적인 흐름도이다. 도 23에 도시된 대로, 상기 방법은 다음 단계를 포함한다.

단계 7201: 제2 코드 블록 스트림을 수신하고, 여기서 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수이고, 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, M2는 양의 정수이고, 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않으며, N2는 M2보다 작지 않은 정수이다.

단계 7202: Q개의 제1 코드 블록 스트림을 역다중화한다.

구체적으로, 제2 코드 블록 스트림을 수신할 때, 역다중화 측의 제2 통신 장치는, 제2 코드 블록 스트림으로부터, 제2 코드 블록 스트림 내에서 운반되는 Q개의 제1 코드 블록 스트림에 대응하는 코드 블록을 획득할 수 있고, 또한 각 제1 코드 블록 스트림을 복원하기 위해, 각 코드 블록에 대응하는 제1 코드 블록 스트림을 결정할 수 있다.

선택적 구현에서, 다중화 측의 제1 통신 장치가 도 19에 도시된 방법을 수행하면, 처리될 코드 블록 시퀀스는 압축되지 않으며, 선택적 구현에서, 제2 코드 블록 스트림의 페이로드 영역 내에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트가 획득되어서, 압축 해제될 코드 블록 시퀀스가 획득되고; Q개의 제1 코드 블록 스트림이 역다중화된다.

구체적으로, 각 슬롯에 대응하는 코드 블록이 제2 코드 블록 스트림 내의 타입-1 데이터 코드 블록의 페이로드 영역으로부터 획득될 수 있어서, 압축 해제된 코드 블록 시퀀스가 획득된다. 그러면, 압축 해제될 코드 블록 시퀀스의 순서는 슬롯의 순서에 대응할 수 있다. 예를 들어, 총 32개의 슬롯이 분할을 통해 획득된다. 역다중화 측의 제2 통신 장치는 슬롯에 대응하는 코드 블록을 운반하는 타입-1 데이터 코드 블록의 위치(이는 미리 구성될 수 있거나, 또는 중앙 제어 유닛 또는 관리 유닛에 의해 역다중화 측의 제2 통신 장치에게 송신되거나, 또는 다중화 측의 제1 통신 장치에 의해 역다중화 측의 제2 통신 장치에게 송신됨)를 알고 있다. 모든 슬롯에 대응하고 또한 제2 코드 블록 스트림 내의 하나의 데이터 유닛으로부터 획득된 코드 블록을 포함하는 압축 해제될 코드 블록 시퀀스에서, 오더링(ordering)은 순차적으로 수행된다, 예를 들어, 제1 코드 블록은 슬롯 0에 대응하고, 제2 코드 블록은 슬롯 1에 대응하고, 제3 코드 블록은 슬롯 2에 대응하는 등이고, 이는 슬롯 31에 대응하는 코드 블록이 배열될 때까지, 그리고 이후 다음 코드 블록이 다시 슬롯 0에 대응하는 코드 블록으로서 결정될 때까지, 그리고, 이어지는 제2 코드 블록이 슬롯 1에 대응하는 코드 블록으로서 결정될 때까지 이다.

더 나아가, 역다중화 측의 제2 통신 장치는 각각의 Q개의 제1 코드 블록 스트림에 대응하는 슬롯의 식별자를 획득하고, 즉, Q개의 제1 코드 블록 스트림과 슬롯 사이의 대응관계를 획득한다. 예를 들어, 슬롯 0이 제1 코드 블록 스트림에 할당되면, 슬롯 0에 대응하는 압축 해제될 코드 블록 시퀀스의 모든 코드 블록은 제1 코드 블록 스트림 내의 코드 블록으로 결정되고, 제1 코드 블록 스트림이 복원된다.

다른 선택적 구현에서, 다중화 측의 제1 통신 장치가 도 20에 도시된 방법을 수행하면, 그리고 처리될 코드 블록 시퀀스가 압축되면, 선택적 구현에서, 각 슬롯에 대응하는 코드 블록은 제2 코드 블록 스트림 내의 타입-1 데이터 코드 블록의 페이로드 영역으로부터 획득될 수 있어서, 압축 해제된 코드 블록 시퀀스가 획득된다. 압축 해제된 코드 블록 시퀀스는 압축 해제되어서, 복원될 코드 블록 시퀀스가 획득되고; 복원될 코드 블록 시퀀스 내의 각 코드 블록에 대응하는 제1 코드 블록 스트림이 복원될 코드 블록 시퀀스에 기반하여 결정되어서, Q개의 제1 코드 블록 스트림이 획득되고, 여기서 Q개의 제1 코드 블록 스트림은 적어도 하나의 슬롯에 대응하고, 복원될 코드 블록 시퀀스 내에 포함된 코드 블록의 순서는 복원될 코드 블록 시퀀스 내에 포함된 코드 블록에 대응하는 슬롯의 순서와 매칭한다.

그러면 복원될 코드 블록 시퀀스의 순서는 슬롯의 순서에 해당할 수 있다. 예를 들어, 총 32개의 슬롯이 분할을 통해 획득된다. 역다중화 측의 제2 통신 장치는 슬롯에 대응하는 코드 블록을 운반하는 타입-1 데이터 코드 블록의 위치 (이는 미리 구성될 수 있거나, 또는 중앙 제어 유닛 또는 관리 유닛에 의해 역다중화 측의 제2 통신 장치에게 송신되거나, 또는 다중화 측의 제1 통신 장치에 의해 역다중화 측의 제2 통신 장치에게 송신됨)를 알고있다. 모든 슬롯에 대응하고 제2 코드 블록 스트림 내의 하나의 데이터 유닛으로부터 획득된 코드 블록을 포함하는 복원될 코드 블록 시퀀스에서, 오더링은 순차적으로 수행된다, 예를 들어, 제1 코드 블록은 슬롯 0에 대응하고, 제2 코드 블록은 슬롯 1에 대응하고, 제3 코드 블록은 슬롯 2에 대응하는 등이고, 이는 슬롯 31에 대응하는 코드 블록이 배열될 때까지, 그리고 이후 다음 코드 블록이 다시 슬롯 0에 대응하는 코드 블록으로서 결정되고, 이어지는 제2 코드 블록이 슬롯 1에 대응하는 코드 블록으로서 결정될 때까지 이다.

더 나아가, 역다중화 측의 제2 통신 장치는 각각의 Q개의 제1 코드 블록 스트림에 대응하는 슬롯의 식별자를 획득하고, 즉, Q개의 제1 코드 블록 스트림과 슬롯 사이의 대응관계를 획득한다. 예를 들어, 슬롯 0가 제1 코드 블록 스트림에 할당되면, 슬롯 0에 대응하는 복원될 코드 블록 시퀀스 내의 모든 코드 블록은 제1 코드 블록 스트림 내의 코드 블록으로서 결정되고, 제1 코드 블록 스트림이 복원된다.

선택적으로, 압축된 코드 블록 시퀀스가 64/65 비트 코딩을 사용하고, 처리될 코드 블록 시퀀스가 64B/66B 코딩을 사용하면, 특정 구현에서, 역다중화 측의 제2 통신 장치는 제2 코드 블록 스트림 내의 데이터 유닛의 경계 정보, 예를 들어, 제2 코드 블록 스트림 내의 유휴 코드 블록의 경계 정보, 데이터 유닛의 헤드 코드 블록의 경계(헤드 코드 블록은 오버헤드 코드 블록으로 지칭될 수도 있음), 및 타입-1 데이터 코드 블록의 페이로드 영역의 경계 정보를 획득할 수 있다 그러므로, 각 64B/65B 코드 블록은 제2 코드 블록 스트림 내의 하나의 데이터 유닛 내의 첫 번째 타입-1 데이터 코드 블록의 첫 번째 비트로부터 시작될 때마다 65비트에 기반하여 그 경계가 결정될 수 있으며, 여기서 경계가 결정된 64B/65B 코드 블록은 압축 해제될 코드 블록 시퀀스의 코드 블록이다. 그 후, 압축 해제될 코드 블록 시퀀스 내의 코드 블록은 첫 번째 비트의 정보에 기반하여 압축 해제될 수 있어서, 복원될 코드 블록 시퀀스 내의 64B/65B 코드 블록이 복원된다.

예를 들어, 도 24는 본 출원의 일 실시예에 따른 데이터 전송의 개략적인 구조도이다. 도 24에 도시된 대로, 제1 통신 장치(4304)가 다중화 측에 있고, 통신 장치(4306)가 역다중화 측에 있으면, 제1 통신 장치(4304)는 제1 코드 블록 스트림(4301) 및 제2 코드 블록 스트림(4302)을 제2 코드 블록 스트림으로 다중화하여서, 제2 코드 블록 스트림은 적어도 하나의 중간 노드(4305) 사이에서 전송될 수 있다(두 개의 중간 노드(4305)가 도면에 도시되고, 다중화 측의 제1 통신 장치와 역다중화 측의 제2 통신 장치 사이의 통신 장치는 중간 노드로 지칭될 수 있다). 제1 통신 장치(4306)는 제1 코드 블록 스트림(4301) 및 제1 코드 블록 스트림(4302)을 획득하기 위해, 수신된 제2 코드 블록 스트림을 역다중화한다.

상기 내용 및 도 24를 참조하면, 알 수 있는 것은, 본 출원의 본 실시예에 의해 제공되는 해결방안은 전송을위한 코드 블록 스트 림(64B/66B 코딩)에 기반하여 복수의 서비스 신호를 하나의 서비스 신호로 다중화, 예를 들어 복수의 서비스 신호를 하나의 64B/66B 서비스 신호로 다중화하는 문제를 해결한다는 것이다. 하나의 64B/66B 서비스 신호를 기반으로 네트워크에서 교차 연결 및 스케줄링을 수행하는 것은 네트워크 작동 및 유지 관리 및 X-Ethernet 및 SPN 기술의 데이터 평면을 단순화할 수 있다. 그러므로, X-Ethernet 및 SPN 기술을 향상시켜서, 두 기술은 백본 네트워크 및 장거리 네트워크에 적용될 수 있다. 본 출원의 이러한 실시예에 의해 제공되는 해결방안에서, 제2 코드 블록 스트림의 진입 장치 및 출구 장치 상에서, 두 개의 제1 코드 블록 스트림을 운반하는 적어도 두 개의 저차수 파이프가 제2 코드 블록 스트림을 운반하는 고차수 파이프에 추가로 제공되고, 서비스 매핑 및 디매핑(demapping)이 저차수 스트림 상에서 개별적으로 수행된다. 스위칭 동안, 중간 노드(다중화 측의 제1 통신 장치와 역다중화 측의 제2 통신 장치 사이의 통신 장치는 중간 노드라고 지칭될 수 있음)는 저차수 파이프를 처리하지 않고, 고차수 파이프만을 처리할 필요가 있다. 그러므로, 다수의 파이프의 컨버전스(convergence)가 구현될 수 있고, 중간 노드의 교차 처리가 단순화될 수 있다. 저차수 파이프에서의 신호의 선택적인 인코딩 및 압축은 다중화 효율을 향상시킬 수 있다. S 코드 블록 및 T 코드 블록은 고차수 파이프 내에서 운반되는 데이터 유닛 내에 캡슐화되기 때문에, 종래의 네트워크 및 종래 기술과의 호환성이 효과적으로 달성될 수 있어서, 다중화된 고차수 파이프가 기존 네트워크 노드 및 플랫 네트워킹을 지원하는 네트워크를 가로지를 수 있고, 데이터 유닛은 양호한 순방향 호환성 및 역방향 호환성을 가질 수 있다.

앞서 설명한 내용 및 동일한 아이디어에 기반하여, 본 출원은 앞서 설명한 방법에서 다중화 측에서 임의의 해결방안을 수행하도록 구성된 통신 장치(8101)를 제공한다. 예를 들어, 도 25는 본 출원에 따른 통신 장치의 개략적인 구조도이다. 도 25에 도시된 대로, 통신 장치(8101)는 프로세서(8103), 송수신기(8102), 메모리(8105), 및 통신 인터페이스(8104)를 포함하고, 여기서 프로세서(8103), 송수신기(8102), 메모리(8105), 및 통신 인터페이스(8104)는 버스(8106)를 사용하여 상호 연결된다. 본 예시에서 통신 장치(8101)는 앞서 설명한 내용에서 제1 통신 장치일 수 있고, 도 7의 대응하는 해결방안을 수행할 수 있다. 통신 장치(8101)는 도 4 및 도 5의 통신 장치(3105)일 수 있고, 또는 통신 장치(3107)일 수 있다.

버스(8106)는 주변 컴포넌트 상호 접속(Peripheral Component Interconnect, PCI) 버스, 확장 산업 표준 아키텍처(Extended Industry Standard Architecture, EISA) 버스 등일 수 있다. 버스는 어드레스 버스, 데이터 버스, 제어 버스 등으로 분류될 수 있다. 용이한 표현을 위해, 도 25의 버스를 나타내기 위해 하나의 굵은 선만이 사용되지만, 하지만 이것이 하나의 버스 또는 하나의 버스 유형만 있음을 의미하지는 않는다.

메모리(8105)는 휘발성 메모리(volatile memory), 예를 들어 랜덤 액세스 메모리(random-access memory, RAM)를 포함할 수 있다. 메모리는 또한 비휘발성 메모리(non-volatile memory), 예를 들어 플래시 메모리(flash memory), 또는 하드 디스크 드라이브(hard disk drive, HDD), 또는 솔리드 스테이트 드라이브(solid-state drive, SSD)를 포함할 수 있다. 메모리(8105)는 앞서 설명한 유형의 메모리의 조합을 더 포함할 수 있다.

통신 인터페이스(8104)는 유선 통신 인터페이스, 또는 무선 통신 인터페이스, 또는 이들의 조합일 수 있으며, 여기서 유선 통신 인터페이스는 예를 들어 이더넷 인터페이스일 수 있다. 이더넷 인터페이스는 광학 인터페이스, 또는 전기 인터페이스, 또는 이들의 조합일 수 있다.

무선 통신 인터페이스는 WLAN 인터페이스일 수 있다.

프로세서(8103)는 중앙 처리 장치(central processing unit, CPU), 네트워크 프로세서(network processor, NP), 또는 CPU와 NP의 조합일 수 있다. 프로세서(8103)는 하드웨어 칩을 더 포함할 수 있다. 하드웨어 칩은 주문형 집적 회로(application-specific integrated circuit, ASIC), 또는 프로그램 가능한 논리 장치(programmable logic device, PLD), 또는 이들의 조합일 수 있다. PLD는 복잡한 프로그래머블 논리 장치(complex programmable logic device, CPLD), 또는 필드 프로그래머블 게이트 어레이(field-programmable gate array, FPGA), 또는 일반적인 어레이 논리(generic array logic, GAL), 또는 이들의 임의의 조합일 수 있다.

선택적으로, 메모리(8105)는 프로그램 명령을 저장하도록 추가로 구성될 수 있으며; 프로세서(8103)는 앞서 설명한 해결방안 또는 선택적 구현에 도시된 실시예에서 하나 이상의 단계를 수행하기 위해 메모리(8105)내에 저장된 프로그램 명령을 호출하여서, 통신 장치(8101)는 앞서 설명한 방법으로 통신 장치의 기능을 구현할 수 있다.

프로세서(8103)는, 메모리에 의해 저장된 명령을 실행하고, 신호를 수신하고 신호를 송신하도록 송수신기(8102)를 제어하고; 프로세서(8103)가 메모리에 의해 저장된 명령을 실행할 때, 통신 장치(8101)의 프로세서(8103)는 Q개의 제1 코드 블록 스트림을 획득하고 - 여기서 Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수, N1은 M1보다 작지 않은 정수임 -; 송신될 제2 코드 블록 스트림 내에, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 배치하도록 구성되고, 여기서 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, M2는 양의 정수이고, 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않고, N2는 M2보다 작지 않은 정수이고; 송수신기(8102)는 제2 코드 블록 스트림을 송신하도록 구성된다.

선택적 구현에서, 프로세서(8103)는 처리될 코드 블록 시퀀스를 획득하기 위해 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해 코드 블록 기반 시분할 다중화를 수행하고 - 여기서 각각의 Q개의 제1 코드 블록 스트림은 적어도 하나의 슬롯에 대응하고, 처리될 코드 블록 시퀀스 내에 포함된 코드 블록의 순서는 처리될 코드 블록 시퀀스 내에 포함된 코드 블록에 대응하는 슬롯의 순서와 매칭함 -; 송신될 제2 코드 블록 스트림 내에, 처리될 코드 블록 시퀀스에 대응하는 비트를 배치하도록 구성된다.

선택적 구현에서, 프로세서(8103)는, 압축된 코드 블록 시퀀스를 획득하기 위해 처리될 코드 블록 시퀀스 내의 R개의 연속하는 코드 블록을 압축하고 - 여기서 R은 양의 정수임 -; 송신될 제2 코드 블록 스트림 내에, 압축된 코드 블록 시퀀스에 대응하는 비트를 배치하도록 구성된다.

선택적 구현에서, R이 1보다 크면, R개의 연속하는 코드 블록은 적어도 두 개의 코드 블록을 포함하고, 두 개의 코드 블록이 획득되는 두 개의 제1 코드 블록 스트림은 두 개의 서로 다른 제1 코드 블록 스트림이다.

선택적 구현에서, 프로세서(8103)는, Q개의 제1 코드 블록 스트림 내의 제1 코드 블록 스트림에 대해, 제1 코드 블록 스트림의 대역폭 및 제1 코드 블록 스트림에 대응하는 슬롯의 총 대역폭에 기반하여 제1 코드 블록 스트림 상의 유휴 유휴 코드 블록의 추가 또는 삭제 처리를 수행하도록 구성되고, 여기서 제1 코드 블록 스트림에 대응하는 슬롯의 총 대역폭은 제1 코드 블록 스트림에 대응하는 각각의 슬롯의 수량 및 제1 코드 블록 스트림에 대응하는 각 슬롯에 할당된 대역폭에 기반하여 결정된다.

본 출원의 본 실시예에서의 제2 코드 블록 스트림은 복수의 데이터 구조를 가질 수 있다. 구체적인 예시에 대해, 앞서 설명한 실시예가 참조된다. 세부 사항은 여기서 다시 설명되지 않는다.

본 출원의 본 실시예에서, 제2 코드 블록 스트림 내에서 운반되는 다른 정보, 예를 들어, 식별자 지시 정보, 슬롯 할당 지시 정보, 및 다중화 지시 정보에 대해, 앞서 설명한 실시예의 내용이 참조된다. 세부 사항은 여기서 다시 설명되지 않는다.

본 출원의 본 실시예에서, 제2 코드 블록 스트림 내에, 제1 코드 블록 스트림으로부터 획득된 코드 블록을 배치하는 방식과, 제2 코드 블록 스트림 내의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량을 결정하는 해결방안에 대해, 앞서 설명한 실시예가 참조된다. 세부 사항은 여기서 다시 설명되지 않는다.

동일한 아이디어에 기반하여, 본 출원은 앞서 설명한 방법에서의 역다중화 측에서 임의의 해결방안을 수행하도록 구성된 통신 장치(8201)를 제공한다. 예를 들어, 도 26은 본 출원에 따른 통신 장치의 개략적인 구조도이다. 도 26에 도시된 대로, 통신 장치(8201)는 프로세서(8203), 송수신기(8202), 메모리(8205), 및 통신 인터페이스(8204)를 포함하며, 프로세서(8203), 송수신기(8202), 메모리(8205), 및 통신 인터페이스(8204)는 버스(8206)를 사용하여 상호 연결된다.

본 예시에서 통신 장치(8201)는 앞서 설명한 내용에서 제2 통신 장치일 수 있고, 도 23의 대응하는 해결방안을 수행할 수 있다. 통신 장치(8201)는 도 4의 통신 장치(3109)일 수 있고, 또는 도 5의 통신 장치(3109)일 수 있고, 또는 도 5의 통신 장치(3115)일 수 있다.

버스(8206)는 주변 컴포넌트 상호 접속(Peripheral Component Interconnect, PCI) 버스, 확장 산업 표준 아키텍처(Extended Industry Standard Architecture, EISA) 버스 등일 수 있다. 버스는 어드레스 버스, 데이터 버스, 제어 버스 등으로 분류될 수 있다. 용이한 표현을 위해, 도 26의 버스를 나타내기 위해 하나의 굵은 선만이 사용되지만, 하지만 이것이 하나의 버스 또는 하나의 버스 유형만 있음을 의미하지는 않는다.

메모리(8205)는 휘발성 메모리(volatile memory), 예를 들어 랜덤 액세스 메모리(random-access memory, RAM)를 포함할 수 있다.

메모리는 또한 비휘발성 메모리(non-volatile memory), 예를 들어 플래시 메모리(flash memory), 또는 하드 디스크 드라이브(hard disk drive, HDD), 또는 솔리드 스테이트 드라이브(solid-state drive, SSD)를 포함할 수 있다. 메모리(8205)는 앞서 설명한 유형의 메모리의 조합을 더 포함할 수 있다.

통신 인터페이스(8204)는 유선 통신 인터페이스, 또는 무선 통신 인터페이스, 또는 이들의 조합일 수 있으며, 여기서 유선 통신 인터페이스는 예를 들어 이더넷 인터페이스일 수 있다. 이더넷 인터페이스는 광학 인터페이스, 또는 전기 인터페이스, 또는 이들의 조합일 수 있다. 무선 통신 인터페이스는 WLAN 인터페이스일 수 있다.

프로세서(8203)는 중앙 처리 장치(central processing unit, CPU), 네트워크 프로세서(network processor, NP), 또는 CPU와 NP의 조합일 수 있다. 프로세서(8203)는 하드웨어 칩을 더 포함할 수 있다. 하드웨어 칩은 주문형 집적 회로(application-specific integrated circuit, ASIC), 또는 프로그램 가능한 논리 장치(programmable logic device, PLD), 또는 이들의 조합일 수 있다. PLD는 복잡한 프로그래머블 논리 장치(complex programmable logic device, CPLD), 또는 필드 프로그래머블 게이트 어레이(field-programmable gate array, FPGA), 또는 일반적인 어레이 논리(generic array logic, GAL), 또는 이들의 임의의 조합일 수 있다.

선택적으로, 메모리(8205)는 프로그램 명령을 저장하도록 추가로 구성될 수 있으며; 프로세서(8203)는 앞서 설명한 해결방안 또는 선택적 구현에 도시된 실시예에서 하나 이상의 단계를 수행하기 위해 메모리(8205) 내에 저장된 프로그램 명령을 호출하여서, 통신 장치(8201)는 앞서 설명한 방법으로 통신 장치의 기능을 구현할 수 있다.

프로세서(8203)는 : 메모리에 의해 저장된 명령을 실행하고, 신호를 수신하고 신호를 송신하도록 송수신기(8202)를 제어하고; 프로세서(8203)가 메모리에 의해 저장된 명령을 실행할 때, 통신 장치(8201)의 송수신기(8202)는 제2 코드 블록 스트림을 수신하도록 구성되며, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수이고, 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, M2는 양의 정수이고, 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않으며, N2는 M2보다 작지 않은 정수이고; 프로세서(8203)는 Q개의 제1 코드 블록 스트림을 역다중화하도록 구성된다.

선택적 구현에서, 프로세서(8203)는 압축 해제될 코드 블록 시퀀스를 획득하기 위해, 제2 코드 블록 스트림의 페이로드 영역 내에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 획득하고; 압축 해제될 코드 블록 시퀀스에 기반하여 Q개의 제1 코드 블록 스트림을 역다중화하도록 구성된다.

선택적 구현에서, 압축 해제될 코드 블록 시퀀스 내의 하나의 코드 블록이 적어도 두 개의 코드 블록을 압축함으로써 획득되면, 적어도 두 개의 코드 블록은 두 개의 서로 다른 제1 코드 블록 스트림에 대응한다.

선택적 구현에서, 프로세서(8203)는, 복원될 코드 블록 시퀀스를 획득하기 위해 압축 해제될 코드 블록 시퀀스를 압축 해제하고; Q개의 제1 코드 블록 스트림을 획득하기 위해, 복원될 코드 블록 시퀀스에 기반하여, 복원될 코드 블록 시퀀스 내의 각 코드 블록에 대응하는 제1 코드 블록 스트림을 결정하도록 구성되고, 여기서 각각의 Q는 제1 코드 블록 스트림은 적어도 하나의 슬롯에 대응하고, 복원될 코드 블록 시퀀스 내에 포함된 코드 블록의 순서는 복원될 코드 블록 시퀀스 내에 포함된 코드 블록에 대응하는 슬롯의 순서와 매칭한다.

본 출원의 본 실시예에서의 제2 코드 블록 스트림은 복수의 데이터 구조를 가질 수 있다. 구체적인 예시에 대해, 앞서 설명한 실시예가 참조된다. 세부 사항은 여기서 다시 설명되지 않는다.

본 출원의 본 실시예에서, 제2 코드 블록 스트림 내에서 운반되는 다른 정보, 예를 들어, 식별자 지시 정보, 슬롯 할당 지시 정보, 및 다중화 지시 정보에 대해, 앞서 설명한 실시예의 내용이 참조된다. 세부 사항은 여기서 다시 설명되지 않는다.

본 출원의 본 실시예에서, 제2 코드 블록 스트림 내에, 제1 코드 블록 스트림으로부터 획득된 코드 블록을 배치하는 방식과, 제2 코드 블록 스트림 내의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량을 결정하는 해결방안에 대해, 앞서 설명한 실시예가 참조된다. 세부 사항은 여기서 다시 설명되지 않는다.

동일한 아이디어에 기반하여, 본 출원의 실시예는 앞서 설명한 방법 절차에서 다중화 측에서 임의의 해결방안을 수행하도록 구성된 통신 장치를 제공한다. 예를 들어, 도 27은 본 출원의 일 실시예에 따른 통신 장치의 개략적인 구조도이다. 도 27에 도시된 대로, 통신 장치(8301)는 송수신부(8202) 및 다중화/역다중화부(8303)를 포함한다. 본 예시에서 통신 장치(8301)는 앞서 설명한 내용의 제1 통신 장치일 수 있고, 도 7의 대응하는 해결방안을 수행할 수 있다. 통신 장치(8301)는 도 4 및 도 5의 통신 장치(3105)일 수 있고, 또는 통신 장치(3107)일 수 있다.

다중화/역다중화부(8303)은 Q개의 제1 코드 블록 스트림을 획득하고 - 여기서 Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수임 -; 및 송신될 제2 코드 블록 스트림 내에, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 배치하도록 구성되고, 여기서 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, M2는 양의 정수이고, 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않으며, N2는 M2보다 작지 않은 정수이고; 송수신부(8202)는 제2 코드 블록 스트림을 송신하도록 구성된다.

본 출원의 본 실시예에서, 송수신부(8202)는 도 25의 송수신기(8102)에 의해 구현될 수 있고, 다중화/역다중화부(8303)는 도 25의 프로세서(8103)에 의해 구현될 수 있다. 구체적으로, 본 출원의 본 실시예의 송수신부(8202)는 도 25의 송수신기(8102)에 의해 수행된 해결방안을 수행할 수 있다. 본 출원의 본 실시예에서의 다중화/역다중화부(8303)는 도 25의 프로세서(8103)에 의해 수행된 해결방안을 수행할 수 있다. 다른 내용에 대해, 앞서 설명된 내용이 참조된다. 세부 사항은 여기서 다시 설명되지 않는다.

이해되어야 할 것은, 제1 통신 장치 및 제2 통신 장치의 유닛의 분할은 단지 논리적 기능 분할이라는 것이다. 유닛은 물리적 엔티티에 모두 또는 부분적으로 통합될 수 있거나 또는 실제 구현에서 물리적으로 분리될 수 있다. 본 출원의 본 실시예에서, 송수신부(8202)는 도 25의 송수신기(8102)에 의해 구현될 수 있고, 다중화/역다중화부(8303)는 도 25의 프로세서(8103)에 의해 구현될 수 있다. 도 25에 도시된 대로, 통신 장치(8101) 내에 포함된 메모리(8105)는 통신 장치(8101) 내에 포함된 프로세서(8103)가 해결방안을 수행할 때 코드를 저장하도록 구성될 수 있고, 코드는 통신 장치(8101)의 전달 전에 사전 설치된 프로그램/코드일 수 있다.

동일한 아이디어에 기반하여, 본 출원의 실시예는 앞서 설명한 방법 절차에서 역다중화 측에서 임의의 해결방안을 수행하도록 구성된 통신 장치를 제공한다. 예를 들어, 도 28은 본 출원의 일 실시예에 따른 통신 장치의 개략적인 구조도이다. 도 28에 도시된 대로, 통신 장치(8401)는 송수신부(8402) 및 다중화/역다중화부(8403)를 포함한다. 본 예시에서 통신 장치(8401)는 앞서 설명한 내용의 제2 통신 장치일 수 있고, 도 23의 대응하는 해결방안을 수행할 수 있다. 통신 장치(8401)는 도 4의 통신 장치(3109)일 수 있고, 또는 도 5의 통신 장치(3109)일 수 있고, 또는 도 5의 통신 장치(3115)일 수 있다.

송수신부(8402)는 제2 코드 블록 스트림을 수신하도록 구성되고, 여기서 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수이고, 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, M2는 양의 정수이고, 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않으며, N2는 M2보다 작지 않은 정수이고; 다중화/역다중화부(8403)는 Q개의 제1 코드 블록 스트림을 역다중화하도록 구성된다.

본 출원의 본 실시예에서, 송수신부(8402)는 도 26의 송수신기(8202)에 의해 구현될 수 있고, 다중화/역다중화부(8403)는 도 26의 프로세서(8203)에 의해 구현될 수 있다. 구체적으로, 본 출원의 본 실시예에서의 송수신부(8402)는 도 26의 송수신기(8202)에 의해 수행된 해결방안을 수행할 수 있다. 본 출원의 본 실시예에서의 다중화/역다중화부(8403)는 도 26의 프로세서(8203)에 의해 수행된 해결방안을 수행할 수 있다. 다른 내용에 대해, 앞서 설명된 내용이 참조된다. 세부 사항은 여기서 다시 설명되지 않는다.

이해되어야 할 것은, 제1 통신 장치 및 제2 통신 장치의 유닛의 분할은 단지 논리적 기능 분할이라는 것이다. 유닛은 물리적 엔티티에 모두 또는 부분적으로 통합될 수 있거나 또는 실제 구현에서 물리적으로 분리될 수 있다. 본 출원의 본 실시예에서, 송수신부(8402)는 도 26의 송수신기(8202)에 의해 구현될 수 있고, 다중화/역다중화부(8403)는 도 26의 프로세서(8203)에 의해 구현될 수 있다. 도 26에 도시된 대로, 통신 장치(8201)에 포함된 메모리(8205)는 통신 장치(8201)에 포함된 프로세서(8203)가 해결방안을 수행할 때 코드를 저장하도록 구성될 수 있으며, 코드는 통신 장치(8201)의 전달 전에 사전 설치된 프로그램/코드일 수 있다.

앞서 설명한 실시예는 소프트웨어, 또는 하드웨어, 또는 펌웨어, 또는 이들의 조합으로 완전히 또는 부분적으로 구현될 수 있다. 앞서 설명한 실시예가 소프트웨어 프로그램을 사용하여 구현될 때, 앞서 설명한 실시예는 컴퓨터 프로그램 제품의 형태로 완전히 또는 부분적으로 구현될 수 있다. 컴퓨터 프로그램 제품은 하나 이상의 명령어를 포함한다. 컴퓨터 프로그램 명령이 컴퓨터 상에 로딩되어 실행될 때, 본 출원의 실시예에 따른 절차 또는 기능이 모두 또는 부분적으로 생성된다. 컴퓨터는 범용 컴퓨터, 또는 전용 컴퓨터, 또는 컴퓨터 네트워크, 또는 다른 프로그램 가능한 장치일 수 있다. 명령은 컴퓨터 저장 매체 내에 저장될 수 있거나 또는 컴퓨터 저장 매체로부터 다른 컴퓨터 판독 가능 저장 매체로 전송될 수 있다. 예를 들어, 명령은 웹 사이트, 또는 컴퓨터, 또는 서버, 또는 데이터 센터에서 유선(예를 들어, 동축 케이블, 또는 광섬유, 또는 디지털 가입자 회선(digital subscriber line, DSL)) 또는 무선(예를 들어, 적외선, 또는 라디오파, 또는 마이크로웨이브) 방식으로 다른 웹 사이트, 또는 컴퓨터, 또는 서버, 또는 데이터 센터로 전송될 수 있다. 컴퓨터 저장 매체는 컴퓨터에 의해 접근 가능한 임의의 사용가능한 매체, 또는 서버 또는 데이터 센터와 같은, 하나 이상의 사용 가능한 매체를 통합하는 데이터 저장 장치일 수 있다. 사용 가능한 매체는 자기 매체(예를 들어, 플로피 디스크, 또는 하드 디스크, 또는 자기 테이프, 또는 자기 광 디스크(magneto-optical disk, MO)), 또는 광학 매체(예를 들어, CD, 또는 DVD, 또는 BD, 또는 HVD), 또는 반도체 매체(예를 들어, ROM, 또는 EPROM, 또는 EEPROM, 또는 비휘발성 메모리(NAND FLASH), 또는 솔리드 스테이트 디스크(Solid State Disk, SSD)) 등일 수 있다.

당업자는 본 출원의 실시예가 방법, 또는 시스템, 또는 컴퓨터 프로그램 제품으로 제공될 수 있음을 이해해야한다. 그러므로, 본 출원의 실시예는 하드웨어 전용 실시예, 또는 소프트웨어 전용 실시예, 또는 소프트웨어와 하드웨어의 조합을 갖는 실시예의 형태를 사용할 수 있다. 또한, 본 출원의 실시예는, 컴퓨터가 사용 가능한 프로그램 코드를 포함하는 하나 이상의 컴퓨터가 사용 가능한 저장 매체(디스크 메모리, 또는 CD-ROM, 또는 광 메모리 등을 포함하지만 이에 한정되지 않음) 상에 구현되는 컴퓨터 프로그램 제품의 형태를 사용할 수 있다.

본 출원의 실시예는 본 출원의 실시예에 따른 방법, 장치(시스템), 및 컴퓨터 프로그램 제품의 흐름도 및/또는 블록도를 참조하여 설명된다. 이해되어야 할 것은, 명령어는 흐름도 및/또는 블록도 내의 각 프로세스 및/또는 각 블록 및 흐름도 및/또는 블록도 내의 프로세스 및/또는 블록의 조합을 구현하기 위해 사용될 수 있다는 것이다. 이들 명령어는 범용 컴퓨터, 또는 전용 컴퓨터, 또는 내장 프로세서, 또는 기계를 생성하기 위한 임의의 다른 프로그램 가능 데이터 처리 장치의 프로세서에 제공되어서, 컴퓨터 또는 임의의 다른 프로그램 가능 데이터 처리 장치에 의해 실행되는 명령어는 흐름도 내의 하나 이상의 프로세스 및/또는 블록도 내의 하나 이상의 블록의 구체적 기능을 구현하기 위한 장치를 생성할 수 있다.

이러한 컴퓨터 프로그램 명령은 컴퓨터 또는 임의의 다른 프로그램 가능 데이터 처리 장치가 특정 방식으로 작동하도록 지시할 수 있는 컴퓨터 판독 가능 메모리 내에 저장되어서, 컴퓨터 판독 가능 메모리 내에 저장된 명령은 명령 장치를 포함하는 아티팩트(artifact)를 생성한다. 명령 장치는 흐름도의 하나 이상의 프로세스 및/또는 블록도의 하나 이상의 블록에서 구체적 기능을 구현한다.

이들 명령은 컴퓨터 또는 다른 프로그램 가능한 데이터 처리 장치 상에 로딩될 수 있어서, 일련의 동작 및 단계가 컴퓨터 또는 다른 프로그램 가능한 장치 상에서 수행될 수 있고, 따라서 컴퓨터로 구현되는 처리가 생성된다. 그러므로, 컴퓨터 또는 다른 프로그램 가능 장치 상에서 실행되는 명령은 흐름도의 하나 이상의 프로세스 및/또는 블록도의 하나 이상의 블록에서 구체적 기능을 구현하기 위한 단계를 제공한다.

명백히, 당업자는 본 출원의 사상 및 범위를 벗어나지 않고 본 출원의 실시예들에 대한 다양한 수정 및 변형을 행할 수 있다. 본 출원은 다음의 청구범위 및 그와 동등한 기술에 의해 정의된 보호 범위 내에 있는 이러한 수정 및 변형을 포괄하도록 의도된다.

Claims (30)

1. 데이터 전송 방법으로서,
   Q개의 제1 코드 블록 스트림을 획득하는 단계 - 여기서 Q는 1보다 큰 정수이고, 상기 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수임 -; 및
   송신될 제2 코드 블록 스트림 내에, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 배치하는 단계 - 여기서 상기 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 상기 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, M2는 양의 정수이고, 상기 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않고, N2는 M2보다 작지 않은 정수임 -
   를 포함하는 데이터 전송 방법.
2. 제1항에 있어서,
   상기 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛에 대응하고;
   상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함하고;
   상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 타입-1 데이터 코드 블록을 포함하고, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 상기 제2 코드 블록 스트림 내의 상기 적어도 하나의 타입-1 데이터 코드 블록 내의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되고, 상기 제2 코드 블록 스트림 내의 하나의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2인, 데이터 전송 방법.
3. 제2항에 있어서,
   상기 헤드 코드 블록은 S 코드 블록이고, 및/또는 상기 테일 코드 블록은 T 코드 블록인, 데이터 전송 방법.
4. 제2항 또는 제3항에 있어서,
   송신될 제2 코드 블록 스트림 내에, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 배치하는 단계는,
   처리될 코드 블록 시퀀스를 획득하기 위해 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해 코드 블록 기반 시분할 다중화를 수행하는 단계 - 여기서 상기 Q개의 제1 코드 블록 스트림 각각은 적어도 하나의 슬롯에 대응하고, 상기 처리될 코드 블록 시퀀스 내에 포함된 코드 블록의 순서는 상기 처리될 코드 블록 시퀀스 내에 포함된 상기 코드 블록에 대응하는 슬롯의 순서와 매칭함 -; 및
   상기 송신될 제2 코드 블록 스트림 내에, 상기 처리될 코드 블록 시퀀스에 대응하는 비트를 배치하는 단계
   를 포함하는, 데이터 전송 방법.
5. 제4항에 있어서,
   슬롯 할당 지시 정보는 상기 제2 코드 블록 스트림 내의 미리 설정된 코드 블록 내에서 운반되고;
   상기 슬롯 할당 지시 정보는 상기 Q개의 제1 코드 블록 스트림과 슬롯 사이의 대응관계를 지시하기 위해 사용되는, 데이터 전송 방법.
6. 제4항 또는 제5항에 있어서,
   상기 송신될 제2 코드 블록 스트림 내에, 상기 처리될 코드 블록 시퀀스에 대응하는 비트를 배치하는 단계는,
   압축된 코드 블록 시퀀스를 획득하기 위해 상기 처리될 코드 블록 시퀀스 내의 R개의 연속하는 코드 블록을 압축하는 단계 - 여기서 R은 양의 정수임 -; 및
   상기 송신될 제2 코드 블록 스트림 내에, 상기 압축된 코드 블록 시퀀스에 대응하는 비트를 배치하는 단계
   를 포함하는, 데이터 전송 방법.
7. 제5항 또는 제6항에 있어서,
   상기 압축된 코드 블록 시퀀스의 코딩 형태는 M3/N3이고, M3는 양의 정수이고, N3는 M3보다 작지 않은 정수이고;
   상기 제2 코드 블록 스트림 내에 포함된 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3와 M2의 공배수 및 M2에 기반하여 결정되거나, 또는 상기 제2 코드 블록 스트림 내에 포함된 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 코드 블록은 N3와 M2의 최소 공배수와 M2에 기반하여 결정되는, 데이터 전송 방법.
8. 데이터 전송 방법으로서,
   제2 코드 블록 스트림을 수신하는 단계 - 여기서 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 상기 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, Q는 1보다 큰 정수이고, 상기 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수이고, 상기 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, M2는 양의 정수이고, 상기 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않고, N2는 M2보다 작지 않은 정수임 -; 및
   상기 Q개의 제1 코드 블록 스트림을 역다중화하는 단계
   를 포함하는 데이터 전송 방법.
9. 제8항에 있어서,
   상기 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛에 대응하고;
   상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함하고;
   상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 타입-1 데이터 코드 블록을 포함하고, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 상기 제2 코드 블록 스트림 내의 상기 적어도 하나의 타입-1 데이터 코드 블록 내의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되고, 상기 제2 코드 블록 스트림 내의 하나의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2인, 데이터 전송 방법.
10. 제9항에 있어서,
    상기 헤드 코드 블록은 S 코드 블록이거나, 및/또는 상기 테일 코드 블록은 T 코드 블록인, 데이터 전송 방법.
11. 제9항 또는 제10항에 있어서,
    상기 Q개의 제1 코드 블록 스트림을 역다중화하는 단계는,
    압축 해제될 코드 블록 시퀀스를 획득하기 위해, 상기 제2 코드 블록 스트림의 페이로드 영역 내에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 획득하는 단계; 및
    상기 압축 해제될 코드 블록 시퀀스에 기반하여 상기 Q개의 제1 코드 블록 스트림을 역다중화하는 단계
    를 포함하는, 데이터 전송 방법.
12. 제10항 또는 제11항에 있어서,
    슬롯 할당 지시 정보는 상기 제2 코드 블록 스트림 내의 미리 설정된 코드 블록 내에서 운반되고;
    상기 슬롯 할당 지시 정보는 상기 Q개의 제1 코드 블록 스트림과 슬롯 사이의 대응관계를 지시하기 위해 사용되는, 데이터 전송 방법.
13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 압축 해제될 코드 블록 시퀀스에 기반하여 상기 Q개의 제1 코드 블록 스트림을 역다중화하는 단계는,
    복원될 코드 블록 시퀀스를 획득하기 위해 상기 압축 해제될 코드 블록 시퀀스를 압축 해제하는 단계; 및
    상기 복원될 코드 블록 시퀀스에 기반하여, 상기 Q개의 제1 코드 블록 스트림을 획득하기 위해, 상기 복원될 코드 블록 시퀀스 내의 각 코드 블록에 대응하는 제1 코드 블록 스트림을 결정하는 단계를 포함하고, 여기서
    상기 Q개의 제1 코드 블록 스트림 각각은 적어도 하나의 슬롯에 대응하고, 상기 복원될 코드 블록 시퀀스 내에 포함된 코드 블록의 순서는 상기 복원될 코드 블록 시퀀스 내에 포함된 상기 코드 블록에 대응하는 슬롯의 순서와 매칭하는, 데이터 전송 방법.
14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 압축된 코드 블록 시퀀스의 코딩 형태는 M3/N3이고, M3은 양의 정수이고, N3은 M3보다 작지 않은 정수이고;
    상기 제2 코드 블록 스트림 내에 포함된 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3와 M2의 공배수 및 M2에 기반하여 결정되거나, 또는 상기 제2 코드 블록 스트림 내에 포함된 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3와 M2의 최소 공배수 및 M2에 기반하여 결정되는, 데이터 전송 방법.
15. 통신 장치로서,
    Q개의 제1 코드 블록 스트림을 획득하고 - 여기서 Q는 1보다 큰 정수이고, 상기 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수임 -; 및
    송신될 제2 코드 블록 스트림 내에, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 배치하도록 구성된 프로세서 - 여기서 상기 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 상기 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, M2는 양의 정수이고, 상기 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않고, N2는 M2보다 작지 않은 정수임 -; 및
    상기 제2 코드 블록 스트림을 송신하도록 구성된 송수신기
    를 포함하는 통신 장치.
16. 제15항에 있어서,
    상기 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛에 대응하고;
    상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함하고;
    상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 타입-1 데이터 코드 블록을 포함하고, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 상기 제2 코드 블록 스트림 내의 상기 적어도 하나의 타입-1 데이터 코드 블록 내의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되고, 상기 제2 코드 블록 스트림 내의 하나의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2인, 통신 장치.
17. 제16항에 있어서,
    상기 헤드 코드 블록은 S 코드 블록이고, 및/또는 상기 테일 코드 블록은 T 코드 블록인, 통신 장치.
18. 제16항 또는 제17항에 있어서,
    상기 프로세서는,
    처리될 코드 블록 시퀀스를 획득하기 위해 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해 코드 블록 기반 시분할 다중화를 수행하고 - 여기서 상기 Q개의 제1 코드 블록 스트림 각각은 적어도 하나의 슬롯에 대응하고, 상기 처리될 코드 블록 시퀀스 내에 포함된 코드 블록의 순서는 상기 처리될 코드 블록 시퀀스 내에 포함된 상기 코드 블록에 대응하는 슬롯의 순서와 매칭함 -;
    상기 송신될 제2 코드 블록 스트림 내에, 상기 처리될 코드 블록 시퀀스에 대응하는 비트를 배치하도록 구성된, 통신 장치.
19. 제18항에 있어서,
    슬롯 할당 지시 정보는 상기 제2 코드 블록 스트림 내의 미리 설정된 코드 블록 내에서 운반되고;
    상기 슬롯 할당 지시 정보는 상기 Q개의 제1 코드 블록 스트림과 슬롯 사이의 대응관계를 지시하기 위해 사용되는, 통신 장치.
20. 제18항 또는 제19항에 있어서,
    상기 프로세서는,
    압축된 코드 블록 시퀀스를 획득하기 위해 상기 처리될 코드 블록 시퀀스 내의 R개의 연속하는 코드 블록을 압축하고 - 여기서 R은 양의 정수임 -;
    상기 송신될 제2 코드 블록 스트림 내에, 상기 압축된 코드 블록 시퀀스에 대응하는 비트를 배치하도록 구성된, 통신 장치.
21. 제19항 또는 제20항에 있어서,
    상기 압축된 코드 블록 시퀀스의 코딩 형태는 M3/N3이고, M3은 양의 정수이고, N3은 M3보다 작지 않은 정수이고;
    상기 제2 코드 블록 스트림 내에 포함된 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3와 M2의 공배수 및 M2에 기반하여 결정되거나, 또는 상기 제2 코드 블록 스트림 내에 포함된 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 코드 블록은 N3와 M2의 최소 공배수와 M2에 기반하여 결정되는, 통신 장치.
22. 통신 장치로서,
    제2 코드 블록 스트림을 수신하도록 구성된 송수신기 - 여기서 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 상기 제2 코드 블록 스트림 내의 코드 블록의 페이로드 영역 내에서 운반되고, Q는 1보다 큰 정수이고, 상기 제1 코드 블록 스트림의 코딩 유형은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1보다 작지 않은 정수이고, 상기 제2 코드 블록 스트림의 코딩 유형은 M2/N2 비트 코딩이고, M2는 양의 정수이고, 상기 제2 코드 블록 스트림 내의 하나의 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2보다 크지 않고, N2는 M2보다 작지 않은 정수임; 및
    상기 Q개의 제1 코드 블록 스트림을 역다중화하도록 구성된 프로세서
    를 포함하는 통신 장치.
23. 제22항에 있어서,
    상기 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛에 대응하고;
    상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함하고;
    상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 타입-1 데이터 코드 블록을 포함하고, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트는 상기 제2 코드 블록 스트림 내의 상기 적어도 하나의 타입-1 데이터 코드 블록 내의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되고, 상기 제2 코드 블록 스트림 내의 하나의 타입-1 데이터 코드 블록의 페이로드 영역 내에서 운반되는 비트의 수량은 M2인, 통신 장치.
24. 제23항에 있어서,
    상기 헤드 코드 블록은 S 코드 블록이거나, 및/또는 상기 테일 코드 블록은 T 코드 블록인, 통신 장치.
25. 제23항 또는 제24항에 있어서,
    상기 프로세서는,
    압축 해제될 코드 블록 시퀀스를 획득하기 위해, 상기 제2 코드 블록 스트림의 페이로드 영역 내에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 비트를 획득하고;
    상기 압축 해제될 코드 블록 시퀀스에 기반하여 상기 Q개의 제1 코드 블록 스트림을 역다중화하도록 구성된, 통신 장치.
26. 제25항에 있어서,
    상기 압축 해제될 코드 블록 시퀀스 내의 하나의 코드 블록이 적어도 두 개의 코드 블록을 압축함으로써 획득되면, 상기 적어도 두 개의 코드 블록은 두 개의 서로 다른 제1 코드 블록 스트림에 대응하는, 통신 장치.
27. 제25항 또는 제26항에 있어서,
    슬롯 할당 지시 정보는 상기 제2 코드 블록 스트림 내의 미리 설정된 코드 블록 내에서 운반되고;
    상기 슬롯 할당 지시 정보는 상기 Q개의 제1 코드 블록 스트림과 슬롯 사이의 대응관계를 지시하기 위해 사용되는, 통신 장치.
28. 제25항 내지 제27항 중 어느 한 항에 있어서,
    상기 프로세서는,
    복원될 코드 블록 시퀀스를 획득하기 위해 상기 압축 해제될 코드 블록 시퀀스를 압축 해제하고;
    상기 복원될 코드 블록 시퀀스에 기반하여, 상기 Q개의 제1 코드 블록 스트림을 획득하기 위해, 상기 복원될 코드 블록 시퀀스 내의 각 코드 블록에 대응하는 제1 코드 블록 스트림을 결정하도록 구성되고, 여기서
    상기 Q개의 제1 코드 블록 스트림 각각은 적어도 하나의 슬롯에 대응하고, 상기 복원될 코드 블록 시퀀스 내에 포함된 코드 블록의 순서는 상기 복원될 코드 블록 시퀀스 내에 포함된 상기 코드 블록에 대응하는 슬롯의 순서와 매칭하는, 통신 장치.
29. 제25항 내지 제28항 중 어느 한 항에 있어서,
    상기 압축된 코드 블록 시퀀스의 코딩 형태는 M3/N3이고, M3은 양의 정수이고, N3은 M3보다 작지 않은 정수이며;
    상기 제2 코드 블록 스트림 내에 포함된 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3와 M2의 공배수 및 M2에 기반하여 결정되거나, 또는 상기 제2 코드 블록 스트림 내에 포함된 상기 적어도 하나의 데이터 유닛 내의 하나의 데이터 유닛 내에 포함된 타입-1 데이터 코드 블록의 수량은 N3와 M2의 최소 공배수 및 M2에 기반하여 결정되는, 통신 장치.
30. 컴퓨터 저장 매체로서,
    상기 컴퓨터 저장 매체는 컴퓨터가 실행 가능한 명령어를 저장하고, 상기 컴퓨터가 실행 가능한 명령어가 컴퓨터에 의해 호출될 때, 상기 컴퓨터는 제1항 내지 제14항 중 어느 한 항에 따른 데이터 전송 방법을 수행할 수 있게 되는, 컴퓨터 저장 매체.

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