KR101750053B1 - 레거시 모드들에서 동작하는 기가비트 미디어 독립적인 인터페이스들을 위한 저전력 유휴 시그널링 - Google Patents

레거시 모드들에서 동작하는 기가비트 미디어 독립적인 인터페이스들을 위한 저전력 유휴 시그널링 Download PDF

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Abstract

레거시 모드들로 동작하는 이더넷 트랜시버들에 대해 저전력 유휴(LPI) 시그널링을 가능하게 하기 위한 방법 및 장치가 기재되며, 그 방법 및 장치는, 높은 속도 트랜시버로 하여금, 트랜시버가 더 느린 속도 모드로 동작하는 경우라도 에너지 효율적인 이더넷(EEE) 기능을 유지하게 한다. 몇몇 실시예들에서, 이더넷 디바이스는, 자신의 미디어 독립적인 인터페이스(MII)가 제 1 송신 레이트로 동작하는 경우 정규 LPI 신호를 수신할 시에 LPI 모드로 진입할 수도 있고, MII가 제 1 송신 레이트보다 낮은 제 2 송신 레이트로 동작하는 경우, 변경된 LPI 신호를 수신할 시에 LPI 모드로 진입할 수도 있다.

Description

레거시 모드들에서 동작하는 기가비트 미디어 독립적인 인터페이스들을 위한 저전력 유휴 시그널링{LOW POWER IDLE SIGNALING FOR GIGABIT MEDIA INDEPENDENT INTERFACES OPERATING IN LEGACY MODES}
본 발명의 실시예들은 일반적으로 전자 통신들에 관한 것으로, 상세하게는 이더넷 통신 시스템들에 관한 것이다.
컴퓨터들 및/또는 다른 네트워크 디바이스들로 하여금 로컬 영역 네트워크(LAN)를 형성하게 하는 기술들 중에서, 이더넷은, 주요한 네트워킹 기술이 되어가고 있으며, IEEE 802.3 표준군으로 표준화된다. 이더넷 표준은 시간에 걸쳐 진화되고 있어서, 이더넷 프로토콜의 상이한 변형들은 이제, 더 높은 대역폭, 개선된 매체 액세스 제어들, 상이한 물리적 매체 채널들, 및/또는 다른 기능들을 지원하도록 존재한다. 예를 들어, IEEE 802.3은 이제, 10Mbit/s, 100Mbit/s, 1Gbit/s로부터 10Gbit/s 및 그 이상의 범위에 있는 속도들(또는 송신 레이트들)을 커버하는 변형들을 갖고, 동축 케이블들, 광섬유, 및 비차폐/차폐된 연선(twisted-pair) 케이블들과 같은 물리적 채널들을 관리하는 변형들을 갖는다.
이더넷 디바이스들과 연관된 하나의 관심사는 전력 소비이다. 이더넷 통신들의 동시적인 양방향성(예를 들어, 풀 듀플렉스) 속성 때문에, 이더넷 디바이스들 및/또는 네트워크들에서 이용되는 트랜시버들은, 매우 높은 속도들(예를 들어, 1Gbit/s 또는 10Gbit/s)로 동작하는 경우 상당한 전력을 소비할 수도 있다. 따라서, 연관된 데이터 링크를 통해 송신되는 데이터가 거의 없거나 데이터가 없다면, 트랜시버들은, 전력 소비를 감소시키기 위해 저전력 모드로 진입하도록 명령받을 수도 있다. 예를 들어, IEEE 802.3az 표준에서 설명되는 에너지 효율적인 이더넷(EEE)은, 송신될 어떠한 데이터도 존재하지 않는 경우 그러한 트랜시버들의 송신기 부분들을 "슬립" 모드로 배치할 수도 있는 저전력 유휴(LPI) 신호를 이용한다. LPI 신호의 어써선(assertion)이 슬립 모드 동안 송신기 부분들을 디스에이블시킬 수도 있지만, 트랜시버들의 수신기 부분들은 통상적으로 동작가능하게 유지되며, 그에 의해, 트랜시버로 하여금 송신기 부분들이 슬립 모드에 있더라도 데이터를 수신하게 한다. 슬립 모드는, 트랜시버들의 송신기 부분들을 "웨이크-업"하기 위해 LPI 신호를 디-어써트(de-assert)(또는 "통상적인 유휴" 신호를 제공)함으로써 종료될 수도 있으며, 그에 의해, 트랜시버들로 하여금 데이터 송신들을 재개하게 한다.
통상적으로, 레거시 디바이스들 및/또는 더 오래된 이더넷 표준들과 백워드 호환가능성을 제공하기 위해 더 느린 속도들로 동작하기 위한 더 새로운 이더넷 변형이 요구된다. 더 느린 속도들로 동작하는 경우 데이터가 전송되는 것을 트랜시버들이 반복하는 것이 일반적이다. 예를 들어, 1Gbit/s 속도들이 가능한 트랜시버는, 100Mbit/s 모드로 동작하는 경우 데이터 송신을 간단히 10회 반복할 수도 있고, 10Mbit/s 모드로 동작하는 경우 데이터의 송신을 100회 반복할 수도 있다. 그러나, IEEE(예를 들어, IEEE 802.3az) 표준들이 구현되기 전에 이더넷 표준들의 많은 변형들이 개발되었기 때문에, 높은-속도의 트랜시버들(예를 들어, 1Gbit/s 가능함)에 대한 슬립 모드를 트리거링하도록 설계된 LPI 신호는, 그러한 트랜시버들이 더 느린 속도들(예를 들어, 100Mbit/s)로 동작하는 경우 적절히 작동하지 않을 수도 있다. 유사하게, LPI 신호는, 예를 들어, 더 높은 대역폭을 생성하기 위해 수 개의 채널들을 결합하는 것 및/또는 전용 8비트/10비트 시리얼라이저/디시리얼라이저(serializer/deserializer)(8B/10B SerDes)를 사용하여 데이터를 송신하는 것을 포함하는 임의의 다른 적용가능한 이유들 때문에 그러한 트랜시버들이 데이터 반복 및/또는 결합 기술들을 수행하는 경우, 적절히 작동하지 않을 수도 있다.
따라서, 레거시 모드들(예를 들어, 더 느린 속도들)로 동작하는 높은-속도 이더넷 트랜시버들에 대해 LPI 시그널링을 가능하게 하기 위한 필요성이 존재한다.
본 발명의 실시예들은 예로서 도시되며, 첨부한 도면들의 도들에 의해 제한되도록 의도되지 않는다.
도 1은, 본 발명의 실시예들이 구현될 수도 있는 통신 시스템의 블록도이다.
도 2는, 도 1의 네트워크 디바이스들을 표현하는 오픈 시스템 상호접속(OSI) 모델의 블록도이다.
도 3은 몇몇 실시예들에 따른, 도 1의 네트워크 디바이스의 기능 블록도이다.
도 4는 도 3의 네트워크 디바이스의 몇몇 실시예들에 대한 예시적인 LPI 검출 동작을 도시한 흐름도이다.
동일한 참조 부호들은 도면의 도들 전반에 걸쳐 대응하는 부분들을 지칭한다.
레거시 모드들로 동작하는 이더넷 트랜시버들에 대한 저전력 유휴(LPI) 시그널링을 가능하게 하기 위한 방법 및 장치가 기재되며, 이들은, 높은 속도의 트랜시버로 하여금, 트랜시버가 더 느린 속도 모드로 동작하는 경우라도 에너지 효율적인 이더넷(EEE) 기능을 유지하게 한다. 몇몇 실시예들에서, 이더넷 디바이스는, 자신의 미디어 독립적인 인터페이스(MII)가 제 1 송신 레이트로 동작하고 있는 경우 정규 LPI 신호를 수신할 시에 LPI 모드로 진입할 수도 있고, MII가 제 2 및 더 느린 송신 레이트로 동작하는 경우, 변경된 LPI 신호를 수신할 시에 LPI 모드로 진입할 수도 있다.
다음의 설명에서, 본 발명의 완전한 이해를 제공하기 위한 특정한 컴포넌트들, 회로들, 및 프로세스들의 예들과 같은 다수의 특정한 세부사항들이 기재된다. 또한, 다음의 설명에서 그리고 설명의 목적들을 위해, 본 발명의 실시예들의 완전한 이해를 제공하기 위해 특정한 명칭이 기재된다. 그러나, 이들 특정한 세부사항들이 본 발명의 실시예들을 실시하도록 요구되지는 않을 수도 있음은 당업자에게 명백할 것이다. 다른 예시들에서, 잘 알려진 회로들 및 디바이스들은 본 발명을 불명료하게 하는 것을 회피하기 위해 블록도 형태로 도시된다. 본 명세서에 사용된 바와 같이, 용어 "커플링된"은, 직접 접속되거나 하나 또는 그 초과의 개재 컴포넌트들 또는 회로들을 통해 접속되는 것을 의미한다. 본 명세서에 설명된 다양한 버스들을 통해 제공된 신호들 중 임의의 신호는, 다른 신호들과 시간-멀티플렉싱될 수도 있고, 하나 또는 그 초과의 공통 버스들을 통해 제공될 수도 있다. 부가적으로, 회로 엘리먼트들 또는 소프트웨어 블록들 사이의 상호접속은, 버스들로서 또는 단일 신호 라인들로서 도시될 수도 있다. 버스들의 각각은 대안적으로 단일 신호 라인일 수도 있고, 단일 신호 라인들의 각각은 대안적으로 버스들일 수도 있으며, 단일 라인 또는 버스는, 컴포넌트들 사이의 통신을 위한 무수한(myriad) 물리적 또는 논리적 메커니즘들 중 임의의 하나 또는 그 초과를 표현할 수도 있다. 본 발명의 실시예들은, 본 명세서에 설명된 특정한 예들로 제한되는 것으로 해석되는 것이 아니라 오히려 첨부된 청구항들에 의해 정의된 모든 실시예들을 그들의 범위들 내에 포함할 것이다.
도 1은, 본 발명의 실시예들이 구현될 수도 있는 예시적인 통신 시스템(100)의 블록도이다. 통신 시스템(100)은, 설정된 데이터 링크(120)에 의해 서로 커플링되는 2개의 네트워크 디바이스들(110(a) 및 110(b))을 포함하도록 도시된다. 네트워크 디바이스들(110(a) 및 110(b))은 데이터 링크(120)를 통해 데이터를 교환할 수도 있다. 네트워크 디바이스들(110(a) 및 110(b))은, 예를 들어, 컴퓨터들, 스위치들, 라우터들, 허브들, 게이트웨이들, 액세스 포인트들 등을 포함하는 임의의 적절한 네트워크-가능한 디바이스들일 수도 있다. 또한, 본 발명의 실시예들에 따르면, 네트워크 디바이스들(110(a) 및 110(b))은, 예를 들어, 모바일 전화기, 개인 휴대 정보 단말(PDA), 셋탑 박스, 또는 게임 콘솔을 포함하는 유선 또는 무선 네트워크 중 어느 하나에 접속할 수 있는 임의의 전자 디바이스를 포함할 수도 있다. 물론, 네트워크는, 예를 들어, 로컬 영역 네트워크(LAN), 광역 네트워크(WAN), 무선 LAN(WLAN)을 포함하는 더 큰 네트워크를 형성하기 위해 임의의 수의 적절한 디바이스들을 더 포함할 수도 있고, 그리고/또는 인터넷에 접속될 수도 있으므로, 네트워크 디바이스들(110(a) 및 110(b)) 및 데이터 링크(120)는 단지 네트워크의 예시적인 컴포넌트들일 뿐이다. 데이터 링크(120)는, 예를 들어, 동축 케이블들, 광섬유들, 및/또는 비차폐/차폐된 연선들을 포함하는 임의의 적절한 물리적 매체 채널일 수도 있다.
네트워크 디바이스들(110(a) 및 110(b))은 IEEE 802.3 표준군에 설명된 바와 같이, 이더넷 기술들을 사용하여 서로 통신할 수도 있다. 더 상세하게, 본 명세서에 설명된 예시적인 실시예들에 대하여, 네트워크 디바이스들(110(a) 및 110(b))에는, 적어도 1Gbit/s의 속도로 데이터 패킷들을 송신 및 수신할 수 있고, 더 느린 속도들, 예를 들어, 100Mbit/s 또는 10Mbit/s로 동작하도록 백워드 호환가능한 이더넷-호환 트랜시버들(간략화를 위해 도 1에 도시되지 않음)이 각각 탑재된다. 본 명세서에서의 설명의 목적들을 위해, 용어들 "더 느린 속도" 및 "레거시 모드"는, 100Mbit/s 또는 10Mbit/s를 포함하는 1Gbit/s 미만인 송신 레이트를 지칭하지만, 용어들 "높은 속도" 및 "더 높은 속도"는 1Gbit/s와 동일하거나 더 큰 송신 레이트를 지칭한다. 또한, 네트워크 디바이스들(110(a) 및 110(b))은, 임의의 데이터를 송신하지 않는 경우 그들의 트랜시버들의 전력 소비를 감소시킬 수 있으며, 따라서, IEEE 802.3az 표준들(EEE)과 호환가능하다.
본 발명의 실시예들에 따르면, 자신의 매체 액세스 제어(MAC) 계층과 자신의 물리(PHY) 계층 사이에 커플링된 GMII(Gigabit Media Independent Interface)를 갖는 이더넷 디바이스는, GMII가 제 1 송신 레이트로 동작하고 있는 경우 정규 LPI 신호를 수신할 시에 (IEEE 802.3az에 의해 정의된 바와 같은) 저전력 유휴(LPI) 모드로 진입할 수도 있고, GMII가 제 1 송신 레이트보다 높은 제 2 송신 레이트로 동작하고 있는 경우, 변경된 LPI 신호를 수신할 시에 LPI 모드로 진입할 수도 있다. 더 상세히 후술되는 바와 같이, 변경된 LPI 신호는 이더넷 디바이스로 하여금, 대략 1Gbit/s의 높은 속도로부터 대략 10Mbit/s 이하의 더 느린 속도로 송신 레이트를 감소시키는 것과 통상적으로 연관된 디코딩 동작들에 의해 LPI 신호가 왜곡되는 것을 방지함으로써, 더 느린 속도들로 동작하는 경우 LPI 모드로 진입하게 한다. 몇몇 실시예들에서, 이더넷 디바이스는, GMII가 동작하고 있는 송신 레이트를 결정할 수도 있고, 그에 응답하여, MAC 계층으로부터 PHY 계층으로 제공될 정규 LPI 신호 또는 변경된 LPI 신호 중 어느 하나를 선택적으로 생성할 수도 있다. 부가적으로, 이더넷 디바이스는, 결정된 송신 레이트에 응답하여, LPI 신호가 정규 LPI 신호인지 변경된 LPI 신호인지를 결정할 수도 있다. 이러한 방식으로, 본 발명의 실시예들은, 레거시 모드들로 동작하는 이더넷 트랜시버들에 대한 LPI 시그널링을 가능하게 할 수도 있다.
도 2는, 각각 도 1의 네트워크 디바이스들(110(a) 및 110(b))을 표현하는 오픈 시스템 상호접속(OSI) 모델들(200(a)-200(b))의 블록도이다. 도 1에 도시된 바와 같이, 네트워크 디바이스들(110(a) 및 110(b))은 설정된 데이터 링크(또는 물리 채널)(120)에 의해 서로 커플링된다. 도 2에 도시된 바와 같이, OSI 모델(200)은 7개의 논리 계층들, 즉 (1) 애플리케이션 계층(221); (2) 프리젠테이션 계층(222); (3) 세션 계층(223); (4) 전송 계층(224); (5) 네트워크 계층(225); (6) 데이터링크 계층(226); 및 (7) 물리 계층(227)으로 분할된다. OSI 모델(200)이 본 명세서에서의 설명의 목적들을 위해 네트워크 디바이스들(110(a) 및 110(b))을 표현하기 위해 사용될 수도 있지만, 다른 적절한 모델들이 본 발명의 실시예들에 따라 구성된 이더넷 디바이스들을 표현하기 위해 사용될 수도 있음을 유의한다.
OSI 계층의 층에서 높아질수록 그것은 엔드 사용자에게 가까워지고; OSI 계층의 층에서 낮아질수록 그것은 물리 채널에 가까워진다. 예를 들어, OSI 모델 층의 상단은, (간략화를 위해 도 2에 도시되지 않은) 엔드 사용자의 소프트웨어 애플리케이션과 직접 상호작용하는 애플리케이션 계층(221)이다. 대조적으로, OSI 모델 층의 바닥은, 이더넷 데이터 송신들을 위한 연선들과 같이 네트워크 디바이스와 물리 통신 매체 사이의 관계를 정의하는 물리 계층(227)이다.
더 상세하게, 물리(PHY) 계층(227)은, 네트워크 디바이스(110)와 물리 채널(120) 사이의 상호작용들을 위한 핀 레이아웃들 및 신호 전압들과 같은 세부사항들을 포함하는 전기 및 물리 규격들을 제공한다. 데이터링크 계층(226)은, 네트워크 디바이스들(110(a) 및 110(b)) 사이의 데이터 송신들을 위한 어드레싱 및 채널 액세스 제어 메커니즘들과 같은 기능 및/또는 절차 세부사항들을 제공한다. 데이터링크 계층(226)은, (층의 관점들에서) 상단 상의 논리 링크 제어(LLC) 계층 및 바닥 상의 매체 액세스 제어(MAC) 계층인 2개의 서브-계층들을 갖는다. 간략화를 위해, 데이터링크 계층(226)은 종종, 다음의 설명에서 MAC 계층으로 본 명세서에서 지칭된다. 도 2에서 간략화를 위해 도시되지 않았지만, 2개의 계층들 사이의 정보의 교환을 용이하게 하기 위해 인터페이스가 MAC 계층(226)과 PHY 계층(227) 사이에 존재한다. 설명의 목적들을 위해, 이러한 인터페이스는 미디어 독립적인 인터페이스(MII)로서 본 명세서에서 지칭된다. 그러나, 송신 레이트 및 다른 구현 세부사항들에 의존하여, 예를 들어, 부착 유닛 인터페이스(AUI) MII, 감소된 MII, 기가비트 MII(GMII), 감소된 GMII, 시리얼 GMII(SGMII), 쿼드 SGMII(QSGMII), 및/또는 10GMII를 포함하는 상이한 현재 이용가능한 또는 장래에 개발되는 변형들을 MII가 포함할 수도 있음을 유의한다.
MII는 네트워크 디바이스들(110(a) 및 110(b))로 하여금, 동일한 MAC 디바이스들(226)을 사용하여 상이한 타입들의 물리 채널들(120)(또는 PHY 디바이스들(227))과 인터페이싱하게 한다. MII는, MII 버스를 통해 MAC 디바이스(226)를 상이한 타입들의 PHY 디바이스들에 접속시킨다. (예를 들어, GMII, SGMII, 및/또는 QSGMII를 이용하여) 1Gbit/s의 속도로 동작하는 경우, MII 버스는 125MHz 클록을 갖는 클록 사이클 당 8비트(또는 일 바이트)로 데이터를 전달한다. 그러나, MII 규격들에 따르면, MII 버스는, 100Mbit/s의 속도로 동작하는 경우 단지 25MHz 클록을 갖는 클록 사이클 당 4비트들(또는 니블(nibble))로 데이터를 전달하거나, 10Mbit/s의 속도로 동작하는 경우, 2.5MHz 클록을 갖는 클록 사이클에 따라 4비트들로 데이터를 전달한다. 따라서, 백워드 호환성을 허용하기 위해, 1Gbit/s 이상의 속도로 동작할 수 있는 MII는, 레거시 모드들(예를 들어, 100Mbit/s 또는 10Mbit/s)로 동작하는 경우, 니블들을 바이트들로 복제한다.
니블-투-바이트 복제 프로세스는, 데이터 송신들을 위한 통상적인 동작들 동안 매우 양호하게 작동한다. 그러나, 더 높은-속도의 MII(예를 들어, GMII, SGMII, 및/또는 QSGMII)가 더 느린 송신 레이트들(예를 들어, 100Mbit/s 또는 10Mbit/s)을 위해 바이트들을 형성하도록 니블들을 결합 또는 복제하는 경우, PHY 디바이스가 "슬립" 모드로 진입하기 위해 의도되는 LPI 신호들은 왜곡되게 될 수도 있고, 따라서 LPI 시그널링이 실패하게 될 수도 있다. 더 상세하게, IEEE 802.3az 표준들(EEE)에 따르면, (MII를 통한) MAC 계층과 PHY 계층 사이의 LPI 신호들은, {송신 인에이블 TX_EN=“실패” (예를 들어, 논리 "0"), 송신 에러 TX_ER=“참” (예를 들어, 논리 "1"), 및 송신 데이터 TX_DATA=1}로서 정의될 수도 있다. 따라서, MAC 디바이스가 더 느린 속도들(예를 들어, 100Mbit/s)로 동작하는 상황들(MAC 디바이스가 클록 사이클 당 니블(4비트들)만을 송신한다는 것을 의미함)에서, LPI 시그널링에 대한 송신 데이터 TX_DATA는 4'b0001이다. 동일한 토큰에 의해, MAC 디바이스가 더 높은 속도들(예를 들어, 1Gbit/s)로 동작하는 상황들(MAC 디바이스가 클록 사이클 당 바이트(8비트들)를 송신한다는 것을 의미함)에서, LPI 시그널링에 대한 송신 데이터 TX_DATA는 8'b0000_0001이다. 그러나, MAC 디바이스가 더 느린 속도들(예를 들어, 100Mbit/s)로 동작하는 경우 그리고 대응하는 LPI 신호들이 더 높은 속도 MII(예를 들어, GMII, SGMII, 및/또는 QSGMII)를 통해 PHY 디바이스로 송신되는 경우, 니블-투-바이트 복제 때문에, 송신 데이터 TX_DATA는 8'b0001_0001이 되며, (예를 들어, PHY 디바이스가 통상적으로, TX_DATA=8'b0000_0001에 응답하여 LPI 모드를 검출하기 때문에) 이는 LPI 슬립 모드로 진입하기 위한 표시자로서 PHY 디바이스에 의해 인식될 수 없다.
본 발명의 실시예들에 따르면, MAC 계층(226)과 PHY 계층(227) 사이에 커플링된 높은-속도 MII(예를 들어, GMII, SGMII, 및/또는 QSGMII)를 갖는 네트워크 디바이스(110)는, GMII가 제 1 송신 레이트(예를 들어, 1Gbit/s)로 동작하는 경우 정규 LPI 신호를 수신할 시에 (IEEE 802.3az에 의해 정의된 바와 같은) 저전력 유휴(LPI) 모드로 진입할 수도 있고, GMII가 제 2 및 더 느린 송신 레이트(예를 들어, 100Mbit/s 또는 10Mbit/s)로 동작하는 경우, 변경된 LPI 신호를 수신할 시에 LPI 모드로 진입할 수도 있다. 더 상세하게, 몇몇 실시예들에 따르면, 네트워크 디바이스(110)(또는 대응하는 PHY 디바이스)의 PHY 계층(227)은, GMII가 더 높은 속도들(예를 들어, 1Gbit/s 이상)로 동작하는 경우 정규 LPI 신호들(TX_EN=1'b0; TX_EN=1'b1; TX_DATA=8'b0000_0001)을 수신할 시에 LPI 모드로 진입할 수도 있고, GMII가 더 느린 속도들(예를 들어, 100Mbit/s 또는 10Mbit/s)로 동작하는 경우, 변경된 LPI 신호들(예를 들어, TX_EN=1'b0; TX_EN=1'b1; TX_DATA=8'b0001_0001)을 수신할 시에 LPI 모드로 진입할 수도 있다. 정규 LPI 신호들 및 변경된 LPI 신호들 둘 모두를 인식하는 능력을 이용하여, MAC 계층(226)(또는 MAC 디바이스)은, MII가 동작하는 속도와 관계없이 MII를 통해 LPI 슬립 모드에 진입하고 그리고/또는 LPI 슬립 모드를 퇴장(exit)하도록 PHY 계층(227)(또는 PHY 디바이스)에 성공적으로 명령할 수도 있다. 이러한 방식으로, 본 발명의 실시예들은, 100Mbit/s 또는 10Mbit/s와 같은 레거시 모드들에서 동작하는 높은-속도의 이더넷 트랜시버들에 대한 LPI 시그널링을 가능하게 할 수도 있다. 부가적으로, 일 실시예에 대해, 변경된 LPI 신호들은, 불일치를 정정하기 위해 10-비트 콤마 시퀀스들 K28.5 및 D5.2의 결합(예를 들어, 연접)으로서 표현될 수도 있고, 다른 실시예에 대해, 변경된 LPI 신호들은 불일치를 보존하기 위해 10-비트 콤마 시퀀스들 K28.5 및 D28.4의 결합(예를 들어, 연접)으로서 표현될 수도 있다. 물론, 본 명세서에 설명된 실시예들에 대한 변경된 LPI 신호들을 표현하기 위해 사용되는 10비트 콤마 시퀀스들의 특정한 결합은 단지 예시적일 뿐이며, 실제 실시예들에 대해서는 변경되거나 다른 방식으로 수정될 수도 있다. 본 명세서에서 사용된 바와 같이, GMII는 또한 SGMII 및/또는 QSGMII일 수도 있다.
변경된 LPI 신호들(TX_EN=1'b; TX_EN=1'b1; TX_DATA=8'b0001_0001)이 단지 예시적일 뿐이며, 이들 할당된 심볼들이 유사한 결과들을 달성하기 위해 관리 데이터 입력/출력(MDIO) 버스를 통하여 PHY 계층(227)(또는 대응하는 PHY 디바이스)의 연관된 제어 및 상태 레지스터들을 재구성함으로써 변경되거나 변형될 수도 있음을 유의한다. 또한, 변경되지 않은 종래의 높은-속도 MII(예를 들어, GMII, SGMII, 및/또는 QSGMII)가 변경된 LPI 신호들을 (예를 들어, 종래의 높은-속도 MII의 내부 상태 머신들에 악영향을 주지 않는) 통상적인 유휴 신호들로서 인식할 것이 때문에, 상술된 기술들 및 실시예들이 현재의 높은-속도 MII 표준들과 호환가능함을 유의할 가치가 있다.
도 3은, 도 1 및 도 2의 네트워크 디바이스들(110(a) 및 110(b))의 일 실시예인 네트워크 디바이스(310)의 기능 블록도이다. 네트워크 디바이스(310)는 프로세서(320), 메모리(330), 및 도 2의 물리 채널(120)에 커플링된 이더넷 트랜시버 회로(340)를 포함한다. 메모리(330)는, 예를 들어, EEPROM 또는 플래시 메모리를 포함하는 임의의 적절한 메모리 엘리먼트 또는 디바이스일 수도 있다. 프로세서(320)는, 예를 들어, 메모리(330)에 저장된 하나 또는 그 초과의 소프트웨어 프로그램들의 스크립트들 또는 명령들을 실행할 수 있는 임의의 적절한 프로세서일 수도 있다. 간략화를 위해 도 3에 도시되지 않았지만, 네트워크 디바이스(310)는 또한, 빈번하게 사용되는 명령들 및/또는 데이터를 저장하는 잘-알려진 캐시 메모리를 포함할 수도 있다.
네트워크 디바이스(310)는 또한, PHY 계층 디바이스(또는 PHY 디바이스)(360) 및 MAC 계층 디바이스(또는 MAC 디바이스)(350)를 포함한다. MAC 디바이스(350) 및 PHY 디바이스(360)는 미디어 독립적인 인터페이스(MII)(370)를 통해 서로 커플링된다. 이더넷 트랜시버(340)가 PHY 디바이스(360)에 포함되는 것으로서 도 3에 도시되지만, 다른 실시예들에 대해, 트랜시버(340)는 자립형 디바이스 또는 집적 회로일 수도 있다.
간략화를 위해, OSI 7계층 모델 내의 MAC 계층 및 PHY 계층만이 도 3에 도시되어 있으며, 2개의 계층들은 2개의 디바이스들로서 도시되어 있다. 그러므로, MAC 디바이스(350)는, MAC 계층(예를 들어, 도 2의 계층(226))의 기능들을 구현하는 임의의 디바이스 또는 집적 회로일 수도 있으며, 그 디바이스는 차례로, 자립형 디바이스일 수도 있거나 네트워크 디바이스(310)로 집적될 수도 있다. 유사하게, PHY 디바이스(360)는, PHY 계층(예를 들어, 도 2의 계층(227))의 기능들을 구현하는 임의의 디바이스 또는 집적 회로일 수도 있으며, 그 디바이스는 차례로, 자립형 디바이스일 수도 있거나 네트워크 디바이스(310)에 집적될 수도 있다. 물론, 상술된 바와 같이, MAC 계층 및 PHY 계층이 2개의 컴포넌트들로 논리적으로 분할되며, 2개의 계층들이 2개의 별개의 디바이스들 또는 회로들로 물리적으로 분리 또는 구현되는 것이 필수적이지 않을 수도 있음을 유의한다.
통상적인 데이터 송신 동작들 동안, 네트워크 디바이스(310) 상의 엔드-사용자 소프트웨어 애플리케이션이 (예를 들어, 인터넷으로) 네트워크를 통해 데이터를 송신하는 경우, 프로세서(320)는 MAC 디바이스(350)를 통해 (OSI 계층의 상단으로부터) PHY 디바이스(360)로 데이터를 송신한다. 그 후, PHY 디바이스(360)는 물리 채널(120) 상으로 트랜시버(340)를 통해 데이터를 송신한다.
PHY 디바이스(360)가 LPI 모드로 진입하는 것이 바람직하다고 프로세서(320)가 결정하는 경우, 예를 들어, 연장된 시간 기간 동안 송신될 어떠한 데이터도 존재하지 않는 경우, 프로세서(320)는 MAC 디바이스(350)를 통해 PHY 디바이스(360)로 LPI 신호들을 전송한다. MII(370)가 더 높은-속도 MII(예를 들어, GMII, SGMII, 및/또는 QSGMII)라고 가정하면, 어떤 속도 모드로 MII(370)이 동작하는지에 의존하여, LPI 신호들은 정규 LPI 신호들(TX_DATA=8'b0000_0001)일 수도 있거나, 변경된 LPI 신호들(TX_DATA=8'b0001_0001)일 수도 있다. 본 발명의 실시예들에 따르면, PHY 디바이스(360)는, 정규 LPI 신호들 또는 변경된 LPI 신호들 중 어느 하나를 수신할 시에, LPI 슬립 모드로 진입할 수도 있다. 더 상세하게, PHY 디바이스(360)는, MII(370)가 더 높은 속도들(예를 들어, 1Gbit/s)로 동작하는 경우 정규 LPI 신호들을 수신할 시에 LPI 슬립 모드로 진입할 수도 있고, MII(370)가 더 느린 속도들(예를 들어, 100Mbit/s)로 동작하는 경우, 변경된 LPI 신호들을 수신할 시에 LPI 슬립 모드로 진입할 수도 있다. 이러한 방식으로, 본 발명의 실시예들은 레거시 모드들로 동작하는 이더넷 트랜시버들에 대한 LPI 시그널링을 가능하게 할 수도 있다.
몇몇 실시예들에서, 프로세서(320)는, 데이터 송신 레이트에 응답하여 정규 LPI 신호들을 생성할지 변경된 LPI 신호들을 생성할지를 결정하기 위해 트랜시버(340)로부터 수신된 데이터를 모니터링하도록 구성될 수도 있다. 이들 실시예들에서, 프로세서(320)는, MII(370)가 1Gbit/s 이상의 더 높은 속도들로 동작하는 경우 정규 LPI 신호들을 생성할 수도 있고, MII(370)가 100Mbit/s 또는 10Mbit/s의 더 느린 속도들로 동작하는 경우, 변경된 LPI 신호들을 생성할 수도 있다.
특히, MII(370)는, MAC 디바이스(350)와 PHY 디바이스(360) 사이의 양방향 통신을 제공할 수 있는 인터페이스이다. 따라서, 상술된 기술들에 관한 설명이 LPI 신호들을 PHY 디바이스(360)에 송신하는 MAC 디바이스(350)에 포커싱되지만, 이들 기술들은 반대 방향에 또한 동등하게 적용될 수도 있다. 예를 들어, MAC 디바이스(350)는, 정규 LPI 신호들(예를 들어, 데이터 유효 RX_DV=1'b0; 수신 에러 RX_ER=1'b1; 수신 데이터 RX_DATA=8'b0000_0001) 또는 변경된 LPI 신호들(예를 들어, RX_DV=1'b0; RX_ER=1'b1; RX_DATA=8'b0001_0001) 중 어느 하나를 수신할 시에 LPI 슬립 모드로 진입할 수도 있다.
부가 또는 대안으로서, 프로세서(320)는 먼저, MII(370)가 동작하는 송신 레이트를 검출할 수도 있다. MII(370)가 1Gbit/s 이상인 송신 레이트로 동작하면, 프로세서(320)는, PHY 디바이스(360)가 LPI 슬립 모드로 진입하도록 정규 LPI 신호를 송신할 수도 있다. MII(370)가 100Mbit/s 이하인 송신 레이트로 동작하면, 프로세서(320)는, PHY 디바이스(360)가 LPI 슬립 모드로 진입하도록, 변경된 LPI 신호를 송신한다. 그러나, MII(370)이 동작하는 송신 레이트의 검출이 본 발명의 실시예들을 구현하기에 필요하지는 않을 수도 있음을 유의한다.
도 4는, 도 3의 네트워크 디바이스의 실시예들에 대한 예시적인 LPI 검출 동작을 도시하는 흐름도이다. 먼저, 도 3 및 도 4 둘 모두를 참조하면, 네트워크 디바이스(310)는, MII(370)가 제 1 속도(예를 들어, 1Gbit/s)로 동작하는 경우 정규 LPI 신호가 전송되는지를 결정하고, 정규 LPI 신호를 수신할 시에 LPI 모드로 진입한다(410). 결정은, 프로세서(320) 또는 PHY 디바이스(360) 중 어느 하나에 의해 수행될 수도 있다. 추가적으로, 네트워크 디바이스(310)는, MII(370)가 제 2 및 더 느린 속도(예를 들어, 100Mbit/s)로 동작하는 경우, 변경된 LPI 신호가 전송되는지를 결정할 수도 있고, 변경된 LPI 신호를 수신할 시에 LPI 모드로 진입할 수도 있다(420). 결정은 또한, 프로세서(320) 또는 PHY 디바이스(360) 중 어느 하나에 의해 수행될 수도 있다. 이러한 방식으로, 프로세서(320)는, 임의의 LPI 신호들이 검출되면, PHY 디바이스(370) 또는 MAC 디바이스(360) 중 어느 하나 또는 둘 모두가 LPI 슬립 모드로 진입하도록 명령할 수도 있다(430).
본 명세서에 기재된 실시예들이 단지 간략화를 위해 더 느린 속도들로 동작하는 높은-속도 이더넷 트랜시버들에 관해 설명됨을 유의한다. 더 느린 속도들로 동작하는 것은 높은-속도 이더넷 트랜시버들이 레거시 모드들로 동작하는 시나리오로서만 해석되지 않으며, 본 발명의 실시예들이 데이터 반복 및/또는 결합 기술들을 또한 수반하는 임의의 다른 시나리오들에 동등하게 적용가능함을 유의한다. 이들 시나리오들은, 예를 들어, 더 높은 대역폭을 생성하기 위해 수 개의 채널들을 결합하는 것 및/또는 전용 8B/10B SerDes를 사용하여 데이터를 송신하는 것을 포함할 수도 있다. 유사하게, 상술된 니블-투-바이트 복제 기술은, 데이터 반복 및/또는 결합 기술들을 수반하는 동작들의 일 예일 뿐이다. 본 발명의 실시예들은, 니블들을 바이트들로 결합 및/또는 복제하는 임의의 동작들을 포함한 데이터 반복 및/또는 결합을 수반하는 임의의 다른 적절한 기술들에 적용가능하다.
전술한 설명에서, 본 발명의 실시예들은, 본 발명의 특정한 예시적인 실시예들을 참조하여 설명되었다. 그러나, 첨부된 청구항들에 기재된 바와 같은 본 발명의 더 넓은 사상 및 범위를 벗어나지 않으면서 다양한 변형들 및 변경들이 특정한 예시적인 실시예들에 행해질 수도 있음이 명백할 것이다. 따라서, 설명 및 도면들은 제약의 의미보다는 예시의 의미로 간주될 것이다.

Claims (20)

  1. 네트워크에 커플링된 이더넷 디바이스의 전력 소비를 감소시키는 방법으로서,
    상기 이더넷 디바이스는, 매체 액세스 제어(MAC) 계층과 물리(PHY) 계층 사이에 커플링된 GMII(Gigabit Media Independent Interface)를 가지며,
    상기 방법은,
    상기 MAC 계층으로부터 MII 신호들을 수신하는 단계;
    상기 GMII가 제 1 송신 레이트로 동작할 때 상기 MII 신호들이 정규 저전력 유휴(LPI; low power idle) 신호를 포함하는 경우 LPI 모드로 진입하는 단계; 및
    상기 GMII가 제 2 송신 레이트로 동작할 때 상기 MII 신호들이 변경된 LPI 신호를 포함하는 경우 상기 LPI 모드로 진입하는 단계를 포함하며,
    상기 제 2 송신 레이트는 상기 제 1 송신 레이트보다 낮고, 상기 변경된 LPI 신호는 상기 정규 LPI 신호와 구별되는, 이더넷 디바이스의 전력 소비를 감소시키는 방법.
  2. 제 1 항에 있어서,
    상기 GMII가 동작하는 송신 레이트를 결정하는 단계; 및
    결정된 송신 레이트에 응답하여, 상기 MAC 계층으로부터 상기 PHY 계층으로의 송신을 위해 상기 정규 LPI 신호 또는 상기 변경된 LPI 신호 중 어느 하나를 선택적으로 생성하는 단계를 더 포함하는, 이더넷 디바이스의 전력 소비를 감소시키는 방법.
  3. 제 2 항에 있어서,
    상기 정규 LPI 신호는, 상기 GMII가 1Gbit/s 송신 모드로 동작하는 경우 생성되고, 상기 변경된 LPI 신호는, 상기 GMII가 100Mbit/s 송신 모드 또는 10Mbit/s 송신 모드 중 어느 하나로 동작하는 경우 생성되는, 이더넷 디바이스의 전력 소비를 감소시키는 방법.
  4. 제 2 항에 있어서,
    상기 결정된 송신 레이트에 응답하여 상기 정규 LPI 신호가 생성되는지 또는 상기 변경된 LPI 신호가 생성되는지를 식별하는 단계를 더 포함하는, 이더넷 디바이스의 전력 소비를 감소시키는 방법.
  5. 제 1 항에 있어서,
    상기 GMII는, 상기 제 1 송신 레이트로 동작하는 경우 클록 사이클 당 적어도 일 바이트를 송신할 것이고,
    상기 GMII는, 상기 제 2 송신 레이트로 동작하는 경우 클록 사이클 당 일 니블(nibble)을 송신할 것인, 이더넷 디바이스의 전력 소비를 감소시키는 방법.
  6. 제 5 항에 있어서,
    상기 제 1 송신 레이트는 1Gbit/s이고, 상기 제 2 송신 레이트는 10Mbit/s 또는 100Mbit/s인, 이더넷 디바이스의 전력 소비를 감소시키는 방법.
  7. 제 1 항에 있어서,
    상기 LPI 모드는 IEEE 802.3az 표준들에 따르는, 이더넷 디바이스의 전력 소비를 감소시키는 방법.
  8. 제 1 항에 있어서,
    상기 정규 LPI 신호는 TX_DATA=8'b0000_0001을 포함하고,
    상기 변경된 LPI 신호는 TX_DATA=8'b0001_0001을 포함하는, 이더넷 디바이스의 전력 소비를 감소시키는 방법.
  9. 제 1 항에 있어서,
    상기 변경된 LPI 신호는 콤마 시퀀스들 K28.5 및 D5.2의 결합을 포함하는, 이더넷 디바이스의 전력 소비를 감소시키는 방법.
  10. 제 1 항에 있어서,
    상기 변경된 LPI 신호는 콤마 시퀀스들 K28.5 및 D28.4의 결합을 포함하는, 이더넷 디바이스의 전력 소비를 감소시키는 방법.
  11. 매체 액세스 제어(MAC) 계층과 물리(PHY) 계층 사이에 커플링된 GMII(Gigabit Media Independent Interface)를 갖는 이더넷 트랜시버로서,
    상기 이더넷 트랜시버는,
    프로세서; 및
    상기 프로세서에 커플링되고, 컴퓨터-실행가능 명령들이 저장된 메모리를 포함하며,
    상기 컴퓨터-실행가능 명령들은, 실행되는 경우, 상기 이더넷 트랜시버로 하여금,
    상기 MAC 계층으로부터 MII 신호들을 수신하게 하고;
    상기 GMII가 제 1 송신 레이트로 동작할 때 상기 MII 신호들이 정규 저전력 유휴(LPI) 신호를 포함하는 경우 LPI 모드로 진입하게 하고; 그리고,
    상기 GMII가 제 2 송신 레이트로 동작하는 경우, 변경된 LPI 신호를 수신할 시에 상기 LPI 모드로 진입하게 하며,
    상기 제 2 송신 레이트는 상기 제 1 송신 레이트보다 낮고, 상기 변경된 LPI 신호는 상기 정규 LPI 신호와 구별되는, 이더넷 트랜시버.
  12. 제 11 항에 있어서,
    상기 명령들의 실행은 추가적으로, 상기 이더넷 트랜시버로 하여금,
    상기 GMII가 동작하는 송신 레이트를 결정하게 하고;
    상기 GMII가 상기 제 1 송신 레이트로 동작하는 경우, 상기 정규 LPI 신호를 생성하게 하며; 그리고,
    상기 GMII가 상기 제 2 송신 레이트로 동작하는 경우, 상기 변경된 LPI 신호를 생성하게 하는, 이더넷 트랜시버.
  13. 제 11 항에 있어서,
    상기 정규 LPI 신호는, 상기 GMII가 1Gbit/s 송신 모드로 동작하는 경우 생성되고, 상기 변경된 LPI 신호는, 상기 GMII가 100Mbit/s 송신 모드 또는 10Mbit/s 송신 모드 중 어느 하나로 동작하는 경우 생성되는, 이더넷 트랜시버.
  14. 제 11 항에 있어서,
    상기 명령들의 실행은 추가적으로, 상기 이더넷 트랜시버로 하여금,
    상기 GMII의 송신 레이트를 결정하게 하고; 그리고,
    결정된 송신 레이트에 응답하여, 상기 정규 LPI 신호가 생성되는지 또는 상기 변경된 LPI 신호가 생성되는지를 식별하게 하는, 이더넷 트랜시버.
  15. 제 11 항에 있어서,
    상기 GMII는, 상기 제 1 송신 레이트로 동작하는 경우 클록 사이클 당 적어도 일 바이트를 송신할 것이고,
    상기 GMII는, 상기 제 2 송신 레이트로 동작하는 경우 클록 사이클 당 일 니블을 송신할 것인, 이더넷 트랜시버.
  16. 제 15 항에 있어서,
    상기 제 1 송신 레이트는 1Gbit/s이고, 상기 제 2 송신 레이트는 10Mbit/s 또는 100Mbit/s인, 이더넷 트랜시버.
  17. 제 11 항에 있어서,
    상기 LPI 모드는 IEEE 802.3az 표준들에 따르는, 이더넷 트랜시버.
  18. 제 11 항에 있어서,
    상기 정규 LPI 신호는 TX_DATA=8'b0000_0001을 포함하고,
    상기 변경된 LPI 신호는 TX_DATA=8'b0001_0001을 포함하는, 이더넷 트랜시버.
  19. 제 11 항에 있어서,
    상기 변경된 LPI 신호는 콤마 시퀀스들 K28.5 및 D5.2의 결합을 포함하는, 이더넷 트랜시버.
  20. 제 11 항에 있어서,
    상기 정규 LPI 신호는 콤마 시퀀스들 K28.5 및 D28.4의 결합을 포함하는, 이더넷 트랜시버.
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