CN107924694B - 静态随机存取存储器单元的存储单元布置及相关设计结构 - Google Patents

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Abstract

可以提供SRAM单元组的存储单元布置，其中在每个组中，多个SRAM单元通过至少一个公共局部位线连接到局部读放大器的输入。所述放大器的输出连接到共享全局位线。全局位线连接到预充电电路，并且所述预充电电路适于在读取数据之前用可编程预充电电压对所述全局位线预充电。所述预充电电路包括：限幅电路，所述限幅电路包括连接到全局位线的预充电调节器电路以用可编程预充电电压对所述全局位线进行预充电，以及评估和转换电路，其连接到所述预充电调节器电路和所述全局位线来补偿全局位线的漏电流而不改变其电压电平。

Description

静态随机存取存储器单元的存储单元布置及相关设计结构
背景技术
本发明一般涉及SRAM单元的读取预充电电平，更具体地涉及SRAM单元组的存储单元布置。本发明还涉及相关的设计结构。
SRAM单元通常以多米诺逻辑结构布置，其中两个或多个SRAM(静态随机存取存储器)单元与局部位线并联连接。局部位线和共享全局位线之间的放大器有助于将局部位线与全局位线分开。典型地，在读操作之前，局部位线和全局位线两者都可以被预充电到高电平，并且在读取操作期间可以被放电或“下拉”到地。这可以实现比直接检测全局位线状态更高的读取率。可以通过激活单元的字线来选择特定的单元来读取。如果放电的局部位线是耦合到全局位线的位线，则局部位线的放电可激活放电全局位线的逻辑。
使用该机制来检测SRAM单元的状态，这可能不需要将局部位线和/或全局位线预充电到全部Vdd(也被称为电源电压)。换句话说，可能不需要全面的预充电。
其它文件已经处理了这个领域。例如，专利号为8,947,970B2的美国专利公开了“一种存储器件包括多个静态随机存取存储器(SRAM)位单元以及字线驱动器，所述字线驱动器被耦合以向位单元提供字线信号。所述字线驱动器接收在字线信号被断言并随后解除断言时保持有效的全局字线信号。”
申请号为2010/0296354-A1的美国专利申请公开了一种静态随机存取存储器，其包括“存储器单元，其连接到一对位线并且被提供有来自第一电源的电源电压，与一对位线连接的预充电电路..以及连接在预充电电路和第一电源之间的降压电路。”
但是，与全局位线有关的问题仍然存在。全局位线建立一个固有的电容器。因为多个上述放大器可以连接到全局位线，所以全局位线在SRAM单元的读取操作期间需要大量的预充电功率。由于SRAM单元可以在读取操作的第一阶段中被预充电并且在评估阶段中被放电，取决于SRAM单元的内容，在每个存储器周期期间约50％的全局位线被充电和/或放电。可能需要等于工作频率乘以全局位线的有效电容乘以电源电压(Vdd)乘以预充电电压的功率。这可能对SRAM阵列的功耗有很大的贡献。由于SRAM单元通常用作处理器中的1级或2级高速缓存，因此这些SRAM阵列的功耗对处理器的功耗有很大的影响。
因此，可能需要降低在读操作的第一阶段中预充电全局位线所需的功率量。
发明内容
这种需要可以通过根据独立权利要求的静态随机存取存储器(SRAM)单元组的存储单元布置以及设计结构来解决。
根据本发明的一个方面，可以提供SRAM单元组的存储单元排列。在每个组中，多个SRAM单元可以通过至少一个公共局部位线连接到局部读放大器的输入。所述放大器的输出可以连接到共享全局位线，所述共享全局位线可以连接到预充电电路。预充电电路可以适用于在读数据之前用可编程的预充电电压对共享全局位线进行预充电。预充电电路可以包括限幅电路。限幅电路可以包括连接到共享全局位线的预充电调节器电路(pre-chargeregulator circuit)，以用可编程预充电电压对全局位线进行预充电。评估和转换电路可连接到预充电调节器电路和全局位线以补偿全局位线的泄漏电流而不改变其电压电平。
根据本发明的另一个方面，可以提供一种设计结构。所述设计结构可以有形地包含在用于SRAM单元组的存储单元排列的设计过程中的机器可读存储介质中。设计结构可以具有这样的元件，当在半导体制造设施中处理时，可以产生SRAM单元组的存储单元布置，其中在每个组中，多个SRAM单元通过至少一个公共局部位线可以连接到局部读放大器的输入，并且所述放大器的输出连接到共享全局位线。共享全局位线可以连接到预充电电路，并且预充电电路可以适于在读数据之前用可编程的预充电电压对共享的全局位线进行预充电。预充电电路可以包括限幅电路，该限幅电路可以包括：预充电调节器电路，其可以连接到共享全局位线以用可编程的预充电电压对共享全局位线进行预充电，以及评估和转换电路，其连接到预充电调节器电路和共享全局位线以补偿全局位线的泄漏电流而不改变其电压电平。
所提出的SRAM单元组的存储单元布置可以提供一些优点和技术效果：所提出的SRAM单元组的存储单元布置不依赖于任何特定的SRAM单元设计。例如，可以使用六个晶体管1位SRAM单元以及8个晶体管1位SRAM单元。典型地，可以使用场效应晶体管(FET)。它们可以是p型FET或n型FET或两者的组合。本发明构思也可以应用于基于双极的SRAM单元。共享全局位线的预充电电平(pre-charge level)可能不取决于CMOS反相器的任何开关阈值，因此可能不是固定的，而可以是可编程的，这取决于环境参数，例如电源电压、芯片的温度或工作频率。因此，即使电源电压可能改变，预充电电平也可以保持恒定。因此，共享全局位线的预充电电平可仅取决于参考电压Vref，即使电源电压可能增加，这也可允许较低的预充电电平。这可能会导致更高的节电。
此外，由于评估电路和转换电路的共享全局位线保持器部分保持预充电电平，所以不需要处理历史效应。而且，可以独立地控制每个共享全局位线的预充电电平。全局位线可以是单端全局位线。
由于预充电电路和SRAM单元的去耦合，因此对SRAM单元特性没有依赖性。
还可以注意到，全局位线的预充电电平可以低于电源电压减去例如CMOS反相器的阈值，并且具体地，低于Vdd的一半。明确的效果是，与已知技术相比，在运行期间可以节省更多的功率。
下面将描述SRAM单元组的存储单元布置的另外实施例。
根据SRAM单元组的存储单元布置的一个优选实施例，可编程预充电电压低于电源电压Vdd的值的一半。与能够将共享全局位线的预充电电平降低到Vdd的一半的技术相比，这具有更高的节省功率效果的优点。全局位线的预充电电平越低，并且运行稳定，则可以节省更多的功率。技术人员将会理解，每增加几毫瓦的节省功率就有助于使SRAM芯片中的SRAM单元或者作为处理器一部分的SRAM单元更高效。
根据SRAM单元组的存储器单元布置的另一个优选实施例，预充电调节器电路可以包括第一p-FET，该第一p-FET的源极连接到电源电压Vdd并且其漏极连接到预充电开关的第一端子。该预充电开关可以将其第二端子连接到共享全局位线。第一n-FET可以将其源极连接到预充电开关的第一端子，其中第一n-FET的漏极可以连接到第一p-FET的栅极以及连接到第一可编程电阻器的第一端子，并且第一可编程电阻器的第二端子连接到电源电压Vdd。第一n-FET的栅极可以连接到电压Vref信号。
可以注意到，第一电阻器可以被解释为将预设电压连接到其栅极的的晶体管或FET的等效电路图。因此，这可以被视为可编程电阻器。
还可以注意到，电压Vref可以限定在例如通过关联的字线激活的SRAM单元读周期的第二部分之前共享全局位线可以被预充电至哪个电平。
根据SRAM单元组的存储器单元布置的另一个优选实施例，所述评估和转换电路可以包括第二n-FET，所述第二n-FET可以将其源极连接到共享全局位线并且将其漏极连接到第二可编程电阻器的第一端子，所述第二可编程电阻器的第二端子连接至电源电压Vdd。第二n-FET的栅极可以连接到Vref信号，并且全局位线输出端子可以连接到所述第二n-FET的漏极。
类似于第一电阻器，第二电阻器可以被看作将预设电压连接到其栅极的晶体管或FET的等效电路图。因此，这也可以被看作可编程电阻器。
根据SRAM单元组的存储器单元布置的另一实施例，Vref信号可适于控制共享全局位线的预充电电平。因此，预充电电平可以独立于电源电压而被控制。共享全局位线的预充电电平可以被独立控制，使得可以使用尽可能最低的预充电电平，以确保SRAM单元读取操作的稳定操作。
根据SRAM单元组的存储器单元布置的有利实施例，预充电调节器电路可以包括第二p-FET，所述第二p-FET的漏极连接到共享全局位线并且其源极连接到电源电压Vdd。第二p-FET的栅极可以连接到第三p-FET晶体管的漏极，所述第三p-FET的源极可以连接到电源电压Vdd。第四p-FET的漏极也可以连接到第二p-FET的栅极并且第二p-FET的源极可以连接到电源电压Vdd。第三n-FET的漏极也可以连接到第二p-FET的栅极并且所述第三n-FET的源极连接到第四n-FET的漏极，所述第四n-FET的源极可以连接到共享全局位线。
第四n-FET的栅极和第三p-FET的栅极可一起连接到全局位线预充电线GPCHG。第三n-FET的栅极可以连接到Vref线，并且第四p-FET的栅极连接到Vbias-p线。
由此，预充电调节器电路在GPCHG的“高”相位期间是有效的，而在GPCHG的“低”相位期间是无效的。如果预充电调节器电路有效，则控制第六p-FET使得全局位线电压电平越多地偏离通过参考电压Vref设定的预充电电平，第六p-FET向全局位线提供更多的电流。当达到可编程预充电电平时，第六p-FET的电流驱动能力大大降低。在这种状态下，第六P-FET将仅补偿共享全局位线泄漏，以保持预充电电平恒定。如果预充电调节器电路无效，则第六p-FET将关闭。
根据SRAM单元的存储单元布置的一个允许的实施例，第五n-FET的漏极可以连接到共享全局位线并且其源极连接到地。第五n-FET的栅极可以连接到适于使预充电调节器电路和评估和转换电路保持稳定工作状态的电压Vbias-n信号。即使在没有或仅存在微弱泄漏电流的情况下，该电路也可以确保共享全局位线的稳定充电电平。
根据SRAM单元组的存储器单元布置的另一个实施例，所述评估和转换电路可以包括第六n-FET，所述第六n-FET的源极连接到共享全局位线并且其漏极连接到全局位线输出。第五p-FET的漏极连接到全局位线输出端子并且其源极连接到电源电压Vdd。第六p-FET的源极可以连接到电源电压Vdd并且其漏极连接到第七p-FET的源极，所述第七p-FET的漏极连接到全局位线输出端子。
此外，第七p-FET的栅极可以连接到第八p-FET的漏极，所述第八p-FET的源极可以连接到电源电压Vdd。并且，第七p-FET的栅极也可以连接到第七n-FET的漏极，所述第七n-FET的源极可以连接到地。
在该实施例中，Vref信号可以连接到第六n-FET的栅极，Vbias-p信号可以连接到第六p-FET的栅极，并且全局位线预充电信号GPCHGN的反相信号可以连接到第五p-FET的栅极。
这个实施例可以被看作是所述评估和转换电路的第一实现。第六n-FET可以将具有高容量的共享全局位线和与共享全局位线相比具有低容量的全局位线输出线分开。
第七p-FET，第八p-FET和第七n-FET可以被看作是反馈电路，该反馈电路中断了从Vdd通过第六和第七P-FET到全局位线输出(端子)的路径，从而防止读放大器尝试放电共享全局位线时交叉电流从Vdd到下拉器件，从而节省功率并加速评估阶段。
通过将第六n-FET的源极连接到共享全局位线并将其漏极连接到全局位线输出端子，可以实现共享全局位线和全局位线输出端子之间的分离。这样，共享全局位线可以允许比在全局位线输出端子处可检测的预充电电平低得多的预充电电平。所述评估和转换电路可以预使能充电电平转换。
根据SRAM单元组的存储器单元布置的另一个实施例，所述评估和转换电路可以包括第八n-FET，所述第八n-FET的源极可以连接到共享全局位线并且其漏极连接到第九n-FET的源极，所述第九n-FET的漏极连接到第九p-FET，所述第九p-FET的源极可以连接到电源电压Vdd。第十p-FET的源极可以连接到电源电压Vdd并且其漏极连接到第九p-FET的漏极。第十一p-FET的源极连接到电源电压Vdd并且其栅极连接到第九n-FET的漏极。
第十一p-FET的漏极可以连接到全局位线输出端，第十n-FET的漏极和第十一n-FET的漏极可以连接到全局位线输出端，并且第十n-FET的源极和第十一n-FET的源极可以连接到地Vss。
Vref信号可以连接到第九n-FET的栅极，Vbias-p信号可以连接到第九p-FET的栅极，全局位线预充电信号GPCHGN的反相信号可以连接到第十p-FET的栅极，并且全局位线预充电信号GPCHG可以连接到第十n-FET的栅极，其中Vbias-n信号可以连接到第十一n-FET的栅极。
该实施例可以表示所述评估和转换电路的第二替代实施方式。它可能比所述评估和转换电路的第一实施例更快(如上所述)。所述第一实施例可以节省更多的功率并且可以不那么复杂。
根据SRAM单元组的存储器单元布置的另一个实施例，所述评估和转换电路可以包括第十二n-FET，所述第十二n-FET的源极连接到共享全局位线并且其漏极连接到第十三n-FET的源极，所述第十三n-FET的漏极可以连接至第十二p-FET，所述第十二p-FET的源极可以连接至电源电压Vdd。
第十三p-FET的源极可以连接到电源电压Vdd并且其漏极连接到第十二p-FET的漏极。第十四p-FET的源极连接到电源电压Vdd并且其栅极连接到第十三n-FET的漏极。第十四n-FET的漏极连接到第十四p-FET的漏极并且第十四n-FET的源极连接到第十五n-FET的漏极，所述第十五n-FET的源极接地。第十六n-FET的漏极可以连接到第十四p-FET的漏极并且第十六n-FET的源极接地。
反相器也可以是本实施例的一部分，该反相器的输入连接到第十四FET的漏极并且该反相器的输出连接到全局位线输出端。另外，第十五p-FET的源极可以连接到电源电压Vdd并且其漏极连接到第十四p-FET的漏极，所述第十四p-FET的栅极连接到全局位线输出端。所述第十四n-FET的栅极也可以连接到全局位线输出端。
Vref信号可以连接到第十三n-FET的栅极，Vbias-p信号可以连接到第十二p-FET的栅极，所述全局位线预充电信号GPCHGN的反相信号可以连接到第十三p-FET的栅极，所述全局位线预充电信号GPCHG可以连接到第十六n-FET的栅极，并且Vbias-n信号可以连接到第十五n-FET的栅极。
该实施例可以表示所述评估和转换电路的第三替代方案。这可能代表了第一种实现和第二种实现之间的良好折衷，因为其操作速度可以在如上所述的所述评估和转换电路的第一实现和第二实现之间。另一方面，这可以比所述评估和转换电路的第二实施例节省更多的功率。因此，设计者可以在相同的基本原理的不同选项之间做出选择，即，在给定环境下尽可能地降低共享全局位线的预充电电平。
根据SRAM单元组的存储器单元布置的另一可选实施例，包括参考电压Vref，Vbias-n信号或Vbias-p信号的组中的至少一个可以由处理-电压-温度电路来控制以反映实际运行参数。这可以具有以下优点：可以使用实际操作参数来在限定的低功耗操作点处操作SRAM单元的存储器单元布置。
根据设计结构的一个允许实施例，该设计结构可以包括可以描述SRAM单元组的存储单元布置的网表。对于SRAM单元的存储单元布置的自动生产系统，这个网表可能是需要的。
并且根据所述设计结构的另一允许实施例，所述设计结构可以包括至少一组测试数据、特征数据、验证数据或设计规范。
附图说明
包括在本公开内容中的附图被并入说明书中并形成说明书的一部分。它们示出了本公开的实施例，并且与说明书一起用于解释本公开的原理。附图仅是对典型实施例的说明，并非限制本公开。
图1示出了根据本公开的实施例连接到共享全局位线的SRAM单元的示例。
图2示出了根据本公开的实施例本发明的SRAM单元组的存储器单元布置的主要设计。
图3示出了根据本公开的实施例本发明的预充电调节器的实施例。
图4示出了根据本公开的实施例图2中的评估和转换电路的总体布局的评估和转换电路的第一实现。
图5示出了根据本公开的实施例图2的评估和转换电路的总体布局的评估和转换电路的第二实现。
图6示出了根据本公开的实施例图2的评估和转换电路的总体布局的评估和转换电路的第三实现。
图7图示了根据本公开的实施例在半导体设计、制造和/或测试中使用的设计过程的流程图。
虽然在此描述的实施例可以进行各种修改和替换，但是其细节已经在附图中通过示例的方式示出并且将被详细描述。然而，应该理解的是，所描述的具体实施例不应被理解为限制性的。相反，旨在覆盖落入本发明的精神和范围内的所有修改、等同物和替代方案。
具体实施方式
在本说明书的上下文中，可以使用以下约定、术语和/或表达式：
术语“组多个SRAM单元”可以表示连接到公共输出线(即局部位线)的多个静态随机存取存储器(SRAM)单元。局部位线可以由多个SRAM单元共享，并且可以连接到局部线放大器的输入。
术语“局部读放大器(Local read amplifier)”可以表示位于公共局部位线和全局位线之间的上述局部位线放大器。
术语“局部位线”可以表示用于将多个SRAM单元连接到局部读放大器的多个SRAM单元的公共输出线。
术语“全局位线”或“共享全局位线”可以表示连接到多个读放大器或局部读放大器的线。全局位线的特性可以是由于它的尺寸和与之相连的可比的大量局部读放大器而造成的相对较高的寄生电容。
术语“预充电电路”可以表示包括多个电子组件的电路，以在直接或间接连接到全局位线的SRAM的读取周期之前对任何类型的位线进行预充电。在读周期的第一阶段，全局位线可以被预充电并且取决于从SRAM单元读出的位的逻辑电平在读周期的第二阶段期间可能放电。参考图1解释更多细节。
术语“预充电调节器电路”可以指包括布置和彼此连接的多个电子部件的电路，以确保在读取操作的第一阶段之前或期间对全局位线进行预充电可能发生。
术语“评估和转换电路”可以表示布置和彼此连接的多个电子部件，以确保即使预充电低于全摆幅预充电电平，也能够检测所选SRAM单元中的存储位。评估和转换电路的额外任务还可以是将全局位线的相对较低的电荷电平转换为用于下游电子部件的稳定且可检测的电平和信号。
术语“可编程预充电电压”可以表示可调节到某个可预定义和/或自调节电平的电压。例如，全局位线可以在用可编程预充电电压读取之前被预充电。术语“网表”可以表示电子设计的连通性。例如，单个网表可以是应该电连接在一起以使电路工作的所有组件端子的列表。网络列表通常传达连接信息并且只提供实例、网络和可能的一些属性。
下面将给出对附图的详细描述。图中的所有说明都是示意性的。首先，示出连接到局部位线和全局位线的SRAM单元组的图组。之后，将描述本发明的SRAM单元组的存储单元布置的几个替代实施例。
图1示出连接到共享全局位线的SRAM单元的示例。每个SRAM单元106可以分组连接到公共局部位线LBL 108。局部位线108可以分别连接到相应的局部读放大器104。局部读放大器104的输出可以连接到共享全局位线102。本领域技术人员理解，单端全局位线102的寄生电容116不应被低估，特别是在更大数量的局部读放大器104将被连接到共享全局位线。
另外的p-FET P0可以与保持器/泄漏补偿电路118一起用作预充电电路。另外的p-FET P0可以连接到电源电压Vdd110。如果反相的全局位线预充电信号GPCHGN 112连接到P0的栅极，特别是具有从“1”到“0”112a的转变，如果读取“0”被执行，则全局位线电压可以示出转变114，如果读取“1”被执行，则全局位线电压可以示出转变117。可以清楚的是，如图1所示的多个这种情况的重合切换可能产生巨大的瞬时电流峰值，并且可能要求具有可比性的高平均交流功率。
图2示出根据本发明各种实施例的SRAM单元组的本发明的存储器单元布置的设计。如已经在图1的上下文中讨论的那样，局部读放大器104将它们的输出信号传送到具有寄生或本征电容116的共享全局位线102。局部读放大器104的输入连接到局部位线108，局部位线108再次连接到1位SRAM单元(未示出)。另外，示出了预充电调节器电路202和评估和转换电路204。
预充电调节器电路202包括：第一p-FET P1，其源极连接到电源电压Vdd 110，并且其漏极连接到开关206的第一端子(作为等效电路示出)，所述开关206的第一端子接收全局位线预充电信号GPCHG 214和214a。开关206的第二端子连接到共享全局位线102。另一方面，第一n-FET N1的源极连接到开关206的第一端子。第一n-FET的漏极连接到第一p-FETP1的栅极以及电阻器208的第一端子。电阻器208的第二端子连接到电源线110。电阻器208的细节在随后的附图中进行说明。
除了预充电调节器电路202之外，还示出了评估和转换电路204。评估和转换电路204包括第二n-FET N2，所述第二n-FET N2的源极连接到共享全局位线102并且其漏极连接到第二电阻器210，所述第二电阻器210可以表示等效电路，细节在随面的附图中说明。第二电阻器210也可以连接到电源电压Vdd 110。全局位线输出信号GBLout 212在第二n-FET N2的漏极处可用。第一n-FET N1的栅极和第二n-FET N2的栅极一起连接到电压Vref，这有利于设置共享全局位线102的预充电电平。
本领域技术人员将理解，第二n-FET N2连接在共享全局位线102和全局位线输出信号GBLout 212之间。所述评估和转换电路的任务之一是将共享全局位线102的相对较低的电压转换或转化到正常的“0”和“1”电平，使得可以被后续电路解释为逻辑“0”和逻辑“1”。可以清楚的是，如图2所示，利用这些电路202和204，共享全局位线102上的预充电电平可能比现有技术低得多。预充电电平可以通过所述评估和转换电路204来稳定，所述评估和转换电路204基本上可以被看作为所述预充电调节器电路202的复制品。所述评估和转换电路204还补偿位线泄漏电流而不改变位线电平。另外，所述评估和转换电路204向下游逻辑提供逻辑电平(Vdd/Vss)(见上文)。可选的泄放装置(将在下面解释)可以被用于进一步稳定位线电平。
图3示出了根据本公开的各种实施例的本发明的预充电调节器电路202的实施例。预充电调节器电路202可以连接到评估和转换电路204。P-FET P2的漏极连接到共享全局位线102并且其源极连接到电源电压Vdd 110。共享全局位线102可以具有寄生或本征电容116。p-FET P2的栅极连接到p-FET P3的漏极。p-FET P3的源极可以连接到电源电压Vdd110。图3还示出了p-FET P4，p-FET P4的漏极连接到p-FET P2的栅极并且p-FET P4的源极连接到电源电压Vdd 110。连接304可以被解释为全局位线预充电GPCHG控制线。n-FET N3的漏极连接到p-FET P2的栅极并且其源极连接到n-FET N4的漏极。n-FET N4的源极连接到共享全局位线102。此外，n-FET N4的栅极和p-FET P3的栅极一起连接到全局位线预充电线GPCHG，n-FET N3的栅极连接到参考电压Vref线，并且p-FET P4的栅极连接到Vbias-p线。p-FET P4可以视为等效于图2的第一电阻器208。
另外，为了稳定共享全局位线电平，n-FET N5的漏极可以连接到共享全局位线102并将其源极连接到地Vss 302。n-FET N5的栅极可以接收偏置电压Vbias-n，以控制共享全局位线上的稳定效应，并使所述预充电调节器电路和所述评估和转换电路保持稳定的工作状态。
图4示出了作为限幅电路的一部分的评估和转换电路204的第一实施例。所述评估和转换电路204可以连接到预充电调节器电路202。n-FET N6的源极连接到共享全局位线102并且其漏极连接到全局位线输出端子212。因此，共享全局位线102和全局位线输出端子212处的信号可以彼此分离。全局位线102和全局位线输出端子212可以针对逻辑“0”或逻辑“1”示出不同的电压电平。全局位线102可以具有寄生电容116。
从图4中可以看出，p-FET P5的漏极连接到全局位线输出端212并且其源极连接到电源电压Vdd 110。P-FET P6的源极连接到电源电压Vdd 110并且其漏极连接到p-FET P7的源极，所述p-FET P7的漏极连接到全局位线输出端子212。所述P-FET P7的栅极连接到p-FET P8的漏极，所述p-FET P8的源极连接到电源电压Vdd 110。P-FET P7的栅极也连接到n-FET N7的漏极，所述n-FET N7的源极与地Vss 302连接。而且，参考电压Vref信号连接到n-FET N6的栅极，Vbias-p信号连接到p-FET P6的栅极，并且全局位线预充电信号GPCHGN的反相信号连接到P-FET P5的栅极。
利用这种设置，p-FET P7和p-FET P8以及n-FET N7建立了一种反馈回路402，作为所述评估和转换电路204的保持器部分的一部分。这中断了从Vdd通过p-FET P6和p-FET P7连接到全局位线输出212的路径，以便当读放大器试图放电共享全局位线时防止交叉电流从Vdd到下拉器件，从而节省功率并加速评估阶段。
此外，p-FET P6可以被视为等效于图2的第二电阻器210。图3所示的预充电调节器202和图4所示的评估和转换电路204的组合能够快速实现本发明的概念和功率节省。
还可以注意到，参考电压Vref可以用可以反映SRAM单元布置的当前状态的所谓的PVT电路(过程电压温度)来控制。如果例如电源电压Vdd 110可能高于预期值，则共享全局位线102的预充电电平也不必上升。它可以保持在由参考电压Vref定义的低电平。在传统技术中，预充电电平可能随着电源电压Vdd 110的增加而增加。类似的概念可应用于Vbias-p和Vbias-n信号电平。
图5示出了评估和转换电路204的第二实施例。评估和转换电路204可以连接到预充电调节器电路202。图5示出了评估和转换电路204，其包括一个n-FET N8，n-FET N8的源极连接到全局位线102并且其漏极连接到n-FET N9的源极，n-FET N9的漏极连接到p-FETP9，n-FET P9的源极与电源电压Vdd 110连接。P-FET P10的源极与电源电压Vdd 110连接并且其漏极与P-FET P9的漏极连接。P-FET P11的源极连接到电源电压Vdd 110并且其栅极连接到n-FET N9的漏极。p-FET P11栅极和n-FET N9漏极之间的连接形成“Eval”线502。
p-FET P11的漏极连接到全局位线输出端212。N-FET N10的漏极和n-FET N11的漏极连接到全局位线输出端212。n-FET N10的源极和n-FET N11的源极连接到地Vss 302。
参考电压Vref信号连接到n-FET N9的栅极。偏置电压Vbias-p信号连接到p-FETP9的栅极。全局位线预充电信号GPCHGN的反相信号连接到第十p-FET晶体管的栅极，并且全局位线预充电信号GPCHG连接到n-FET N10的栅极。偏置电压Vbias-n信号连接到n-FET N11的栅极。
评估和转换电路204的该实施例可以比评估转换电路204的第一实施例更快，然而，其可以比第一实施例节省更少的功率。同样在这里，共享全局位线102与全局位线输出信号212分离。同样，可以将p-FET P9视为与图2的第二电阻器210等效。
图6示出了根据图5的评估和转换电路204的总体布局的评估和转换电路204的第三实施方式。评估和转换电路204可以连接到预充电调节器电路202。所述评估和转换电路204在这里包括n-FET N12，所述n-FET N12的源极连接到全局位线102并且其漏极到n-FETN13的源极。所述n-FET N13的漏极可以连接到p-FET P12的漏极，所述p-FET P12通过其源极连接到电源电压Vdd 110。
p-FET P13的源极连接到电源电压Vdd 110并且其漏极连接到P-FET P12的漏极。P-FET P14通过其源极连接到电源电压Vdd并通过其栅极连接到n-FET N13的漏极，形成“Eval”线602。n-FET N14的漏极连接到p-FET P14的漏极并且n-FET N14的源极连接到n-FET N15的漏极，所述n-FET N15的源极与地Vss 302连接。
n-FET N16的漏极连接到p-FET P14的漏极并且所述n-FET N16的源极接地Vss302。反相器702的输入连接到p-FET P14的漏极并且反相器702的输出连接到全局位线输出端子212。P-FET P15通过其源极连接到电源电压Vdd 110，并通过其漏极连接到p-FET P14的漏极。p-FET P15可以通过其栅极连接到全局位线输出端子212。n-FET N14的栅极也连接到全局位线输出端子212。
参考电压Vref信号连接到n-FET N13的栅极，Vbias-p信号的反相信号连接到p-FET P12的栅极，全局位线预充电信号GPCHGN的反相信号连接到p-FET P13的栅极，并且全局位线预充电信号GPCHG连接到n-FET N16的栅极。最后，Vbias-n信号连接到n-FET N15的栅极。
可以注意到，所述评估和转换电路204的速度位于根据图4的所述评估和转换电路204的第一实施例和根据图5的所述评估和转换电路204的第二实施例之间。然而，与根据图5的第二评估和转换电路实施例相比，功率节省增强可能更高。
图7示出了例如在半导体IC逻辑设计、模拟、测试、布局和制造中使用的示例性设计流程700的框图。设计流程700包括用于处理设计结构或设备的过程、机器和/或机构，以产生上面描述的并在图1和图2中示出的设计结构和/或设备的逻辑或其他功能等效表示。由设计流程700处理和/或生成的设计结构可以被编码在机器可读传输或存储介质上以包括在数据处理系统上执行或以其它方式处理时在逻辑上、结构上产生的数据和/或指令机械地或硬件组件、电路、设备或系统的功能等同表示。机器包括但不限于在IC设计过程中使用的任何机器，诸如设计、制造或模拟电路、组件、装置或系统。例如，机器可以包括：光刻机器，用于产生掩模(例如电子束写入器)的机器和/或设备，用于模拟设计结构的计算机或设备，在制造或测试过程中使用的任何装置或者用于功能编程的任何机器将设计结构等效地表示成任何介质(例如用于编程可编程门阵列的机器)。
设计流程700可以根据正在设计的表示的类型而变化。例如，用于构建应用专用集成电路(ASIC)的设计流程700可以不同于用于设计标准组件的设计流程700或用于将设计实例化为可编程阵列的设计流程700例如由
Figure GDA0002893554340000161
公司或
Figure GDA0002893554340000162
公司提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA)。
图7示出了包括输入设计结构720的多个这种设计结构，所述输入设计结构720优选地由设计过程710处理。设计结构720可以是由设计过程710产生并处理的逻辑仿真设计结构，以产生硬件设备的逻辑等效功能表示。设计结构720还可以或替代地包括数据和/或程序指令，在设计过程710处理时所述数据和/或程序指令产生硬件设备的物理结构的功能表示。无论代表功能和/或结构设计特征，设计结构720可以使用诸如由核心开发者/设计者实现的电子计算机辅助设计(ECAD)来生成。当在机器可读数据传输、门阵列或存储介质上编码时，设计结构720可以被设计过程710中的一个或多个硬件和/或软件模块访问和处理，以仿真或以其他方式在功能上表示例如图1和6中所示的那些电子组件、电路、电子或逻辑模块、设备、装置或系统。这样，设计结构720可以包括文件或其它数据结构，包括人和/或机器可读源代码、编译结构和当由设计或仿真数据处理系统处理时功能上仿真或以其它方式表示电路或硬件逻辑设计的其它级别的计算机可执行代码结构。这样的数据结构可以包括硬件描述语言(HDL)设计实体或符合和/或兼容更低级别的HDL设计语言诸如Verilog和VHDL和/或更高级设计语言诸如C或C++的其它数据结构。
设计过程710优选地采用并结合有硬件和/或软件模块，用于合成、转换或以其它方式处理图1至6中所示的组件、电路、设备或逻辑结构的设计/仿真功能等同物，以产生网表780，所述网表780可以包括设计结构例如设计结构720。网表780可以包括例如编译的或以其它方式处理的数据结构，表示电线、分立元件、逻辑门、控制电路、I/O设备、模型等的列表，用来描述集成电路设计中与其它元件和电路的连接。网表780可以使用迭代过程来合成，在迭代过程中网表780根据设备的设计规范和参数被重新合成一次或多次。如同在此描述的其它设计结构类型一样，网表780可以被记录在机器可读数据存储介质上或被编程到可编程门阵列中。介质可以是非易失性存储介质诸如磁盘或光盘驱动器、可编程门阵列、小型闪存或其它闪存。另外或者可选地，介质可以是系统或高速缓冲存储器、缓冲空间、或者可以在其上传输数据分组并且通过互联网或其它网络适当装置中间存储的电或光导设备和材料。
设计过程710可以包括用于处理包括网表780的各种输入数据结构类型的硬件和软件模块。这种数据结构类型可以驻留在例如库元件730内并且包括一组常用元件、电路和设备，包括对于给定制造技术(例如不同技术节点，32nm，45nm，90nm等)的模型、布局和符号表示。数据结构类型还可以包括设计规范740、特征数据750、验证数据760、设计规则770和测试数据文件785，其可以包括输入测试模式、输出测试结果和其它测试信息。设计过程710可进一步包括例如标准机械设计过程，诸如应力分析、热分析、机械事件仿真、诸如铸造、模制和模压成形等操作的过程仿真。在不偏离本发明的范围和精神的情况下，本领域普通技术人员的机械设计可以理解在设计过程710中使用的可能的机械设计工具和应用的程度。设计过程710还可以包括用于执行诸如定时分析、验证、设计规则检查、布局和路线操作等的标准电路设计过程的模块。
设计过程710采用并结合有诸如HDL编译器和仿真模型构建工具之类的逻辑和物理设计工具来处理设计结构720连同一些或全部所示的支持数据结构以及任何另外的机械设计或数据(如果适用的话)，从而产生第二设计结构790。设计结构790以用于机械装置和结构(例如存储在IGES、DXF、Parasolid XT、JT、DRG或用于存储或呈现这种机械设计结构的任何其它合适的格式)的数据交换的数据格式驻留在存储介质或可编程门阵列上。类似于设计结构720，设计结构790优选地包括一个或多个文件、数据结构或驻留在传输或数据存储介质上的其它计算机编码的数据或指令，并且在ECAD系统处理时所述计算机编码的数据或指令产生图1至图6所示的本发明一个或多个实施例的逻辑上或其它功能上的等同形式。在一个实施例中，设计结构790可以包括其在功能上仿真图1至图6中所示的器件的编译的、可执行的HDL仿真模型。
设计结构790也可以采用用于交换集成电路布局数据和/或符号数据格式(例如存储在GDSII(GDS2)、GL1、OASIS、地图文件或用于存储这种设计数据结构的任何其它合适格式的数据格式中的信息)。设计结构790可以包括信息例如符号数据、映射文件、测试数据文件、设计内容文件、制造数据、布局参数、导线、金属水平、通孔、形状、用于通过生产线布线的数据以及制造商或其他设计人员/开发人员所需的任何其它数据，以产生如上所述的和如图1和图2所示的器件或结构。设计结构790然后可以进行到阶段795，其中例如设计结构790进行流片(tape-out)，发布到制造商，发布到掩模公司，被送到另一个设计公司，被送回顾客户等。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。
在此使用的术语仅用于描述特定实施例的目的，并非旨在限制本发明。如本文所使用的，除非上下文另外清楚地指出，否则单数形式“一”，“一个”和“该”旨在也包括复数形式。将进一步理解的是，当在本说明书中使用时，术语“包括”和/或“包含”指明存在所述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合。
所附权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括用于与其它要求保护的元件一起执行功能的任何结构、材料或动作。已经出于说明和描述的目的呈现了本发明的描述，但并非意图是穷尽的或者以所公开的形式限制本发明。在不脱离本发明的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本发明的原理和实际应用，并且使本领域的其他普通技术人员能够理解具有各种修改的各种实施例的本发明适合于预期的特定使用。

Claims (15)

1.一种静态随机存取存储器(SRAM)单元的存储单元布置，包括：
一个或多个SRAM单元组，
其中所述一个或多个SRAM单元组中的每一个包括两个或两个以上SRAM单元，所述SRAM单元通过至少一个公共局部位线连接到局部读放大器的输入，并且
其中所述局部读放大器的输出连接到共享全局位线，所述共享全局位线连接到预充电电路，所述预充电电路适于在读取数据之前利用可编程预充电电压对所述共享全局位线进行预充电，所述预充电电路包括限幅电路，所述限幅电路包括：
预充电调节器电路，所述预充电调节器电路连接到所述共享全局位线以利用所述可编程预充电电压预充电所述共享全局位线；和
评估和转换电路，连接到所述预充电调节器电路和所述共享全局位线，以补偿所述共享全局位线的泄漏电流而不改变所述全局位线的电压电平，
其中所述预充电调节器电路包括：
第一p型场效应晶体管p-FET，其源极连接到电源电压并且其漏极连接到预充电开关的第一端子，所述预充电开关的第二端子连接到所述共享全局位线；和
第一n型场效应晶体管n-FET，其源极与预充电开关的第一端连接，其中所述第一n-FET的漏极连接到第一p-FET的栅极和第一可编程电阻器的第一端子，所述第一可编程电阻器的第二端子连接到所述电源电压，
其中所述第一n-FET的栅极连接到参考电压(Vref)信号。
2.根据权利要求1所述的SRAM单元的存储单元布置，其中所述可编程预充电电压低于电源电压值的一半。
3.根据权利要求1所述的SRAM单元的存储单元布置，其中所述评估和转换电路包括：
第二n-FET，其源极连接到共享的全局位线并且其漏极连接到第二可编程电阻器的第一端子，所述第二可编程电阻器的第二端子连接到电源电压，
其中所述第二n-FET的栅极连接到所述Vref信号，以及
其中全局位线输出端子连接到所述第二n-FET的漏极。
4.根据权利要求1所述的SRAM单元的存储单元布置，其中所述Vref信号适于控制所述共享全局位线的预充电电平。
5.根据权利要求1所述的SRAM单元的存储单元布置，其中所述预充电调节器电路包括：
第二p-FET，其漏极连接到共享全局位线并且其源极连接到电源电压，其中，所述第二p-FET的栅极连接到第三p-FET的漏极，所述第三p-FET的源极连接到所述电源电压；
第四p-FET，其漏极连接到所述第二p-FET的栅极并且其源极连接到所述电源电压；以及
第三n-FET，其漏极连接到所述第二p-FET的栅极并且其源极连接到第四n-FET的漏极，所述第四n-FET的源极连接到所述共享全局位线，其中所述第四n-FET的栅极和所述第三p-FET的栅极一起连接到全局位线预充电线，其中所述第三n-FET的栅极连接到Vref信号，并且其中所述第四p-FET的栅极连接到p偏置电压(Vbias-p)信号。
6.根据权利要求5所述的SRAM单元的存储单元布置，其中第五n-FET的漏极连接到所述共享全局位线，其中所述第五n-FET的源极接地，并且其中所述第五n-FET的栅极连接到n偏置电压(Vbias-n)信号，适于使所述预充电调节器电路和所述评估和转换电路保持稳定工作状态。
7.根据权利要求1所述的SRAM单元的存储单元布置，其中所述评估和转换电路包括：
第六n-FET，其源极连接到所述共享全局位线并且其漏极连接到全局位线输出端子；
第五p-FET，其漏极连接到所述全局位线输出端子并且其源极连接到电源电压；以及
第六p-FET，其源极连接到所述电源电压并且其漏极连接到第七p-FET的源极，所述第七p-FET的漏极连接到所述全局位线输出端子，
其中所述第七p-FET的栅极连接到第八p-FET的漏极，所述第八p-FET的源极连接到所述电源电压，
其中所述第七p-FET的栅极还连接到第七n-FET的漏极，所述第七n-FET的源极接地，
其中Vref信号连接到所述第六n-FET的栅极，
其中Vbias-p信号连接到所述第六p-FET的栅极，以及
其中所述全局位线预充电信号的反相信号连接到所述第五p-FET的栅极。
8.根据权利要求1所述的SRAM单元的存储单元布置，其中所述评估和转换电路包括：
第八n-FET，其源极连接到所述共享全局位线并且其漏极连接到第九n-FET的源极，所述第九n-FET的漏极连接到第九p-FET的漏极，所述第九p-FET的源极连接到电源电压；
第十p-FET，其源极连接到所述电源电压并且其漏极连接到所述第九p-FET的漏极；和
第十一p-FET，其源极连接到所述电源电压并且其栅极连接到所述第九n-FET的漏极，
其中所述第十一p-FET的漏极连接到全局位线输出端子，
其中第十n-FET的漏极和第十一n-FET的漏极连接到所述全局位线输出端子，
其中所述第十n-FET的源极和所述第十一n-FET的源极接地，
其中Vref信号连接到所述第九n-FET的栅极，
其中Vbias-p信号连接到所述第九p-FET的栅极，
其中全局位线预充电信号的反相信号连接到所述第十p-FET的栅极，其中所述全局位线预充电信号连接到所述第十n-FET的栅极，
其中Vbias-n信号连接到所述第十一n-FET的栅极。
9.根据权利要求1所述的SRAM单元的存储单元布置，其中所述评估和转换电路包括：
第12n-FET，其源极连接到所述共享全局位线并且其漏极连接到第十三n-FET的源极，所述第十三n-FET的漏极连接到第十二p-FET的漏极，所述第十二p-FET的源极连接到电源电压；
第十三p-FET，其源极与所述电源电压相连并且其漏极与所述第十二p-FET的漏极相连；
第十四p-FET，其源极连接到所述电源电压并且其栅极连接到所述第十三n-FET的漏极；
第十四n-FET，其漏极连接到所述第十四p-FET的漏极并且其源极连接到第十五n-FET的漏极，所述第十五n-FET的源极接地；
第十六n-FET，其漏极连接到所述第十四p-FET的漏极并且所述第十六n-FET的源极接地；
反相器，其输入端连接到所述第十四p-FET的漏极并且其输出端连接到全局位线输出端子；以及
第十五p-FET，其源极与所述电源电压相连并且其漏极与所述第十四p-FET的漏极相连，所述第十五p-FET的栅极与所述全局位线输出端子相连，
其中所述第十四n-FET的栅极连接到所述全局位线输出端子，
其中Vref信号连接到所述第十三n-FET的栅极，
其中Vbias-p信号连接到所述第十二p-FET的栅极，
其中全局位线预充电信号的反相信号连接到第十三p-FET的栅极，
其中所述全局位线预充电信号连接到所述第十六n-FET的栅极，
其中Vbias-n信号连接到所述第十五n-FET的栅极。
10.根据权利要求8所述的SRAM单元的存储单元布置，其中由所述Vref信号、Vbias-n信号或Vbias-p信号组成的组中的至少一个由过程-电压-温度电路控制。
11.一种有形地包含在用于设计、制造或测试集成电路的机器可读存储介质中的设计结构，所述设计结构具有这样的元件，其在半导体制造设施中处理时，产生静态随机存取存储器(SRAM)单元的存储单元布置，所述SRAM单元的存储单元布置包括：
一个或多个静态随机存取存储器(SRAM)单元组，
其中所述一个或多个SRAM单元组中的每个包括两个或两个以上SRAM单元，所述两个或两个以上SRAM单元通过至少一个公共局部位线连接到局部读放大器的输入，以及
其中所述局部读放大器的输出连接到共享全局位线，所述共享全局位线连接到预充电电路，所述预充电电路适于在读取数据之前利用可编程预充电电压对所述共享全局位线进行预充电，所述预充电电路包括限幅电路，所述限幅电路包括：
预充电调节器电路，其连接到所述共享全局位线以用所述可编程预充电电压预充电所述共享全局位线；以及
评估和转换电路，其连接到所述预充电调节器电路和所述共享全局位线，以补偿所述共享全局位线的泄漏电流而不改变所述全局位线的电压电平，
其中所述预充电调节器电路包括：
第一p型场效应晶体管p-FET，其源极连接到电源电压并且其漏极连接到预充电开关的第一端子，所述预充电开关的第二端子连接到所述共享全局位线；和
第一n型场效应晶体管n-FET，其源极与预充电开关的第一端连接，其中所述第一n-FET的漏极连接到第一p-FET的栅极和第一可编程电阻器的第一端子，所述第一可编程电阻器的第二端子连接到所述电源电压，
其中所述第一n-FET的栅极连接到参考电压(Vref)信号。
12.根据权利要求11所述的设计结构，其中所述设计结构还包括描述SRAM单元组的存储单元布置的网表。
13.根据权利要求11所述的设计结构，其中所述设计结构包括至少一组测试数据、特征数据、验证数据或设计规范。
14.根据权利要求11所述的设计结构，其中所述设计结构作为用于交换集成电路的布局数据的数据格式驻留在存储介质上。
15.根据权利要求11所述的设计结构，其中所述设计结构驻留在可编程门阵列中。
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