CN104054132A - 存储器阵列的增强型电能节约 - Google Patents

存储器阵列的增强型电能节约 Download PDF

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Abstract

提供了一种存储器阵列，该存储阵列包含多个全局位线，使得每个位线与多个存储器单元耦接。该存储器阵列还包含多个预充电逻辑，使得每个预充电逻辑与该多个全局位线中的相关联的全局位线耦接。在存储器阵列中的识别逻辑与该多个预充电逻辑耦接。识别逻辑在每个时钟周期将预充电启动信号提供给该多个预充电逻辑的子集，使得预充电逻辑的该子集将与其关联的全局位线的子集预充电至电压源的电压电平，由此降低存储器阵列的功率消耗。

Description

存储器阵列的增强型电能节约
技术领域
本发明一般地涉及改进的数据处理装置和方法，并且更特别地涉及用于在存储器阵列中实现增强型电能节约的机制。
背景技术
静态随机存取存储器(SRAM)是只要对SRAM施加电能就会保留写入其内的数据的易失性数字存储器的一种类型。常用于高性能的计算电路中的SRAM的一种类型被称为“多米诺(domino)”SRAM。
本领域技术人员应当意识到，在多米诺SRAM设计的现有技术中，单元被排布成单元组，通常为每组8至16个单元的量级。在组中的每个单元与局部位线对连接，并且每个单元组的局部位线对与全局位线对耦接。在纹波式(ripple)多米诺读取SRAM方案中，局部位线在读操作中通过单元来放电，而不是在读取单元时使用感测放大器来检测差分电压。当放电被检测到时，则可以确定单元的状态。
发明内容
在一个说明性的实施例中，提供了一种存储器阵列。在该说明性的实施例中，存储器阵列包含多个全局位线，其中每个位线都与多个存储器单元耦接。在该说明性的实施例中，存储器阵列包含多个预充电逻辑(logic)，其中每个预充电逻辑都与该多个全局位线中的相关联的全局位线耦接。在该说明性的实施例中，存储器阵列包含与该多个预充电逻辑耦接的识别逻辑。在该说明性的实施例中，识别逻辑提供使该多个预充电逻辑的子集能够将与其关联的全局位线子集预充电至电压源的电压电平的预充电启动信号(precharge enable signal)。在该说明性的实施例中，识别逻辑在每个时钟周期将预充电启动信号发送给该多个预充电逻辑的预充电逻辑子集，因此降低存储器阵列的功率消耗。
在另一个说明性的实施例中，提供了包含存储器阵列的一种集成芯片。在该说明性的实施例中，存储器阵列包含多个全局位线，其中每个位线与多个存储器单元耦接。在该说明性的实施例中，存储器阵列包含多个预充电逻辑，其中每个预充电逻辑与该多个全局位线中的相关联的全局位线耦接。在该说明性的实施例中，存储器阵列包含与该多个预充电逻辑耦接的识别逻辑。在该说明性的实施例中，识别逻辑提供使该多个预充电逻辑的子集能够将与其关联的全局位线子集预充电至电压源的电压电平的预充电启动信号。在该说明性的实施例中，识别逻辑在每个时钟周期将预充电启动信号发送给该多个预充电逻辑的预充电逻辑子集，因此降低存储器阵列的功率消耗。
在又一个说明性的实施例中，提供了包含处理器以及与该处理器耦接的存储器的一种数据处理系统。存储器包含存储器阵列，并且存储器阵列包含多个全局位线，其中每个位线与多个存储器单元耦接。在该说明性的实施例中，存储器阵列包含多个预充电逻辑，其中每个预充电逻辑与该多个全局位线中的相关联的全局位线耦接。在该说明性的实施例中，存储器阵列包含与该多个预充电逻辑耦接的识别逻辑。在该说明性的实施例中，识别逻辑提供了使该多个预充电逻辑的子集能够将与其关联的全局位线子集预充电至电压源的电压电平的预充电启动信号。在该说明性的实施例中，识别逻辑在每个时钟周期仅将预充电启动信号发送给该多个预充电逻辑的预充电逻辑子集，因此降低存储器阵列的功率消耗。
本发明的这些及其他特征和优点将在下面关于本发明的示例实施例的详细描述中描述，或者鉴于该详细描述，本领域技术人员将会很清楚这些特征和优点。
附图说明
通过在结合附图来阅读时通过参考下面关于说明性的实施例的详细描述，本发明以及优选的使用模式及其更多的目的和优点将会得到最佳的理解，在附图中：
图1是根据说明性实施例的处理器的示例性框图；
图2描述了根据说明性实施例的常规的六晶体管(6T)存储器单元的实例；
图3说明了根据说明性实施例的含有多个存储器单元的典型的高速缓冲存储器阵列的高级实例；
图4描述了根据说明性实施例的SRAM单元的纹波式多米诺读取方案；
图5描述了根据说明性实施例的具有用于降低通常由对所有全局位线在每个周期进行预充电所消耗的功率消耗的附加逻辑的SRAM单元的纹波式多米诺读取方案；以及
图6示出了例如在半导体集成电路(IC)逻辑的设计、模拟、测试、布局及制造中使用的示例性设计流程的框图。
具体实施方式
说明性的实施例提供了用于在SRAM单元的阵列系统中降低功率消耗的电路布局，该电路布局克服了现有技术的SRAM单元和SRAM器件的阵列系统的缺点，因此增强了存储器阵列中的电能节约。
图1是作为其中可以使用高速缓冲存储器阵列的数据处理环境(即，在处理器的高速缓存中)的一个实例来提供的。图1仅作为其中可以实现说明性的实施例的各方面的示例性数据处理环境来给出，而并非意指规定或暗示对于说明性的实施例可以在其中使用的数据处理环境的类型或配置的任何限定。相反地，可以在其中使用高速缓冲存储器阵列的任何环境意指属于本发明的精神和范围之内。
图1是根据说明性实施例的处理器100的示例性框图。处理器100包含用于控制进出处理器100的指令流和数据流的控制器102。控制器102将控制信号发送给指令单元104，该指令单元104包含L1高速缓存106。指令单元104对执行单元108发出指令，该执行单元108同样包含L1高速缓存110。执行单元108执行指令并且保持任何产生的数据结果或将其转发给例如L2高速缓存112或控制器102。反过来，执行单元108在适当时从L2高速缓存112中检索数据。指令单元104同样在必要时从L2高速缓存112中检索指令。控制器102发送控制信号来控制在L2高速缓存112中的数据的存储或检索。处理器100可以含有未示出的附加构件，并且仅仅作为处理器的基本表示来提供，而并不限定本发明的范围。尽管图1仅示出1级(L1)高速缓存和2级(L2)高速缓存，但是说明性的实施例并不仅限定于这些级别的存储器层级。也就是，说明性的实施例在不脱离本发明的精神和范围的情况下可以应用于任何级别的存储器层级。
本领域技术人员应当意识到，在图1中的硬件可以根据实施方式而变化。可以使用其他内部硬件或外围器件，例如，闪存、等效的非易失性存储器或光盘驱动器等作为图1所示的硬件的补充或者替代。同样，在不脱离本发明的精神和范围的情况下，说明性实施例的处理也可以应用于多处理器数据处理系统。
而且，数据处理系统100可以采用任意多个不同的数据处理系统的形式，包括客户端计算设备、服务器计算设备、平板电脑、笔记本电脑、电话或其他通信设备、个人数字助理(PDA)等。在某些说明性的实例中，数据处理系统100可以是配置有闪存的便携式计算设备，以提供用于存储例如操作系统文件和/或用户生成的数据的非易失性存储。基本上，数据处理系统100可以是任何已知的或以后开发出的数据处理系统，没有体系结构上的限制。
图2示出了根据一种说明性实施例的常规的六晶体管(6T)存储器单元的实例。存储器单元200形成了互补型金属氧化物半导体(CMOS)技术中大部分静态随机存取存储器(SRAM)的基础。存储器单元200使用六个晶体管201-206来存储和访问一位。在中心处的晶体管201-204形成了两个交叉耦接的反相器，这示出于包含反相器211和212的较为简化的存储器单元210中。由于由反相器211和212创建的反馈结构，在反相器211上的低输入值将会在反相器212上生成高的值，这会放大(并存储)在反相器212上的低值。类似地，在反相器211上的高输入值将会在反相器212上生成低输入值，这会将低输入值反馈回到反相器211之上。因此，反相器211和212将会存储它们当前的逻辑值，无论该值是什么。
在反相器211和212之间的线路217和218经由两个N沟道传输晶体管215和216耦接至单独的位线219和220。晶体管215和216的栅极由字线221驱动。在存储器阵列中，字线221被用来寻址并启用一个存储字的所有位。只要字线221保持为低，存储器单元210与位线219和220断开耦接。反相器211和212保持馈入它们自身，并且存储器单元210存储其当前值。
当字线221为高时，晶体管215和216两者都是导通的，并且将反相器211和212的输入和输出连接至位线219和220。也就是，反相器211和212将存储于存储器单元210之内的当前数据值驱动到位线219上，并且将反数据值驱动到反位线220上。为了将新的数据写入存储器单元210之内，字线221被激活，并且根据存储于存储器单元210之内的当前值，可以存在短路状态并且在存储器单元210内的值被逐字重写。这是有用的，仅因为晶体管202-203很弱。也就是，因为当新的数据将要被写入晶体管201-204时，晶体管201-204的当前状态可以容易地用该新状态来重写，所以晶体管202-203被认为是弱的。
高速缓冲存储器阵列中耗散的大部分功率来自读取访问期间的位线的预充电和放电。位线(例如，在图2中的位线219和220)跨越高速缓冲存储器阵列的整个高度，并且倾向于是高度电容性的，并从而将稳定性问题引入每个存储器单元。
图3示出了根据一种说明性实施例的含有多个存储器单元的典型的高速缓冲存储器阵列的高级实例。存储器阵列300包含排布为具有行304和列306的阵列的存储器单元302。在特定的行304内的存储器单元302通过字线308相互连接。每个行304的字线308还与字线驱动器310连接，所述字线驱动器310接收来自用于识别哪个行304将要被输出的地址解码器314的输出312，并且高速缓冲存储器阵列300通过数据输出316来输出相应的数据条目。字线驱动器310可以提供单一字线，例如，图2的字线221。在特定的列306中的存储器单元302通过一对局部位线318相互连接，这对局部位线318在写入执行期间被驱动为互补的(complimentary)并且通常被预充电到电源电压。位线318可以是真位线和补充(compliment)位线，例如，图2的真位线219和补充位线220。在图3的纹波式多米诺读取方案中，读取操作自地址解码器314从外部逻辑322接收与读/写相关联的地址开始。地址解码器314对地址进行解码并且使用输出312来对与所解码的地址关联的特定的一个字线驱动器310发送信号。该特定的一个字线驱动器310然后通过来自地址解码器314的信号而启动(fire)，并且字线308升高，使得在存储器单元302的相关行304中的数据被输出。存储器单元302使与其相关的局部位线318之一降低。每个局部位线318与充当读取信号的放大器的局部评价电路320耦接。因此，局部评价电路320包含用于下拉全局位线gbl’降低的放大器结构，该全局位线gbl’由于长的布线长度和局部评价电路下拉器件的器件电容而成为高容量节点。从相关行304的每个存储器单元302中读出的数据的值然后在通过数据输出316输出之前通过输出锁存器324来锁存住。
图4示出了根据说明性实施例的SRAM单元(例如，图2的存储器单元210或者图3的存储器单元302之一)的纹波式多米诺读取方案。在存储器阵列400中，在存储器单元402的读取期间，读取字线404为高，这会驱动晶体管406的栅极将值从存储器单元402传递到bl’局部位线408上，例如，图2的bl’局部位线219。与bl’局部位线408耦接的评价电路410充当bl’局部位线408的读出信号的放大器。也就是，在评价电路410中的元件仅代表为多米诺读取操作所需的而并非为其他操作(例如，预充电)所需的那些元件。因而，本领域技术人员应当意识到，评价电路410可以包含许多其他元件，并且没有公开不是本发明的关注点的元件。
评价电路410包含P沟道场效应晶体管(P-FET)412和414以及N沟道场效应晶体管(N-FET)416。P-FET晶体管412包含栅极端子(G1)、源极端子(S1)和漏极端子(D1)。P-FET晶体管414包含栅极端子(G2)、源极端子(S2)和漏极端子(D2)。N-FET晶体管416包含栅极端子(G3)、源极端子(S3)和漏极端子(D3)。栅极端子G1与bl’局部位线408电耦接。源极端子S1与电源电压(Vdd)418电耦接。漏极端子D1与源极端子S2电耦接。栅极端子G2与读取启动(rdt)信号424电耦接。漏极端子D2与栅极端子G3电耦接，漏极端子D3与地线420电耦接，并且源极端子S3与全局位线(gbl')422电耦接。
因而，在评价电路410中，在通过字线404进行的存储器单元402的读取变高时，如果由存储器单元402存储的值为0，则晶体管412的栅极将为高，并且来自Vdd418的电压将不会被传递给晶体管414；并且相反地，如果由存储器单元402存储的值为1，则晶体管412的栅极将为低，并且来自Vdd418的电压将会被传递给晶体管416。此外，如果rdt信号424是有效的，则晶体管414的栅极将为高，并且来自Vdd418的电压(若基于晶体管412的状态存在)将不会被传递到晶体管416；并且相反地，如果rdt信号424不是有效的，则晶体管414的栅极将为低，并且来自Vdd418的电压(若基于晶体管412的状态存在)将会被传递给晶体管416。如果接收自晶体管414的值为1，则晶体管416的栅极将为高，这将会导致对地线420放电，并且0将会被传递到gbl'422之上。相反地，如果接收自晶体管414的值为0，则晶体管416的栅极将为低，这将会导致1被传递到gbl'422之上。由于长的布线长度以及局部评价电路下拉器件的器件电容而成为高容量节点的全局位线(gbl')422是在纹波式多米诺SRAM阵列中的有源和无源功率消耗的最大贡献者。
如果晶体管416将1输出到gbl'422之上，则反相器426将会把高(HIGH)信号转化为低(LOW)信号，该低信号由任何下游逻辑认作为来自存储器单元402的“0”。相反地，如果晶体管416将1输出到gbl'422之上，则反相器426将会把低信号转化为高信号，该高信号由任何下游逻辑认作为来自存储器单元402的“0”。
存储器单元402仅是可以与局部位线408耦接的多个存储器单元中的存储器单元的一个实例。与字线404耦接的存储器单元(例如，存储器单元402)被全部同时读取出来，即使在输出428处仅需要关于一个存储器单元的信息。在使用数量为N的全局位线gbl’的高速缓存中，N:1路复用器430基于控制信号432来选择对哪个全局位线gbl’来进行读取。
对于在高速缓存中的每个全局位线，每个全局位线在每个周期都被充电至来自Vdd418的电压电平。例如，在存储器单元402的读取之后，全局位线恢复和锁存器件434对gbl’422进行预充电。全局位线恢复和锁存器件434包含上拉式PFET436和锁存器438。P-FET晶体管436包含栅极端子(G4)、源极端子(S4)和漏极端子(D4)。为了对gbl'422进行预充电，与栅极端子G4电耦接的全局位线恢复信号440基于通过反相器446反转的来自阵列局部时钟缓冲器442的局部时钟(lclk)信号444来激活，使得来自与源极端子S4耦接的Vdd418的电压将会被传递给与漏极端子D4电耦接的gbl'422。一旦gbl'422被预充电，锁存器438就锁存住该信号，从而可以使全局位线恢复信号440无效。因而，如同所示出的，在每个周期的全部全局位线的预充电以及在gbl’422被预充电时的晶体管416的泄露是高速缓存中的功率消耗的主要贡献者。
为了解决在每个周期对全部全局位线的预充电，说明性的实施例提供了用于降低在存储器单元的存储器阵列系统中的功率消耗的逻辑。图5示出了根据说明性实施例的具有用于降低通常由在每个周期对所有全局位线进行预充电所消耗的功率消耗的附加逻辑的SRAM单元(例如，图2的存储器单元210或者图3的一个存储器单元302)的纹波式多米诺读取方案。
参照图5，除了为说明性的实施例所特有的元件外，存储器阵列500还包含与在图4的存储器阵列400中示出的元件相似的元件。因而，在图5中的没有被特别描述为与图4的元件以不同的方式操作的元件，旨在按照与它们在图4中的相应元件的方式相似的方式来操作。例如，存储器阵列500包含存储器单元502、评价电路510、N:1路复用器530及全局位线恢复和锁存器件534，以及元件504-508、512-524、528、532、536、538、542和544，这些元件每个都按照与关于在图4中的相应元件所描述的方式相似的方式来操作。
但是，为了降低通常由对全部全局位线在每个周期进行充电所消耗的功率消耗，只有由预测逻辑546激活的全局位线恢复和锁存器件534的子集(该子集也可以称为预充电逻辑)对全局位线gbl’522的子集进行预充电。与图4的存储器单元402相似，存储器单元502仅仅是可以与bl’局部位线508耦接的多个存储器单元中的存储器单元的一个实例。此外，多个评价电路510可以与全局位线gbl'522耦接。与字线504耦接的存储器单元(例如，存储器单元502)被全部同时读取出来，即使在输出528仅需要一个存储器单元的信息。在使用数量为N的全局位线gbl’的高速缓存中，N:1路复用器530基于控制信号532来选择对哪个全局位线gbl’进行读取。
为了仅对所预测出的全局位线gbl’522的相应子集进行预充电，存储器阵列500可以包含例如识别逻辑(例如，预测逻辑546)，该识别逻辑将早先启动信号548提供给主从锁存器集550和552。在该示例性的实施例中，预测逻辑546是用于在所执行的程序代码中寻找预料可见于最高的功率基准中的可预测的短回路(short loop)的重复模式的逻辑。在最高的功率基准中，预测逻辑546可以预测在短回路中的分支以及随后应当选择哪些全局位线。同样，存储器阵列500仅示出了与一个全局位线关联的一个存储器单元。但是，如图3所示，在存储器阵列中存在许多全局位线。本领域技术人员应当意识到，可以存在许多不同的方式来从该多个全局位线中识别出哪个全局位线将要预充电。也就是，例如，存储器阵列500可以具有用于评价最高读出地址位等的识别逻辑，而不是使用预测逻辑546来将早先启动信号548提供给主从锁存器集550和552。
也就是，预测逻辑546预测哪个gbl'将被选中并且将有效的“1”早先启动信号548发送给锁存器，例如，主从锁存器集550和552，并且将无效的“0”发送给全部其他锁存器。在存在未命中并且预测逻辑不知道将要选择哪个全局位线的情况下，则预测逻辑546将有效“1”早先启动信号548发送给全部锁存器。虽然在未命中的情况下可能不存在电能节约，但是对于全部其他操作，可通过对没有预测到的全局位线不进行预充电的方式来提供有益的电能节约。
因而，如果主锁存器550被预测逻辑546激活，主锁存器550则将预充电启动信号L1554作为输入提供给与非(NAND)门556，该与非门556代替了图4的反相器446。主锁存器550在存储器阵列500面前提供了可扫描的边界，以便在芯片测试期间观察预测逻辑546。也就是，在图4所示的配置中，来自阵列局部时钟缓冲器442的局部时钟(lclk)信号444是全局位线恢复信号440。在存储器阵列500中，预充电启动信号L1554是与非门556的一个输入，而来自阵列局部时钟缓冲器542的局部时钟(lclk)信号544是另一个输入。只有当预充电启动信号L1554和局部时钟(lclk)信号544为有效时，与非门556才会输出有效的全局位线恢复信号540。因而，主锁存器550为存储器阵列500提供预充电抑制。
此外，如果从锁存器552被预测逻辑546激活了，从锁存器552将预充电启动信号L2558作为输入提供给或非(NOR)门560，该或非门560代替了图4的反相器426。从锁存器552在对存储器阵列500的访问被评价的时候一直为预测值提供存储。在存储器阵列500中，预充电启动信号L2558是或非门560的一个输入，而全局位线522是另一个输入。当预充电启动信号L2558和全局位线522中的任一个或两者都为有效时，或非门560将会把0输出给N:1路复用器530。但是，如果预充电启动信号L2558和全局位线522两者是低有效的，则或非门560将会把1输出给N:1路复用器530。因而，从锁存器552和或非门560为N:1路复用器530提供强迫结构。也就是，以动态逻辑实现的N:1复用器530要求动态多路输入结构在每个读取之后返回至“0”，使得全局位线gbl'522可以被预充电。因此，当预充电启动信号L2558和全局位线522中的任一个或两者为有效时，或非门560迫使N:1复用器530的输入为“0”。本领域技术人员应当意识到，存在许多不同的方式来将信号从或非门560输出到与存储器阵列500耦接的下游逻辑。也就是，存储器阵列500能够例如使用任何类型的输出器件(例如，将或非门560的输出直接耦接至输出528，将或非门560的输出耦接至其他静态逻辑等)，而不是将N:1路复用器530用作输出器件。
因而，在图5中提供的附加逻辑提供了相对于现有技术的实施方式的显著优势。由于仅使所选中的全局位线gbl’升高到电源电压，因而功率消耗通过不对存储器阵列中的剩余的全局位线进行预充电来降低。
图6示出了在例如半导体IC逻辑的设计、模拟、测试、布局及制造中使用的示例性设计流程的框图600。设计流程600包括用于处理设计结构以生成图1到图5所示的本发明的实施例的在逻辑上或以其它方式在功能上等效的表示的处理和机制。由设计流程600处理和/或生成的设计结构可以在机器可读的传输或存储介质上进行编码，以包含在数据处理系统上执行或以其它方式处理时会生成在逻辑上、结构上或以其它方式在功能上等效的硬件构件、电路、器件或系统的表示的数据和/或指令。
图6说明了包含优选地通过设计过程610来处理的输入设计结构620的多个这样的设计结构。设计结构620可以是由设计过程610生成并处理以产生硬件器件的在逻辑上等效的功能表示的逻辑模拟设计结构。设计结构620同样或作为选择地可以包含在通过设计过程610来处理时可生成硬件器件的物理结构的功能表示的数据和/或程序指令。不管是否表示功能的和/或结构的设计特征，设计结构620都可以使用例如由内核开发者/设计者实现的电子计算机辅助设计(ECAD)来生成。当被编码于机器可读的数据传输或存储介质上时，设计结构620可以由在设计过程610内的一个或多个硬件和/或软件模块访问和处理，以模拟或者以其它方式在功能上表示如同图1到图5所示出的那些一样的电子构件、电路、电子或逻辑模块、装置、器件或系统。照此，设计结构620可以包含文件或其他数据结构，其包括在由设计或模拟数据处理系统处理时可在功能上模拟或以其它方式表示电路或其他级别的硬件逻辑设计的人和/或机器可读的源代码、所编译的结构，以及计算机可执行的代码结构。这样的数据结构可以包括硬件描述语言(HDL)设计实体或者符合和/或兼容低级HDL设计语言(例如，Verilog和VHDL)和/或高级设计语言(例如，C或C++)的其他数据结构。
设计过程610优选地采用并且合并用于合成、转换或以其它方式处理图1至图5所示的构件、电路、器件或逻辑结构的设计/模拟功能等效物的硬件和/或软件模块，以生成可以含有诸如设计结构620之类的设计结构的网表680。网表680可以包含例如编译的或以其它方式处理的数据结构，该数据结构代表了描述与集成电路设计中的其他元件及电路的连接的一系列导线、分立构件、逻辑门、控制电路、I/O器件、模型等。网表680可以使用网表680在其中根据器件的设计规范和参数而一次或多次重新合成的迭代过程来合成。对于本文所描述的其他设计结构类型，网表680可以记录于机器可读的数据存储介质上。介质可以是非易失性存储介质，例如，磁盘或光盘驱动器、紧凑式闪存或其他闪存。除此以外，或作为替代，介质可以是系统或高速缓存存储器、缓冲空间，或者可以经由英特网或其他合适的网络装置在其上传输及中间存储数据包的电导或光导器件和材料。
设计过程610可以包含用于处理包括网络680在内的各种输入数据结构类型的硬件和软件模块。这样的数据结构类型可以存在于例如库元素630之内，并且对于给定的制造技术(例如，不同的技术节点，32nm、45nm、90nm等)，包含一组普遍使用的元件、电路和器件，包括模型、布局和符号表示。数据结构类型还可以包括设计规范640、特性化数据650、验证数据660、设计规则670，以及可以包含输入测试模式、输出测试结果和其他测试信息的测试数据文件685。设计过程610还可以包含用于执行例如时序分析、验证、设计规则检查、位置和路线操作等标准电路设计过程的模块。
设计过程610采用并且合并熟知的逻辑和物理设计工具(例如，HDL编译器和模拟模块构建工具)，以将设计结构620连同所描述的支持性数据结构中的一些或全部一起来处理，从而生成第二设计结构690。类似于设计结构620，设计结构690优选地包含一个或多个文件、数据结构或其他经计算机编码的数据或指令，其存在于传输或数据存储介质上，并且在由ECAD系统处理时可生成图1至图5所示的本发明的一种或多种实施例的在逻辑上或以其它方式在功能上等效的形式。在一个实施例中，设计结构690可以包含用于在功能上模拟图1至图5所示的器件的已编译的、可执行的HDL模拟模型。
设计结构690还可以采用用于集成电路的布局数据交换的数据格式和/或符号数据格式(例如，以GDSII(GDS2)、GL1、OASIS、映射文件，或者用于存储此类设计数据结构的任何其他合适的格式存储的信息)。设计结构690可以包含诸如符号数据、映射文件、测试数据文件、设计内容文件、制造数据、布局参数、导线、金属层级、通孔、形状、通过生产线路径的数据以及由半导体制造工具处理的用于制作图1至图5所示的本发明的实施例的任何其他数据之类的信息。设计结构690然后可以进行到阶段695，在该阶段695中，设计结构690例如进行到流片(tape-out)，交付生产，交付给掩模室(mask house)，发送给其他设计室，发回给客户等。
同样，通过设计流程600处理和/或生成的设计结构可以在机器可读的(即，计算机可读的)传输或存储介质上进行编码。因此，本领域技术人员应当意识到，本发明可以被实现为系统、方法或计算机程序产品。因此，本发明的各方面可以采取完全硬件的实施例、完全软件的实施例(包括固件、驻留软件、微代码等)或者结合了软件和硬件方面的实施例的形式，这些软件和硬件方面在本文通常地可以全部称为“电路”、“模块”或“系统”。而且，本发明的各方面可以采取在具有计算机可用程序代码实现于其上的任何一个或多个计算机可读介质中实现的计算机程序产品的形式。
一个或多个计算机可读介质的任意组合都可以使用。计算机可读介质可以是计算机可读的信号介质或计算机可读的存储介质。计算机可读的存储介质可以是例如(但不限于)电子的、磁的、光的、电磁的、红外的或半导体的系统、装置、器件，或者前述项的任意合适的组合。计算机可读的存储介质的更多具体实例(非穷尽性列表)将会包括下列项：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或闪存)、光纤、便携式光盘只读存储器(CDROM)、光存储器件、磁存储器件，或者前述项的任意合适的组合。在本文的上下文中，计算机可读的存储介质可以是能够容纳或存储由指令执行系统、装置或器件使用的或者结合指令执行系统、装置或器件来使用的程序的任何有形介质。
计算机可读的信号介质可以包括计算机可读的程序代码实现于其内(例如，在基带内或者作为载波的一部分)的传播数据信号。这样的传播信号可以采取各种形式中的任一种，包括(但不限于)：电磁的、光的，或者它们的任意合适的组合。计算机可读的信号介质可以是并非计算机可读的存储介质的并且能够传达、传播或传送由指令执行系统、装置或器件使用的或者结合指令执行系统、装置或器件来使用的程序的任何计算机可读介质。
在计算机可读介质上实现的计算机代码可以使用任何适当的介质来传送，包括(但不限于)：无线、有线、光纤电缆、射频(RF)等，或者它们的任意合适的组合。
用于执行本发明的各方面的操作的计算机程序代码可以用一种或多种编程语言的任意组合来编写，包括面向对象的编程语言(例如，JavaTM、SmalltalkTM、C++等)以及常规的过程编程语言(例如，“C”编程语言或类似的编程语言)。程序代码可以按以下方式来执行：完全在用户的计算机上，部分在用户的计算机上，作为独立式软件包，部分在用户的计算机上且部分在远程计算机上，或者完全在远程计算机或服务器上。在后一种情形中，远程计算机可以通过任何类型的网络与用户的计算机连接，包括局域网(LAN)或广域网(WAN)，或者该连接可以与外部计算机进行(例如，通过使用网络服务提供商的英特网)。
关于本发明的描述已经为了说明和描述的目的而给出，并且并非意指是穷尽性的或者限定于以所公开的形式的本发明。本领域技术人员应当清楚许多修改和变化。实施例被选择并被描述，以便最佳地解释本发明的原理、实际应用，并且使本领域技术人员能够理解具有适合于预期的具体应用的各种修改的本发明的各种实施例。

Claims (21)

1.一种存储器阵列，包含：
多个全局位线，其中每个位线与多个存储器单元耦接；
多个预充电逻辑，其中每个预充电逻辑与所述多个全局位线中的相关联的全局位线耦接；以及
与所述多个预充电逻辑耦接的识别逻辑，其中所述识别逻辑提供使所述多个预充电逻辑的子集能够将与其关联的所述多个全局位线的子集预充电至电压源的电压电平的预充电启动信号，并且其中所述识别逻辑在每个时钟周期将所述预充电启动信号发送给所述多个预充电逻辑的所述子集，由此降低所述存储器阵列的功率消耗。
2.根据权利要求1所述的存储器阵列，还包含：
在所述识别逻辑与所述多个预充电逻辑中的每一个之间的与非门，其中所述与非门的第一输入与所述识别逻辑耦接，其中所述与非门的第二输入与局部时钟信号耦接，并且其中所述与非门的输出与每个预充电逻辑耦接。
3.根据权利要求2所述的存储器阵列，其中当来自所述识别逻辑的所述预充电启动信号为有效并且所述局部时钟信号为有效时，所述预充电逻辑被启动。
4.根据权利要求1所述的存储器阵列，其中所述预充电启动信号由锁存逻辑锁存。
5.根据权利要求1所述的存储器阵列，还包含：
耦接于每个全局位线与输出器件之间的或非门，其中所述或非门的第一输入与所述全局位线耦接，其中所述或非门的第二输入与所述识别逻辑耦接，并且其中所述或非门的输出与所述输出器件耦接。
6.根据权利要求5所述的存储器阵列，其中当来自所述识别逻辑的所述预充电启动信号为非有效并且所述全局位线被放电时，所述输出器件接收来自所述或非门的有效信号。
7.根据权利要求5所述的存储器阵列，其中当来自所述识别逻辑的所述预充电启动信号为有效时，当所述全局位线被充电时，或者当来自所述识别逻辑的所述预充电启动信号为有效并且所述全局位线被充电时，所述输出器件接收来自所述或非门的非有效信号，并且其中通过接收所述非有效信号，所述全局位线并没有由所述输出器件选定，并且所述全局位线处于用于预充电的状态。
8.一种集成芯片，包含：
存储器阵列，其中所述存储器阵列包含：
多个全局位线，其中每个位线与多个存储器单元耦接；
多个预充电逻辑，其中每个预充电逻辑与所述多个全局位线中相关联的全局位线耦接；以及
与所述多个预充电逻辑耦接的识别逻辑，其中所述识别逻辑提供使所述多个预充电逻辑的子集能够将与其关联的所述多个全局位线的子集预充电至电压源的电压电平的预充电启动信号，并且其中所述识别逻辑在每个时钟周期将所述预充电启动信号发送给所述多个预充电逻辑的所述子集，由此降低所述存储器阵列的功率消耗。
9.根据权利要求8所述的集成芯片，其中所述存储器阵列还包含：
在所述识别逻辑与所述预充电逻辑之间的与非门，其中所述与非门的第一输入与所述识别逻辑耦接，其中所述与非门的第二输入与局部时钟信号耦接，并且其中所述与非门的输出与所述预充电逻辑耦接。
10.根据权利要求9所述的集成芯片，其中当来自所述识别逻辑的所述预充电启动信号为有效并且所述局部时钟信号为有效时，所述预充电逻辑被启动。
11.根据权利要求8所述的集成芯片，其中所述预充电启动信号由锁存逻辑锁存。
12.根据权利要求8所述的集成芯片，其中所述存储器阵列还包含：
耦接于每个全局位线与输出器件之间的或非门，其中所述或非门的第一输入与所述全局位线耦接，其中所述或非门的第二输入与所述识别逻辑耦接，并且其中所述或非门的输出与所述输出器件耦接。
13.根据权利要求12所述的集成芯片，其中当来自所述识别逻辑的所述预充电启动信号为非有效并且所述全局位线被放电时，所述输出器件接收来自所述或非门的有效信号。
14.根据权利要求12所述的集成芯片，其中当来自所述识别逻辑的所述预充电启动信号为有效时，当所述全局位线被充电时，或者当来自所述识别逻辑的所述预充电启动信号为有效并且所述全局位线被充电时，所述输出器件接收来自所述或非门的非有效信号，并且其中通过接收所述非有效信号，所述全局位线并没有由所述输出器件选定，并且所述全局位线处于用于预充电的状态。
15.一种数据处理系统，包含：
处理器；以及
与所述处理器耦接的存储器，其中所述存储器包含存储器阵列，并且其中所述存储器阵列包含：
多个全局位线，其中每个位线与多个存储器单元耦接；
多个预充电逻辑，其中每个预充电逻辑与所述多个全局位线中相关联的全局位线耦接；以及
与所述多个预充电逻辑耦接的识别逻辑，其中所述识别逻辑提供使所述多个预充电逻辑的子集能够将与其关联的所述多个全局位线的子集预充电至电压源的电压电平的预充电启动信号，并且其中所述识别逻辑在每个时钟周期只将所述预充电启动信号发送给所述多个预充电逻辑的所述子集，由此降低所述存储器阵列的功率消耗。
16.根据权利要求15所述的数据处理系统，其中所述存储器阵列还包含：
在所述识别逻辑与所述预充电逻辑之间的与非门，其中所述与非门的第一输入与所述识别逻辑耦接，其中所述与非门的第二输入与局部时钟信号耦接，并且其中所述与非门的输出与所述预充电逻辑耦接。
17.根据权利要求16所述的数据处理系统，其中当来自所述识别逻辑的所述预充电启动信号为有效并且所述局部时钟信号为有效时，所述预充电逻辑被启动。
18.根据权利要求15所述的数据处理系统，其中所述预充电启动信号由锁存逻辑锁存。
19.根据权利要求15所述的数据处理系统，其中所述存储器阵列还包含：
耦接于每个全局位线与输出器件之间的或非门，其中所述或非门的第一输入与所述全局位线耦接，其中所述或非门的第二输入与所述识别逻辑耦接，并且其中所述或非门的输出与所述输出器件耦接。
20.根据权利要求19所述的数据处理系统，其中当所述识别逻辑的所述预充电启动信号为非有效并且所述全局位线被放电时，所述输出器件接收来自所述或非门的有效信号。
21.根据权利要求19所述的数据处理系统，其中当来自所述识别逻辑的所述预充电启动信号为有效时，当所述全局位线被充电时，或者当来自所述识别逻辑的所述预充电启动信号为有效并且所述全局位线被充电时，所述输出器件接收来自所述或非门的非有效信号，并且其中通过接收所述非有效信号所述全局位线并没有由所述输出器件选定，并且所述全局位线处于用于预充电的状态。
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