CN102652311B

CN102652311B - 高速访问存储器和方法

Info

Publication number: CN102652311B
Application number: CN201080055681.1A
Authority: CN
Inventors: 张家宝; M.J.H.李; S.沃德
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2009-12-10
Filing date: 2010-11-16
Publication date: 2015-06-24
Anticipated expiration: 2030-11-16
Also published as: CN102652311A; US20110141826A1; WO2011069780A1; US8014215B2

Abstract

提供了一种用于门控已经无效的高速缓存访问存储器中的任何行的读取访问的机制。高速缓存访问存储器中的地址解码器发送存储器访问到与所述存储器访问相关联的非门控字线驱动器和门控字线驱动器。响应于非门控字线驱动器确定所述存储器访问是读取访问，非门控字线驱动器输出有效位存储器单元中存储的数据到门控字线驱动器。响应于门控字线驱动器确定所述存储器访问是读取访问，门控字线驱动器确定通过非门控字线驱动器来自有效位存储器单元的数据指示有效数据或无效数据，并且响应于数据无效，拒绝与门控字线驱动器相关联的存储器单元的行中的数据的输出。

Description

高速访问存储器和方法

技术领域

本申请通常涉及高速缓存存储器、用于门控这样的存储器的行的读取访问的方法以及设计结构。

背景技术

随机访问存储器（RAM）最通常指暂时存储动态数据以增加计算机性能的计算机芯片。通过在随机访问存储器中存储经常使用或激活的文件，计算机可以比计算机从大的多的硬盘驱动器检索数据的情况更快地访问数据。随机访问存储器是易失性存储器，意味着一旦电源关断，它将损失其内容。这对于诸如硬盘和闪存的非易失性存储器是不同的，该非易失性存储器不要求电源来保持数据。当计算机正常关闭时，位于随机访问存储器中的数据提交给硬盘驱动器或闪存驱动器上的永久存储。在下一次引导时，RAM开始填充在启动时自动加载的程序以及用户打开的文件。

还称为高速缓存存储器阵列的随机访问存储器包括多个存储器单元，其具有与每个存储器单元相关联的单独的逻辑电路。高速缓存存储器阵列也可以采用有效位的构思。存储器单元的每个逻辑行包含用于指示存储的数据有效或无效的至少一位。传统上，将出现查找表而不管有效位的状态。如果为有效位存储的值表示无效数据，则存储器阵列输出后的额外逻辑将丢弃从读取操作返回的数据。用于在无效位中存储数据的存储器单元可能不同于传统的单元，如6T单元。该差异包括重置端口，其可以切换单元的状态而不需要标准字线驱动器使能访问。

发明内容

在一个说明性实施例中，提供了一种高速缓存访问存储器中的方法，用于门控已经无效的高速缓存访问存储器中的任何行的读取访问。所述说明性实施例通过高速缓存访问存储器中的地址解码器，发送存储器访问到与所述存储器访问相关联的非门控字线驱动器和门控字线驱动器。所述说明性实施例通过非门控字线驱动器，确定所述存储器访问是写入访问或读取访问。响应于非门控字线驱动器确定所述存储器访问是读取访问，所述说明性实施例通过非门控字线驱动器，输出有效位存储器单元中存储的数据到门控字线驱动器。所述说明性实施例通过门控字线驱动器，确定所述存储器访问是写入访问或读取访问。响应于门控字线驱动器确定所述存储器访问是读取访问，所述说明性实施例通过门控字线驱动器，确定通过非门控字线驱动器来自有效位存储器单元的数据是有效数据或无效数据。响应于数据无效，所述说明性实施例通过门控字线驱动器，拒绝与门控字线驱动器相关联的存储器单元的行中的数据的输出。

在另一说明性实施例中，提供了一种高速缓存访问存储器。所述高速缓存访问存储器可以包括：高速缓存访问存储器中的地址解码器，发送存储器访问到与所述存储器访问相关联的非门控字线驱动器和门控字线驱动器。非门控字线驱动器确定所述存储器访问是写入访问或读取访问，并且响应于非门控字线驱动器确定所述存储器访问是读取访问，输出有效位存储器单元中存储的数据到门控字线驱动器。门控字线驱动器确定所述存储器访问是写入访问或读取访问，响应于门控字线驱动器确定所述存储器访问是读取访问，确定通过非门控字线驱动器来自有效位存储器单元的数据是有效数据或无效数据，以及响应于数据无效，拒绝与门控字线驱动器相关联的存储器单元的行中的数据的输出。

在另一说明性实施例中，提供了一种体现机器可读介质中的设计结构电路，用于设计、制造或测试集成电路。所述设计结构可以编码在机器可读数据存储介质上，并且可以包括当在计算机辅助设计系统中处理时生成布斯（booth）解码器的机器可执行表示的元件。所述设计结构可以是硬件描述语言（HDL）设计结构。所述设计结构可以包括网表，并且可以驻留在存储介质上作为用于集成电路的版图数据的交换的数据。

结合本发明的这些和其他特征和优点将在下面的本发明的示例实施例的详细描述中描述，或者将通过下面的本发明的示例实施例的详细描述对本领域普通技术人员变得明显。

附图说明

当结合附图阅读时，通过参考参考说明性实施例的以下详细描述，本发明及其优选使用模式和进一步的目的和优点将被最好地理解，附图中：

图1是根据说明性实施例的处理器的示例性方块图；

图2图示根据示例性实施例的、包括多个存储器单元的典型的高速缓存存储器阵列的高级示例；

图3描绘根据说明性实施例的典型存储器单元的示例；

图4图示根据说明性实施例的、包括多个存储器单元和有效位存储器单元的高速缓存存储器阵列的一个示例；

图5描绘根据说明性实施例的非门控字线驱动器的一个示例性实现；

图6描述根据说明性实施例的门控字线驱动器的一个示例性实现；

图7描绘根据说明性实施例的有效位存储器单元的示例；

图8是概述根据一个说明性实施例的、使用有效位存储器单元和门控字线驱动器的高速缓存存储器阵列的示例性操作的流程图；以及

图9是半导体设计、制造和/或测试中使用的设计处理的流程图。

具体实施方式

说明性实施例提供一种用于门控已经无效的高速缓存访问存储器（例如，基于静态随机访问存储器（SRAM）的高速缓存存储器）中的任何行的读取访问的机制。当请求对无效行的读取访问时，该行的字线驱动器将不激活。位线将停留在预充电电压，并且将消耗非常小的位线功率。有效位位置中存储的实际值仍然需要传播到阵列的输出，因为下游逻辑需要有效位数据以忽略从无效行的阵列访问返回的数据。

图1提供为可以利用高速缓存存储器阵列的数据处理环境（即，在处理器的高速缓存中）的一个示例。图1仅提供作为可以实现说明性实施例的各方面的示例数据处理环境，并且意图不在于声明或暗示关于可以使用说明性实施例的数据处理环境的类型或配置的任何限制。相反，可以利用高速缓存存储器阵列的任何环境意图在本发明的精神和范围内。

图1是根据说明性实施例的处理器100的示例性方块图。处理器100包括控制器102，其控制指令和数据进出处理器100的流动。控制器102发送控制信号给指令单元104，其包括L1高速缓存106。指令单元104发出指令给执行单元108，其也包括L1高速缓存110。执行单元108执行指令，并且保持任何得到的数据或转发任何得到的数据给例如L2高速缓存112或控制器102。执行单元108又根据需要从L2高速缓存112检索数据。指令单元104在需要时也从L2高速缓存112检索指令。控制器102发送控制以控制来自L2高速缓存112的数据的检索或存储。处理器100可以包含未示出的额外组件，并且仅仅提供作为处理器的基本表示，并且不限制本发明的范围。

本领域普通技术人员将意识到，图1中的硬件可以根据实现而变化。除了或替代图1描绘的硬件，可以使用其他内部硬件或外围设备，如闪存、等效的非易失性存储器或光盘驱动器等。此外，说明性实施例的除了可以应用于多处理器数据处理系统，而不偏离本发明的精神和范围。

此外，数据处理系统100可以采用多个不同数据处理系统的任何的形式，包括客户端计算设备、服务器计算设备、平板计算机、膝上型计算机、电话或其他通信设备、个人数字助理（PDA）等。在一些说明性示例中，数据处理系统100可以是便携式计算设备，其配置有闪存以提供用于例如操作系统文件和/或用户生成的数据的非易失性存储器。基本上，数据处理系统100可以是任何已知的或以后开发的数据处理系统而不需要架构限制。

图2图示根据说明性实施例的、包括多个存储器单元202的典型的高速缓存存储器阵列200的高级示例。存储器单元202安排为具有行204和列206的阵列。特定行204中的存储器单元202通过字线208相互连接。每行204的字线208还连接到字线驱动器210，其接收识别哪一行204要输出的来自地址解码器214的输出212，并且高速缓存存储器阵列200通过数据输出216输出对应的数据项目。特定列206中的存储器单元202通过一对位线218相互连接，该一对位线在读取/写入执行期间被驱动为互补并且传统上被预充电到电压源。真实并且互补的位线218馈送可以是感测放大器的位线评估器220，以便将差分信号转换为单端信号，用于下游逻辑使用。

在操作中，地址解码器214从外部逻辑222接收与读取/写入访问相关联的地址。地址解码器214解码该地址，并且使用输出212通知特定的一个字线驱动器210。该特定的一个字线驱动器210然后由于来自地址解码器214的信号而激活，并且如果访问是读取访问，则存储器单元202的相关联行204中的数据通过数据输出216输出，或者如果访问是写入访问，则数据写入到相关联行204中的存储器单元202。

图3描绘根据说明性实施例的典型的存储器单元（如图2的存储器单元202之一）的示例。存储器单元300形成CMOS技术中大多数的镜头随机访问存储器的基础。存储器单元300使用六个晶体管301-306来存储和访问一位。中心的晶体管301-304形成两个交叉耦合的反相器，其在包括反相器311和312的更简化的存储器单元310中示出。由于反相器311和312产生的反馈结构，反相器311上的低输入值将在反相器312上产生高值，该反相器312放大（并存储）反相器312上的低值。类似地，反相器311上的高输入值将在反相器312上产生低输入值，该反相器312将低输入值反馈回到反相器311。因此，反相器311和312将存储它们当前的逻辑值，而不管是什么值。

反相器311和312之间的线317和318经由两个n沟道传递晶体管315和316连接以分开位线319和320。晶体管315和316的栅极通过字线321驱动。在存储器阵列（如图2的存储器阵列200）中，字线321用于寻址并使能一个存储器字的所有位。只要字线321保持低，存储器单元310就从位线319和320断开连接。反相器311和312持续馈送它们自己，并且存储器单元310存储其当前值。

当字线321为高时，两个晶体管315和316导通并将反相器311和312的输入和输出连接到位线319和320。也就是说，反相器311和312将存储器单元310内存储的当前数据值驱动到位线319，并且将反相的数据值驱动到反相字线320。该数据然后可以通过位线评估器（如图2的位线评估器220）放大，并且在读取操作期间生成存储器单元310的输出值。为了将新的数据写入存储器单元310，字线321激活，并且取决于存储器单元310内存储的当前值，可能存在短路状况，并且存储器单元310内的值逐字地重写。这仅仅因为构成反相器311和312的晶体管301-304非常不稳固而工作。也就是说，因为当新的数据要写到晶体管301-304时，晶体管301-304的当前状态可以容易地用新的状态改变，所以晶体管301-304被认为不稳固。

高速缓存存储器阵列中消耗的功率的大部分来自读取访问期间位线的预充电和放电。该位线（如图2中的位线218和图3中的位线319和320）必须跨过高速缓存存储器阵列的整个高度，并且趋于是高电容性的。因为功率与电容直接成比例，所以如果高速缓存存储器阵列位线较少预充电和放电，则导致较低功耗。已知的用于节省功率阵列的方法依赖于减少电源电压以引发“休眠”模式或减少位线摆动。

说明性实施例门控已经无效的高速缓存存储器阵列中的任何行的读取访问。当请求对无效行的读取访问时，该行的字线驱动器不激活。位线都停留在预充电电压，并且消耗非常小的位线功率。说明性实施例通过每行增加存储器单元实现有效位。编程有效位要求随着任何写入操作激活字线驱动器。然而，有效位的实际写入然后通过专用写入使能信号门控。如果当字线激活时没有施加该专用写入使能信号，则没有数据驱动到有效位，并且有效位单元的内容被驱动到位线，并且读取出现。具有该有效位写入使能信息允许外部逻辑无效高速缓存存储器阵列中的任何行。下游逻辑将需要有效位数据来忽略从无效行的阵列访问返回的无效数据。

图4图示根据说明性实施例的、包括多个存储器单元402和有效位存储器单元424的高速缓存存储器阵列400的一个示例。存储器单元402安排为具有行404和列406的阵列。特定行404中的存储器单元402通过字线408相互连接。每行404的字线408还连接到门控字线驱动器410，其接收识别哪一行404要输出的来自地址解码器414的输出412以及指示该行是有效或无效的来自相关联的有效位存储器单元424的输出。特定列406中的存储器单元402以及列430中的有效位存储器单元424通过一对位线418相互连接，该一对位线在读取/写入执行期间被驱动为互补并且传统上被预充电到电压源。真实并且互补的位线418馈送可以是感测放大器的位线评估器420，以便将差分信号转换为单端信号，用于下游逻辑使用。

在操作中，地址解码器414从外部逻辑422接收与读取/写入访问相关联的地址。地址解码器414解码该地址，并且使用输出412通知与解码的地址相关联的门控字线驱动器410和非门控字线驱动器426的特定的一个。该非门控字线驱动器426的特定的一个然后由于来自地址解码器414的信号而激活，并且相关联的有效位存储器单元424中的有效位通过数据输出428输出到相关联的门控字线驱动器410。如果数据输出428中的数据指示存储器单元402的相关联的存储器单元中的数据有效，则门控字线驱动器410的特定一个由于来自地址解码器414的信号而激活，并且如果访问是读取访问，则存储器单元402的相关联行404中的数据通过数据输出416输出。在操作中，如果访问是写入访问，则数据写入到相关联行404中的存储器单元402，而不管数据输出428中的数据指示存储器单元402的相关联的存储器单元中的数据是有效或无效。

图5描绘根据说明性实施例的非门控字线驱动器（如图4的非门控字线驱动器426）的一个示例。非门控字线驱动器500包括与门502、504和506以及或门508。在操作中，如果从地址解码器（如图4的地址解码器414）接收的访问是读取访问，则读取使能read_enable信号510对与门502设为高，并且读取访问互补read_enable’信号512对与门504设为低。因为访问是读取访问，所以写入使能write_enable信号514对与门504设为低，并且写入访问互补write_enable’516对与门502设为高。因为read_enable信号510和write_enable’信号516都为高，所以与门502激活到或门508。或门508然后激活，并且利用来自地址解码器的地址解码address_decode信号518，与门506激活并且输出读取访问信号到相关联的有效位存储器单元，如图4的有效位存储器单元424。该有效位存储器单元然后输出适当的信号到相关联的门控字线驱动器，如图4的门控字线驱动器410。如果数据有效，则来自有效位存储器单元的信号将是高，如果数据无效，则来自有效位存储器单元的信号为低。

在操作中，如果从地址解码器接收的访问是写入访问，则read_enable信号510对与门502设为低，并且read_enable’信号512对与门504设为高。因为访问是写入访问，所以写入使能write_enable信号514对与门504设为高，并且write_enable’516对与门502设为低。因为write_enable信号514和read_enable’信号512都为高，所以与门504激活到或门508。或门508然后激活，并且利用来自地址解码器的地址解码address_decode信号518，与门506激活并且输出写入访问信号到相关联的有效位存储器单元。该有效位存储器单元然后输出适当的信号到相关联的门控字线驱动器，如图4的门控字线驱动器410。

图6描绘根据说明性实施例的门控字线驱动器（如图4的门控字线驱动器410）的一个示例。门控字线驱动器600包括与门602、604和606以及或门608。在操作中，如果从地址解码器（如图4的地址解码器414）接收的访问是读取访问，则读取使能read_enable信号610对与门602设为高，并且读取访问互补read_enable’信号612对与门604设为低。因为访问是读取访问，所以写入使能write_enable信号614对与门604设为低，并且写入访问互补write_enable’616对与门602设为高。因为read_enable信号610和write_enable’信号616都为高，所以与门602根据来自有效位存储器单元的有效位信号620确定是否激活。如果有效位信号620为低，则与门602不激活，相反地，如果有效位信号620为高，则与门602激活到或608。或门608然后激活，并且利用来自地址解码器的地址解码address_decode信号618，与门606激活并且输出读取访问信号到相关联的有效位存储器单元，如图4的有效位存储器单元424。

在操作中，如果从地址解码器接收的访问是写入访问，则read_enable信号610对与门602设为低，并且read_enable’信号612对与门604设为高。因为访问是写入访问，所以写入使能write_enable信号614对与门604设为高，并且write_enable’616对与门602设为低。因为write_enable信号614和read_enable’信号612都为高，所以与门604激活到或门608。或门608然后激活，并且利用来自地址解码器的地址解码address_decode信号618，与门606激活并且输出写入访问信号到相关联的存储器单元。如可以看到的，不管来自有效位存储器单元的有效位信号620，写入访问将总是出现。

尽管图5和6所示的示例包括与门和或门，并且使用高和低信号，但是本领域技术人员将意识到，其他门控机构或门控机构的组合（如与非门、或非门、反相器等）可以使用，并且使用反相信号执行类似功能而不偏离本发明的精神和范围。

图7描述根据说明性实施例的有效位存储器单元（如图4的有效位存储器单元424）的示例。类似于图3的存储器单元310的有效位存储器单元700可以使用六个晶体管来存储和访问一位。如同图3的存储器单元310，中间的四个晶体管形成两个交叉耦合的反相器，其在包括反相器711和712的更简化的有效位存储器单元700中图示。由于反相器711和712产生的反馈结构，反相器711上的低输入值将在反相器712上产生高值，该反相器712放大（并存储）反相器712上的低值。类似地，反相器711上的高输入值将在反相器712上产生低输入值，该反相器712将低输入值反馈回到反相器711。因此，反相器711和712将存储它们当前的逻辑值，而不管是什么值。

反相器711和712之间的线717和718经由两个n沟道传递晶体管715和716连接以分开位线719和720。晶体管715和716的栅极通过字线721驱动。在存储器阵列（如图2的存储器阵列200）中，字线721用于寻址并使能一个存储器字的所有位。只要字线721保持低，有效位存储器单元700就从位线719和720断开连接。反相器711和712持续馈送它们自己，并且有效位存储器单元700存储其当前值。

当字线721为高时，两个晶体管715和716导通并将反相器711和712的输入和输出连接到位线719和720。也就是说，反相器711和712将有效位存储器单元700内存储的当前数据值驱动到位线719，并且将反相的数据值驱动到反相字线720。该数据然后可以通过位线评估器（如图4的位线评估器420）放大，并且在读取操作期间生成有效位存储器单元700的输出值。为了将新的数据写入有效位存储器单元700，字线721激活，并且取决于有效位存储器单元700内存储的当前值，可能存在短路状况，并且有效位存储器单元700内的值逐字地重写。这仅仅因为构成反相器711和712的晶体管非常不稳固而工作。也就是说，因为当新的数据要写到晶体管时，晶体管的当前状态可以容易地用新的状态改变，所以构成反相器711和712的晶体管被认为不稳固。

除了上面以外，有效位存储器单元700还包括反相器722，其允许反相器711和712中存储的值的输出被输出。该输出图示为输出信号723，并且是对门控字线驱动器的输入，如图4的门控字线驱动器410作为数据输出428，以及图6的门控字线驱动器600作为有效位信号620。

因此，说明性实施例提供一种机制，用于节省实现有有效位的存储器阵列中的功率。功率节省依靠关闭对具有无效数据的任何行的读取访问。无效数据状况禁止字线驱动器激活，因此使任何位线停止放电。在写入操作器件不节省功率，因为每个位（包括有效位）必须编程为进入的值。

说明性实施例的有效位存储器单元和门控字线驱动器电路（如上面参考图4-7描述的那些）优选在集成电路设备中实现。例如，有效位存储器单元和门控字线驱动器电路可以用在用于执行乘法操作的处理器中。然而，应当意识到，在一些说明性实施例中，上述电路还可以实现为一个或多个软件例程，其近似上述电路的操作。因此，说明性实施例不仅可以在硬件设备的电路（如集成电路、处理器等）中实施，而且它们还可以实现为由处理器执行的软件指令。

图8是概述根据一个说明性实施例的、使用有效位存储器单元和门控字线驱动器的高速缓存存储器阵列的示例性操作的流程图。将理解的是，流程图图示的每个块以及流程图图示中的块的组合可以通过计算机程序指令实现。这些计算机程序指令可以提供给处理器或其他可编程数据处理装置以产生机器，使得在处理器或其他可编程数据处理装置上执行的指令创建用于实现流程图块或多个块中指定的功能。这些计算机程序指令还可以存储在计算机可读存储器或存储介质中，其可以指导处理器或其他可编程数据处理装置以特定方式起作用，使得计算机可读存储器或存储介质中存储的指令产生包括实现流程图块或多个块中指定的功能的指令部件的制造产品。

相应地，流程图图示的多个块支持用于执行指定功能的部件的组合、用于执行指定功能的步骤的组合以及用于执行指定功能的程序指令部件。还将理解的是，流程图图示的每个块以及流程图图示的多个块的组合可以由执行指定功能或步骤的专用的基于硬件的计算机系统或由专用硬件和计算机指令的组合实现。

如图8所示，操作通过高速缓存存储器阵列中的地址解码器从外部逻辑接收与读取/写入访问相关联的地址开始（步骤802）。地址解码器解码地址并通知与解码的地址相关联的非门控字线驱动器和门控字线驱动器（步骤804）。从该点起操作分支。非门控字线驱动器确定与解码的地址相关联的访问是写入访问或读取访问（步骤806）。如果在步骤806非门控字线驱动器确定访问是写入访问，则非门控字线驱动器激活，并且与写入访问相关联的数据写到与非门控字线驱动器相关联的有效位存储器单元，并且有效位存储器单元中存储的数据输出到门控字线驱动器（步骤808），此后该部分操作结束。如果在步骤806非门控字线驱动器确定访问是读取访问，则非门控字线驱动器激活，并且有效位存储器单元中存储的数据输出到门控字线驱动器（步骤810），此后该部分操作结束。

同样从步骤804起，门控字线驱动器确定与解码的地址相关联的访问是写入访问或读取访问（步骤812）。如果在步骤812门控字线驱动器确定访问是写入访问，则门控字线驱动器激活，并且与写入访问相关联的数据写到与门控字线驱动器相关联的存储器单元（步骤814），此后该部分操作结束。如果在步骤812门控字线驱动器确定访问是读取访问，则门控字线驱动器确定来自非门控字线驱动器的有效位是有效或无效（步骤816）。如果在步骤816有效位指示数据有效，则门控字线驱动器激活，并且相关联的存储器单元的行中的数据输出（步骤818），此后该部分操作结束。如果在步骤816有效位指示数据无效，则门控字线驱动器不激活（步骤820），此后该部分操作结束。

因此，说明性实施例提供有效位存储器单元和门控字线驱动器电路，其节省实现有有效位的存储器阵列中的功率。功率节省依靠关闭对具有无效数据的任何行的读取访问。无效数据状况禁止字线驱动器激活，因此使任何位线停止放电。在写入操作器件不节省功率，因为每个位（包括有效位）必须编程为进入的值。

上述电路可以是用于集成电路芯片的设计的一部分。该芯片设计可以以图形计算机编程语言创建，或者存储在计算机存储介质（如盘、带、物理硬盘驱动器或虚拟硬盘驱动器（如存储访问网络））中。如果设计者不制作芯片或用于制作芯片的光刻掩膜，则设计者直接地或间接地通过物理部件（例如通过提供存储设计的存储介质的拷贝）或电子方式（例如通过因特网）将得到的设计传输给这样的实体。存储的设计然后可以转换为用于光刻掩膜的制作的适当格式（例如，GDSII（图形数据库系统II）），其典型地包括要在晶圆上形成的所述芯片设计的多个拷贝。光刻掩膜可以用于限定要蚀刻或另外处理的晶圆（和/或其上面的各层）的区域。

得到的集成电路芯片可以以原始晶圆形式（即，作为具有多个未封装芯片的单个晶圆）作为裸片或者以封装形式由制作者发布。在后者情况下，芯片可以安装在单芯片封装（如塑料载体，具有附接到母板或其他更高层载体的导线）中或多芯片封装（如陶瓷载体，其具有任一或两个表面互连或内埋的互连）。

在任何情况下，芯片然后可以与其他芯片、分立的电路元件和/或作为（a）中间产品（如母板）或（b）终端产品的任一的一部分的其他信号处理设备集成。终端产品可以是包括集成电路芯片的任何产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备和中央处理器的高级计算机产品。此外，可以提供集成芯片的终端产品可以包括游戏机、游戏控制台、手持式计算设备、个人数字助理、通信设备（如无线电话等）、膝上型计算设备、桌面计算设备、服务器计算设备或任何其他计算设备。

图9示出例如在半导体IC逻辑设计、仿真、测试、版图设计和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构以生成图4-7中所示的本发明实施例的逻辑或另外功能的等效表示的处理和机制。设计流程900处理和/或生成的设计结构可以在机器可读传输或存储介质上编码，以便包括在数据处理系统上执行时生成硬件组件、电路、设备或系统的逻辑、结构或另外的功能的等效表示的数据和/或指令。

图9图示包括优选由设计处理910处理的输入设计结构920的多个这样的设计结构。设计结构920可以是由设计处理910生成和处理以产生硬件设备的逻辑等效的功能表示的逻辑仿真设计结构。设计结构920还可以或者可替代地可以包括在由设计处理910处理时生成硬件设备的物理结构的功能表示的数据和/或程序。无论表示功能和/或结构设计特征，设计结构920可以使用诸如由核心开发者/设计者实现的电子计算机辅助设计（ECAD）生成。当编码在机器可读数据传输或存储介质上时，设计结构920可以被设计处理910内的一个或多个硬件和/或软件模块访问和处理，以仿真或另外功能地表示电子组件、电路、电子或逻辑模块、装置、设备或系统，如图5-11所示的那些。这样，设计结构920可以包括文件或其他数据结构，其包括人和/或机器可读的源代码、编译的结构和计算机可执行代码结构，其在由设计或仿真数据处理系统处理时，功能地仿真或者另外表示硬件逻辑设计的其他层次或电路。这样的数据结构可以包括硬件描述语言（HDL）设计实体或符合和/或其他数据结构，其兼容低级HDL设计语言（如Verilog和VHDL（非常高速集成电路HDL））和/或高级设计语言（如C或C++）。

设计处理910优选采用和并入硬件和/或软件模块，用于合成、翻译或另外处理图5-11所示的组件、电路、设备或逻辑结构的设计/仿真功能等效，以便生成可以包含设计结构（如设计结构920）的网表980。网表980例如可以包括表示布线列表、分立组件、逻辑门、控制电路、I/O设备、模型等的编译或另外处理的数据结构，其描述与集成电路设计中的其他元件和电路的连接。网表980可以使用迭代处理合成，在该迭代处理中，网表980根据设备的参数和设计规范被重复合成一次或多次。利用在此描述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上。该介质可以是非易失性存储介质，如磁或光盘驱动器、致密闪存、或其他闪存存储器。此外，或者在替代物中，该介质可以是系统或高速缓存存储器、缓冲空间、或电或光传导设备以及在其上数据分组可以经由因特网或其他适当的联网部件传输和中间存储的材料。

设计处理910可以包括硬件和软件模块，用于处理包括网表980的多种输入数据结构类型。这样的数据结构类型例如可以驻留在库元件930内，并且对于给定的制造技术可以包括一组共同使用的元件、电路和设备，包括模块、版图和符号表示（例如，不同的技术节点32nm、45nm、90nm等）。数据结构类型还可以包括设计规范940、特征化数据950、验证数据960、设计规则970和测试数据文件985，其可以包括输入测试模式、输出测试结果和其他测试信息。设计处理910还可以包括用于执行标准电路设计处理（如时序分析、验证、设计规则检验、放置和路线操作等）的模块。

设计处理910采用和并入众所周知的逻辑和物理设计工具（如HDL编译器和仿真模块建立工具）以及描述的支持数据结构的一些或全部一起到处理设计结构920，以生成第二设计结构990。类似于设计结构920，设计结构990优选包括驻留在传输或数据存储介质上的一个或多个文件、数据结构或其他计算机编码的数据或指令，并且在通过ECAD系统处理时，生成图5-11所示的本发明的实施例的一个或多个的逻辑或另外功能上等效的形式。在一个实施例中，设计结构990包括编译的、可执行HDL仿真模块，其功能地仿真图5-11所示的设备。

设计结构990还可以采用用于集成电路的版图数据的交换的数据格式和/或符号数据格式（例如，GDSII（GDS2）中存储的信息、GL1、OASIS（开放原图系统交换标准）、地图文件或用于存储这样的设计数据结构的任何其他适当格式）。设计结构990可以包括如例如符号数据、地图文件、测试数据文件、设计内容文件、制造数据、版图参数、布线、金属的层次、过孔、形状、用于通过制造线路由的数据、和被半导体制造工具处理以制作图5-11所示的本发明的实施例的任何其他数据。设计结构990然后可以进行到阶段995，其中例如设计结构990进行到下线（tape-out）、送交给制造商、送交给掩膜机构、送交给其他设计机构、发回给消费者等。

已经呈现本发明的描述用于说明和描述的目的，并且意图不在于是穷尽的或将本发明限制为描述的形式。许多修改和变化对于本领域普通技术人员是明显的。选择和描述实施例以便最好地说明本发明的原理、实际应用，并且允许本领域普通技术人员理解，具有各种变化的实施例的本发明适于预期的特定使用。

Claims

1.一种高速缓存访问存储器中的方法，用于门控已经无效的高速缓存访问存储器中的任何行的读取访问，所述方法包括：

通过高速缓存访问存储器中的地址解码器，发送存储器访问到与所述存储器访问相关联的非门控字线驱动器和门控字线驱动器；

通过非门控字线驱动器，确定所述存储器访问是写入访问或读取访问；

响应于非门控字线驱动器确定所述存储器访问是读取访问，通过非门控字线驱动器，输出有效位存储器单元中存储的数据到门控字线驱动器；

通过门控字线驱动器，确定所述存储器访问是写入访问或读取访问；

响应于门控字线驱动器确定所述存储器访问是读取访问，通过门控字线驱动器，确定通过非门控字线驱动器来自有效位存储器单元的数据指示有效数据或无效数据；以及

响应于数据无效，通过门控字线驱动器，拒绝与门控字线驱动器相关联的存储器单元的行中的数据的输出。

2.如权利要求1所述的方法，还包括：

响应于数据有效，通过门控字线驱动器，通知与门控字线驱动器相关联的存储器单元的行以输出数据。

3.如权利要求1或权利要求2所述的方法，还包括：

响应于非门控字线驱动器确定所述存储器访问是写入访问，通过非门控字线驱动器，将与写入访问相关联的数据写入与非门控字线驱动器相关联的有效位存储器单元；

通过非门控字线驱动器，输出有效位存储器单元中存储的数据到门控字线驱动器；以及

响应于门控字线驱动器确定所述存储器访问是写入访问，通过门控字线驱动器，将与写入访问相关联的数据写入与门控字线驱动器相关联的存储器单元的行。

4.如权利要求1所述的方法，其中所述非门控字线驱动器是多个非门控字线驱动器之一，其中所述门控字线驱动器是多个门控字线驱动器之一，并且其中地址解码器通过以下方式确定将发送存储器访问到多个非门控字线驱动器中的哪一个非门控字线驱动器和多个门控字线驱动器中的哪一个门控字线驱动器：

通过地址解码器解码与从外部逻辑接收的存储器访问相关联的地址。

5.如权利要求1所述的方法，其中非门控字线驱动器包括：

第一与门和第二与门，其中第一与门具有读取使能read_enable信号和写入访问互补信号write_enable’的输入，并且其中第二与门具有读取互补信号read_enable’和写入使能write_enable信号的输入；

或门，其中所述或门接收来自第一与门的输出和来自第二与门的输出作为输入；以及

第三与门，其接收来自所述或门的输出作为第一输入以及地址解码address_decode信号作为第二输入，其中

响应于接收写入访问：

所述read_enable信号对第一与门设为低，所述read_enable’信号对第二与门设为高，所述write_enable信号对所述第二与门设为高，并且所述write_enable’信号对所述第一与门设为低；

响应于所述write_enable信号和所述read_enable’信号两者都为高，第二与门对所述或门输出，并且所述或门对第三与门输出；以及

响应于接收来自所述或门的输出以及利用所述address_decode信号，第三与门输出写入访问信号到有效位存储器单元；

响应于接收读取访问：

所述read_enable信号对第一与门设为高，所述read_enable’信号对第二与门设为低，所述write_enable信号对所述第二与门设为低，并且所述write_enable’信号对所述第一与门设为高；

响应于所述read_enable信号和所述write_enable’信号两者都为高，第一与门对所述或门输出，并且所述或门对第三与门输出；以及

响应于接收来自所述或门的输出以及利用所述address_decode信号，第三与门输出读取访问信号到有效位存储器单元。

6.如权利要求1所述的方法，其中门控字线驱动器包括：

第一与门和第二与门，其中第一与门具有读取使能read_enable信号、写入访问互补信号write_enable’和有效位信号的输入，并且其中第二与门具有读取互补信号read_enable’和写入使能write_enable信号的输入；

响应于接收写入访问：

响应于接收读取访问：

响应于所述read_enable信号和所述write_enable’信号两者都为高并且所述有效位信号为高，第一与门对所述或门输出，并且所述或门对第三与门输出；

响应于接收来自所述或门的输出以及利用所述address_decode信号，第三与门输出读取访问信号到有效位存储器单元；以及

响应于所述read_enable信号和所述write_enable’信号两者都为高并且所述有效位信号为低，第一与门不能对所述或门输出信号，从而不允许读取访问发生。

7.如权利要求1所述的方法，其中有效位存储器单元包括：

与反相器逻辑耦合的存储器单元逻辑，其中所述反相器逻辑在有效位存储器单元的存储器访问时，输出存储器单元逻辑中的第一反相器和第二反相器中存储的值到门控字线驱动器。

8.一种高速缓存访问存储器，包括：

高速缓存访问存储器中的地址解码器，用于发送存储器访问到与所述存储器访问相关联的非门控字线驱动器和门控字线驱动器；

非门控字线驱动器，用于确定所述存储器访问是写入访问或读取访问，以及用于响应于非门控字线驱动器确定所述存储器访问是读取访问，输出有效位存储器单元中存储的数据到门控字线驱动器；

门控字线驱动器，用于确定所述存储器访问是写入访问或读取访问，用于响应于门控字线驱动器确定所述存储器访问是读取访问，确定通过非门控字线驱动器来自有效位存储器单元的数据指示有效数据或无效数据，以及响应于数据无效，拒绝与门控字线驱动器相关联的存储器单元的行中的数据的输出。

9.如权利要求8所述的高速缓存访问存储器，还包括：

响应于数据有效，门控字线驱动器通知与门控字线驱动器相关联的存储器单元的行以输出数据。

10.如权利要求8或9所述的高速缓存访问存储器，还包括：

响应于非门控字线驱动器确定所述存储器访问是写入访问，非门控字线驱动器将与写入访问相关联的数据写入与非门控字线驱动器相关联的有效位存储器单元；以及

非门控字线驱动器输出有效位存储器单元中存储的数据到门控字线驱动器，以及响应于门控字线驱动器确定所述存储器访问是写入访问，将与写入访问相关联的数据写入与门控字线驱动器相关联的存储器单元的行。

11.如权利要求8所述的高速缓存访问存储器，其中所述非门控字线驱动器是多个非门控字线驱动器之一，其中所述门控字线驱动器是多个门控字线驱动器之一，并且其中地址解码器通过解码与从外部逻辑接收的存储器访问相关联的地址，确定将发送存储器访问到多个非门控字线驱动器中的哪一个非门控字线驱动器和多个门控字线驱动器中的哪一个门控字线驱动器。

12.如权利要求8所述的高速缓存访问存储器，其中其中非门控字线驱动器包括：

响应于接收写入访问：

响应于接收读取访问：

13.如权利要求8所述的高速缓存访问存储器，其中门控字线驱动器包括：

响应于接收写入访问：

响应于接收读取访问：

14.如权利要求8所述的高速缓存访问存储器，其中有效位存储器单元包括：

15.一种设计处理中使用的机器可读介质中体现的设计结构，所述设计结构包括：

表示非门控字线驱动器的第一设计结构元件，其：

从表示地址解码器的第二设计结构元件接收存储器访问；

确定存储器访问是写入访问或读取访问；以及

响应于确定存储器访问是读取访问，输出表示有效位存储器单元的第三设计结构元件中存储的数据到表示门控字线驱动器的第四设计结构元件；以及

表示门控字线驱动器的第四设计结构元件，其：

确定存储器访问是写入访问或读取访问；

响应于存储器访问是读取访问，确定通过非门控字线驱动器来自有效位存储器单元的数据指示有效数据或无效数据；以及

响应于数据无效，拒绝与表示门控字线驱动器的第四设计结构元件相关联的、表示存储器单元的行的第五设计结构元件中的数据的输出。

16.如权利要求15所述的设计结构，还包括：

响应于数据有效，通过表示门控字线驱动器的第四设计结构元件，通知与表示门控字线驱动器的第四设计结构元件相关联的、表示存储器单元的行的第五设计结构元件以输出数据。

17.如权利要求15或16所述的设计结构，还包括：

响应于表示非门控字线驱动器的第一设计结构元件确定所述存储器访问是写入访问：

将与写入访问相关联的数据写入表示有效位存储器单元的第三设计结构元件；

输出表示有效位存储器单元的第三设计结构元件中存储的数据到表示门控字线驱动器的第四设计结构元件；以及

响应于表示门控字线驱动器的第四设计结构元件确定所述存储器访问是写入访问：

将与写入访问相关联的数据写入表示存储器单元的行的第五设计结构元件。

18.如权利要求15所述的设计结构，其中所述表示非门控字线驱动器的第一设计结构元件是表示多个非门控字线驱动器的第六设计结构元件之一，其中表示所述门控字线驱动器的第四设计结构元件是表示多个门控字线驱动器的第七设计结构元件之一，并且其中表示地址解码器的第二设计结构元件通过以下方式确定将发送存储器访问到表示多个非门控字线驱动器的第六设计结构元件中的哪一个非门控字线驱动器和表示多个门控字线驱动器的第七设计结构元件中的哪一个门控字线驱动器：

通过表示地址解码器的第二设计结构元件解码与从表示外部逻辑的第八设计结构元件接收的存储器访问相关联的地址。

19.如权利要求15所述的设计结构，其中表示非门控字线驱动器的第一设计结构元件包括：

响应于接收写入访问：

响应于接收来自所述或门的输出以及利用所述address_decode信号，第三与门输出写入访问信号到表示有效位存储器单元的第三设计结构元件；

响应于接收读取访问：

响应于接收来自所述或门的输出以及利用所述address_decode信号，第三与门输出读取访问信号到表示有效位存储器单元的第三设计结构元件。

20.如权利要求15所述的设计结构，其中表示门控字线驱动器的第四设计结构元件包括：

响应于接收写入访问：

响应于接收读取访问：

响应于所述read_enable信号和所述write_enable’信号两者都为高，第一与门对所述或门输出，并且所述或门对第三与门输出；

响应于接收来自所述或门的输出以及利用所述address_decode信号，第三与门输出读取访问信号到表示有效位存储器单元的第三设计结构元件；以及

21.如权利要求15所述的设计结构，其中表示有效位存储器单元的第三设计结构元件包括：

与反相器逻辑耦合的存储器单元逻辑，其中所述反相器逻辑在表示有效位存储器单元的第三设计结构元件的存储器访问时，输出存储器单元逻辑中的第一反相器和第二反相器中存储的值到表示门控字线驱动器的第四设计结构元件。

22.如权利要求15所述的设计结构，其中设计结构包括网表。

23.如权利要求15所述的设计结构，其中设计结构驻留在存储介质上，作为用于集成电路的版图数据的交换的数据格式。

24.如权利要求15所述的设计结构，其中设计结构包括测试数据、特征化数据、验证数据或设计规范的至少一个。