CN113808646A - 存储器电路以及在其中传输数据的方法 - Google Patents

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Abstract

公开了一种存储器电路，包括多个字线、耦合至多个字线的字线驱动器以及耦合至多个字线的升压电路。该字线驱动器被配置为在多个字线的第一字线上输出第一字线信号，并且升压电路包括被配置为承载第一电源电压的第一节点，并被配置为响应于脉冲信号和第一字线信号而将多个字线中的第一字线耦合至第一节点。本发明的实施例还公开了一种在存储器电路中传输数据的方法。

Description

存储器电路以及在其中传输数据的方法
技术领域
本发明的实施例涉及存储器电路以及在其中传输数据的方法。
背景技术
存储器阵列数据访问包括受集成电路(IC)特性(诸如寄生电阻和电容电平、工作电压以及温度和制造工艺变化)影响的读操作和写操作。这些特性的影响通常与在读操作和写操作期间访问数据和消耗功率的速度有关。
发明内容
根据本发明实施例的一个方面，提供了一种存储器电路，包括：多个字线；字线驱动器，耦合至多个字线并被配置为在多个字线中的第一字线上输出第一字线信号；以及升压电路，包括被配置为承载第一电源电压的第一节点，其中，升压电路耦合至多个字线并被配置为响应于脉冲信号和第一字线信号而将多个字线中的第一字线耦合至第一节点。
根据本发明实施例的另一个方面，提供了一种在存储器电路中传输数据的方法，方法包括：使用控制电路来生成行解码信号集和脉冲信号；基于行解码信号集，使用字线驱动器来激活字线的第一端；基于脉冲信号，使用升压电路来激活字线的第二端；以及
在激活字线的第一和第二端之后，对耦合至字线的存储器单元执行读或写操作。
根据本发明实施例的又一个方面，提供了一种存储器电路，包括：第一多个字线；字线驱动器，耦合至第一多个字线并位于第一多个字线的第一端处；以及第一升压电路，耦合至第一多个字线并位于第一多个字线的与第一端相对的第二端。其中，字线驱动器被配置为响应于多个信号中的对应信号而激活第一多个字线中的每个字线，并且升压电路被配置为响应于多个信号中的对应信号而激活第一多个字线中的每个字线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的存储器电路的示意图。
图2是根据一些实施例的存储器电路的示意图。
图3A和图3B是根据一些实施例的字线升压电路的示意图。
图4是根据一些实施例的存储器电路操作参数的示意图。
图5是根据一些实施例的地址解码方案的示意图。
图6是根据一些实施例的存储器电路的示意图。
图7是根据一些实施例的在存储器电路中传输数据的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下文描述部件、值、操作、材料、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。可预期其他部件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如在…之下、在…下方、下部、在…之上、上部等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在各种实施例中，与其中存储器电路不包括字线升压电路的方法相比，包括字线升压电路的存储器电路能够生成具有较短上升和下降时间的字线信号。在一些实施例中，通过使用时钟脉冲信号来升压字线信号，对应字线能够包括单个金属层，从而与其中存储器电路不包括字线升压电路并且字线包括多个金属层的方法相比提高布线灵活性。
图1是根据一些实施例的存储器电路100的示意图。存储器电路100是包括存储器组100A和100B、全局控制电路100C和全局输入输出(I/O)电路100D的IC。存储器组100A和100B中的每一个包括阵列110的一个或多个实例、耦合至字线驱动器130和本地I/O电路140中的每个的一个或多个实例的本地控制电路120，以及耦合至相邻的本地I/O电路140的升压电路150的一个或多个实例。阵列110的每个实例耦合至字线驱动器130、本地I/O电路140和升压电路150中的每个的相邻实例。
在图1中描绘的实施例中，存储器组100A和100B中的每一个包括阵列110的四个实例，该等实例包括耦合至位线BLN和字线WLN的存储器单元MC的实例，图1中描绘的每个实例的代表性实例。每个位线BLN耦合至相邻的本地I/O电路140，并且每个字线WLN耦合至相邻的字线驱动器130和相邻的升压电路150。在一些实施例中，存储器组100A或100B中的一个或两个包括少于或多于存储器阵列110的四个实例。
在一些实施例中，存储器电路100不包括存储器组100A或100B中的一个，除了存储器组100A和100B之外还包括一个或多个存储器组(未示出)，或包括具有不同于图1所示的配置的存储器组100A和/或100B，例如包括升压电路150的单个实例。
出于说明的目的，简化了存储器电路100。在各种实施例中，除了图1中描绘的那些元件之外，存储器电路100还包括各种元件，或以其他方式被布置为执行下文讨论的操作。
两个或多个电路元件被认为是基于两个或多个电路元件之间的一个或多个直接信号连接和/或一个或多个间接信号连接(包括一个或多个逻辑器件，例如，反相器或逻辑门)耦合的。在一些实施例中，两个或多个耦合的电路元件之间的信号通信能够被一个或多个逻辑器件修改，例如，反转或有条件地进行。
存储器单元MC是被配置为存储由逻辑状态表示的位数据的电气、机电、电磁或其他器件。存储器单元MC的逻辑状态能够在写操作中被编程并且在读操作中被检测。在一些实施例中，逻辑状态对应于存储在给定存储器单元MC中的电荷的电压电平。在一些实施例中，逻辑状态对应于给定存储器单元MC的元件的物理性质，例如，电阻或磁取向。
在一些实施例中，存储器单元MC包括静态随机存取存储器(SRAM)单元。在各种实施例中，SRAM单元包括五晶体管(5T)SRAM单元、六晶体管(6T)SRAM单元、八晶体管(8T)SRAM单元、九晶体管(9T)SRAM单元或具有其他数量的晶体管的SRAM单元。在一些实施例中，存储器单元MC包括动态随机存取存储器(DRAM)单元或其他能够存储位数据的存储器单元类型。
存储器单元MC包括一个或多个选择晶体管(未示出)，每个选择晶体管包括耦合至对应的字线WLN的栅极和耦合至对应的位线BLN的源极/漏极(S/D)端子，由此，存储器单元MC被配置为响应于对应字线WLN上的字线信号(图1未示出)而选择性地耦合至对应位线BLN。在图1所示的实施例中，在操作中，存储器单元MC的每个实例被配置为响应于字线信号的单个实例而选择性地耦合至位线BLN的单个实例。在一些实施例中，存储器单元MC的至少一个实例被配置为响应于字线信号的一个或多个实例而选择性地耦合至多于一个的位线BLN实例。
全局控制电路100C是被配置为生成和接收被配置为控制存储器电路100的顶层操作的一个或多个地址、时钟、时钟脉冲、控制和/或数据信号(未示出)的电子电路。全局I/O电路100D的每个实例是被配置为响应于地址、时钟、时钟脉冲、控制和/或数据信号中的一个或多个而执行存储器电路100的顶层I/O操作的电子电路。
本地控制电路120的每个实例是被配置为响应于地址、时钟、时钟脉冲、控制和/或数据信号中的一个或多个而对本地I/O电路140和字线驱动器130的相邻实例进行控制操作以控制阵列110的对角线相邻的实例的操作的电子电路。
本地I/O电路140和字线驱动器130的每个实例是被配置为响应于地址、时钟、时钟脉冲、控制和/或数据信号中的一个或多个而部分地控制阵列110的相邻实例的I/O电路的操作的电子电路，从而对存储器单元MC的对应实例执行读操作和写操作。
每个阵列110的存储器单元MC按字分组，使得给定字的每个存储器单元MC耦合至单个对应的字线WLN，每个阵列110由此被配置为使得在存储器单元上同时执行读操作和写操作MC对应于给定的单词。在图1所示的实施例中，存储器单元MC的字对应于每个阵列110的行，并且字线WLN电平取向。在一些实施例中，存储器组100A或100B的一个或多个实例包括阵列110的一个或多个实例，该等阵列以其他方式被定向为使得对对应于给定字的存储器单元MC同时执行读操作和写操作。
在对存储器单元MC的给定字执行读操作和写操作期间，相邻字线驱动器130被配置为通过生成具有高或低逻辑状态中的一个的对应字线信号来激活对应的字线WLN，该高或低逻辑状态被配置为将每个字的存储器单元MC耦合至一个或多个对应位线BLN。相邻字线驱动器130被配置为还通过生成具有高逻辑状态或低逻辑状态中的另一个的字线信号来去激活对应的字线WLN，该高逻辑状态或低逻辑状态被配置为将字的每个存储器单元MC与一个或多个对应位线BLN去耦。
升压电路150的每个实例是电子电路，该电子电路被配置为响应于相邻字线WLN上的字线信号以及受相邻本地I/O电路控制的地址、时钟、时钟脉冲或控制信号中的一个或多个而140在操作中将相邻的字线WLN耦合至被配置为具有对应于对应的字线信号的高或低逻辑状态的电压电平的节点(图1未示出)。在图1所示的实施例中，升压电路150的每个实例与阵列110的多个实例相邻。在一些实施例中，升压电路150的每个实例与阵列110的单个实例相邻。
字线和耦合至该字线的存储器单元的栅极，例如字线WLN和存储器单元MC的栅极，具有寄生电阻和电容电平，这些寄生电阻和电容电平随电阻和电容电平增加而增加对应字线信号的上升和下降时间。通过上面讨论的配置，存储器电路100的每个字线WLN在字线WLN的第一端耦合至相邻的字线驱动器130，并且在与第一端相对的第二端耦合至相邻的升压电路150。如下面进一步讨论，由此在读操作和写操作中在两端的每一个处激活给定的字线WLN，使得与存储器电路不包括字线升压电路的方法相比，减小寄生电阻和电容的影响，并且减少上升和下降时间。
在一些实施例中，基于减小的寄生电阻和电容的影响，每个字线WLN在存储器电路100的单个金属层内包括一个或多个金属部，因此每个字线WLN的整体位于单个金属存储器储器电路层100内。在此类实施例中，与字线在存储器电路的多个金属层中的每个金属层中包括至少一个金属部的方法相比，包括字线WLN的存储器电路100需要更少的布线资源。
图2是根据一些实施例的存储器电路100的一部分的示意图。在非限制性实例中，图2描绘了上面关于图1讨论的阵列110、本地控制电路120、字线驱动器130、本地I/O电路140和升压电路150中的每个的一个实例。代替字线WLN的单个代表性实例，图2描绘了被配置为携带相应字线信号WL[0]-WL[7]的代表性字线WLN[0]-WLN[7]。图2还描绘图1中未描绘的字线驱动器130和本地I/O电路140中的每个的元件。
出了说明的目的，例如通过省略如图1所示的存储器单元MC和位线BLN的代表性实例来简化图2。在各种实施例中，除了图2中所描绘的那些元件之外，阵列110、本地控制电路120、字线驱动器130和本地I/O电路140中的每个还包括一个或多个元件。下面关于图3A和图3B讨论升压电路150的细节。
上面关于图1讨论的本地控制电路120和全局控制电路100C共同地被配置为接收对应于阵列110的字线WLN(例如，代表字线WLN[0]-WLN[7])的行地址并生成行根据行地址来对具有逻辑状态的脉冲信号进行解码和计时。在图2所示的实施例中，存储器电路100被配置为接收对应于阵列110的256行和字线WLN的八位行地址，并生成行解码信号XA<0>-XA<7>和XB<0>-XB<7>(由子集XA<0>-XA<3>、XB<0>和XB<1>表示)和时钟脉冲信号CKP_WL[1]-CKP_WL[4](统称为时钟脉冲信号CKP_WL[m])。在一些实施例中，时钟脉冲信号CKP_WL[m]被称为脉冲信号CKP_WL[m]。在一些实施例中，存储器电路100被配置为使用下面关于图5讨论的地址解码方案500来生成行解码信号XA<0>-XA<7>和XB<0>-XB<7以及时钟脉冲信号CKP_WL[1]-CKP_WL[4]。
在图2所示的实施例中，字线驱动器130包括多个与门、与非门和反相器(未标记)。每个与门包括两个输入端子和一个输出端子。每个与非门包括耦合至对应的与门的输出端子的输入端子、耦合至本地控制电路120的输入端子以及输出端子。每个反相器包括：输入端子，耦合至对应的与非门的输出端子；以及输出端子，耦合至字线WLN[0]-WLN[7]中的对应一个(通常称为字线WLN[n])。
每个与门的输入端子被配置为从本地控制电路120接收对应的成对的行解码信号对XA<0>-XA<7>和XB<0>-XB<7>，并且与门被配置为响应于对应的行解码信号对XA<0>-XA<7>和XB<0>-XB<7>的逻辑状态来在具有逻辑状态的输出端子处生成对应的输出信号(未标记)。每个与非门的输入端子被配置为接收对应的与门输出信号和时钟脉冲信号CKP_WL[1]-CKP_WL[4]中的一个，并且与非门由此被配置为响应于对应的与门输出信号和时钟脉冲信号CKP_WL[1]-CKP_WL[4]中的一个来在输出端子处生成具有逻辑状态和逻辑状态转变时序的对应字线条信号(未标记)。由此，每个反相器的输入端子被配置为接收对应的字线条信号，并且反相器由此被配置为在响应于对应字线条信号而具有逻辑状态和逻辑状态转变时序的对应字线WLN[n]上生成对应的字线信号WL[n]，该等表示为图2中的字线信号WL[0]-WL[7]。
基于基于接收到的行地址而生成的解码信号XA<0>-XA<7>和XB<0>-XB<7>和时钟脉冲信号CKP_WL[1]-CKP_WL[4]，存储器电路100和字线驱动器130由此被配置为在对应的字线WLN[n]上生成每个字线信号WL[n]。在一些实施例中，存储器电路100和字线驱动器130进一步被配置为基于接收到的行地址来在对应的字线WLN[n]上生成每个字线信号WL[n]，例如通过包括少于或多于四个时钟脉冲信号和/或包括少于或多于256行和字线WLN[n]。
在图2所示的实施例中，本地I/O电路140包括反相器I1-I3。反相器I1包括耦合至本地控制电路120的输入端子。反相器I2包括耦合至反相器I1的输出端的输入端子和耦合至升压电路150的输出端子。反相器I3包括耦合至反相器I2的输出端的输入端子和耦合至升压电路150的输出端子。本地I/O电路140还包括信号线(未标记)，该信号线耦合至本地控制电路120和升压电路150中的每个并被配置为传播下面关于图3A和图3B讨论的信号SLPM。
本地I/O电路140由此被配置为在反相器I1的输入端子处从本地控制电路120接收时钟脉冲信号CKP_WL，在反相器I1的输出端子处生成与时钟脉冲信号CKP_WL互补的时钟脉冲信号CKPB_WL，在反相器I2的输出端子处生成与时钟脉冲信号CKPB_WL互补的时钟脉冲信号CKP，并在反相器I3的输出端子处生成与时钟脉冲信号CKP互补的时钟脉冲信号CKPB。
本地控制电路120被配置为生成时钟脉冲信号CKP_WL，该时钟脉冲信号的逻辑状态对应于时钟脉冲信号CKP_WL[m]的集体逻辑状态。在图2所示的实施例中，本地控制电路120被配置为生成具有高逻辑状态的时钟脉冲信号CKP_WL，该高逻辑状态对应于具有高逻辑状态的时钟脉冲信号CKP_WL[m]中的任一个或多个，并以其他方式具有低逻辑状态。在一些实施例中，本地控制电路120被配置为生成具有低逻辑状态的时钟脉冲信号CKP_WL，该低逻辑状态对应于具有低逻辑状态的时钟脉冲信号CKP_WL[m]中的任何一个或多个，并以其他方式具有高逻辑状态。
如下面关于图3A和图3B讨论，存储器电路100和本地I/O电路140由此被配置为生成时钟脉冲信号CKP和CKPB以及信号SLPM，该等信号可被升压电路150使用，以响应于字线驱动器130在读或写操作中在对应字线WLN[n]的另一端生成字线信号WL[n]来在对应字线WLN[n]的一端处使每个字线信号WL[n]升压。在一些实施例中，以其他方式，例如通过省略反相器I1或包括反相器I1-I3以及一个或多个反相器，对存储器电路100和本地I/O电路140，例如进行配置，以生成可由信号升压电路150使用来使每个字线信号WL[n]升压的时钟脉冲信号CKP和CKPB以及信号SLPM。
图3A和图3B是根据一些实施例的升压电路150的示意图。图3A描绘对应于字线WLN[n]的单个实例的升压电路150的元件，并且图3B描绘对应于一组N+1个字线WLN[0]-WLN[N](例如，图2中所示的字线WLN[0]-WLN[4])的升压电路150的元件。
图3A和图3B中的每个包括：第一电源节点，被配置为具有共同表示为VDD的第一电源电压；第二电源节点，被配置为具有小于第一电源电压的第二电源电压(统称为VDDHD)；以及参考节点，被配置为具有参考电压(例如，接地)(统称为VSS)。PMOS晶体管P1耦合在第一与第二电源节点VDD和VDDHD之间，并且NMOS晶体管N1耦合在字线WLN[n]与参考节点VSS之间。
图3A还包括耦合在第二电源节点VDDHD与字线WLN[n]之间的PMOS晶体管P2、串联耦合在第二电源节点VDDHD与参考节点VSS之间的PMOS晶体管P3以及NMOS晶体管N2和N3、以及与PMOS晶体管P3并联耦合的PMOS晶体管P4。PMOS晶体管P2的栅极以及PMOS晶体管P3和P4以及NMOS晶体管N2中的每个的S/D端子在节点NDO处彼此耦合。PMOS晶体管P3和NMOS晶体管N2中的每个的栅极耦合至字线WLN[n]。
PMOS晶体管P1的栅极被配置为接收信号SLPM，NMOS晶体管N1的栅极被配置为接收时钟脉冲信号CKPB，PMOS晶体管P4中的每个和NMOS晶体管N3的栅极被配置为接收时钟脉冲信号CKP，PMOS晶体管P3和NMOS晶体管N2由此被配置为接收字线信号WL[n]，并且PMOS晶体管P2的栅极由此被配置为从节点NDO接收信号BOOST。
PMOS晶体管P3和P4以及NMOS晶体管N2和N3由此被配置为与非门G1，包括被配置为从字线WLN[n]接收字线信号WL[n]的输入端子、被配置为接收时钟脉冲信号CKP的输入端子，以及对应于节点NDO对应的输出端子，在该节点NDO上生成响应于字线信号WL[n]和时钟脉冲信号CKP的逻辑状态而具有逻辑状态的信号BOOST。
在操作(例如，读或写操作)中，与非门G1由此被配置为而生成信号BOOST，该信号BOOST响应于具有高逻辑状态的字线信号WL[n]和时钟脉冲信号CKP中的每个而具有低逻辑状态，并以其他方式具有高逻辑状态。因此，PMOS晶体管P2被配置为通过响应于信号BOOST具有低逻辑状态而接通而选择性地将字线WLN[n]耦合至电源节点VDDHD，并通过响应于具有高逻辑状态的信号BOOST而关断来选择性地将字线WLN[n]与电源节点VDDHD去耦。
因此，NMOS晶体管N1被配置为通过响应于时钟脉冲信号CKPB具有高逻辑状态而接通而选择性地将字线WLN[n]耦合至电源节点VSS，并通过响应于具有高逻辑状态的时钟脉冲信号CKPB而关断来选择性地将字线WLN[n]与电源节点VSS去耦。由于时钟脉冲信号CKPB与时钟脉冲信号CKP互补，因此升压电路150被配置为仅在字线WLN[n]基于具有低逻辑状态的时钟脉冲信号CKPB而选择性地从参考节点VSS去耦时才响应于时钟脉冲信号CKP具有低逻辑状态而将字线WLN[n]选择性地耦合至电源节点VDDHD。
通过上面讨论的配置，升压电路150被配置为响应于从本地I/O电路140接收到的对应的字线信号WL[n]和时钟脉冲信号CKP并基于时钟脉冲信号CKP_WL而激活字线WLN[n]的相邻端，如下面关于图4进一步讨论。
在图3A和图3B所示的实施例中，存储器电路100被配置为生成信号SLPM(在一些实施例中被称为功率管理信号SLPM)，该信号在省电模式下具有高逻辑状态，而在对应于读操作和写操作的有源模式下具有低逻辑状态。在省电模式下，具有高逻辑状态的信号SLPM使PMOS晶体管P1关断，以选择性地将电源节点VDDHD与电源节点VDD去耦，使得电源电压VDDHD存在于电源节点VDDHD上。在有源模式下，具有高逻辑状态的信号BOOST使PMOS晶体管P1接通，以选择性地将电源节点VDDHD耦合至电源节点VDD，使得电源电压VDD存在于电源节点VDDHD上。与处于有源模式下的电源节点VDDHD上的电源电压VDD相比，在省电模式下在电源节点VDDHD上存在的电源电压VDDHD低于电源电压VDD，从而降低晶体管泄漏电流电平。
在一些实施例中，例如通过包括NMOS晶体管和与信号SLPM互补的信号而不是PMOS晶体管P1和信号SLPM来对包括升压电路150的存储器电路100进行配置，由此电源节点VDDHD在省电模式期间与电源节点VDD去耦，并在有源模式下耦合至电源节点VDD。
在一些实施例中，升压电路150不包括PMOS晶体管P1，并且PMOS晶体管P2被配置为将字线WLN[n]耦合至电源节点VDD/从电源节点VDD去耦。
图3B示出表示为字线WLN[0]-WLN[N]、NMOS晶体管N1、与非门G1和PMOS晶体管P1的每个字线WLN[n]的N个实例。NMOS晶体管N1的每个实例被配置为接收时钟脉冲信号CKPB，而与非门G1的每个实例被配置为接收时钟脉冲信号CKP。
与非门G1和PMOS晶体管P2的每个实例耦合至电源节点VDDHD的单个实例，并且PMOS晶体管P1的单个实例被配置为将电源节点VDDHD耦合至电源节点VDD和与其去耦。因此，PMOS晶体管P1的单个实例被配置为通过PMOS晶体管P2的对应实例将字线WLN[0]-WLN[N]共同耦合至电源节点VDDHD/从电源节点VDDHD去耦。
与字线WLN[n]的每个实例通过PMOS晶体管P1的对应实例耦合至电源节点VDDHD耦合/与其去耦的实施例相比，包括被配置为将N个字线WLN[0]-WLN[N]共同耦合至电源节点VDDHD/与电源节点VDDHD去耦的PMOS晶体管P1的单个实例的升压电路150的实施例需要更少的面积。
在一些实施例中，通过PMOS晶体管P1的单个实例总体耦合至电源节点VDDHD/与其去耦的字线WLN[0]-WLN[N]的数量N等于相邻阵列110的行的数量，并且升压电路150包括PMOS晶体管P1的单个实例。在一些实施例中，数量N等于相邻阵列110的行数的分数，并且升压电路150包括对应于PMOS晶体管P1的实例数量，该实例数量对应于数量N与等于行数的实例数量的乘积。在一些实施例中，数量N等于时钟脉冲信号CKP_WL[m]的数量M，例如4。
图4是根据一些实施例的存储器电路100的操作参数的示意图。图4中描绘的参数是出于说明目的呈现的非限制性实例。在各种实施例中，存储器电路100包括除图4中描绘的操作参数之外的操作参数，由此，例如通过包括与图4中描绘的那些互补的一个或多个信号，字线信号在与第一端相对的第二端处被升压。
图4包括时钟脉冲信号CKP_WL和CKP，该等时钟脉冲信号各自关于随时间推移描绘的图1至图3B进行讨论(未标记)。图4还包括对应于在字线WLN[n]的第一端处由相邻字线驱动器130生成的字线信号WL[n]的字线信号WL[n]_L、以及对应于在字线WLN[n]的第二端处由相邻的升压电路150生成的字线信号WL[n]的字线信号WL[n]_R。
在字线WLN[n]上的读或写操作开始时，时钟脉冲信号CKP_WL和CKP以及信号WL[n]和WL[n]_R中的每个具有低逻辑状态。在由竖直虚线表示的时间，本地控制电路120在与字线WLN[n]相关联的时钟脉冲信号CKP_WL[m](未示出)中生成转变，并且由此在时钟脉冲信号CKP_WL中生成从低逻辑状态到高逻辑状态的转变T1。
响应于在本地I/O电路140的反相器I1处接收到的时钟脉冲信号CKP_WL中的低至高逻辑状态转变T1，反相器I3在时钟脉冲信号CKP中生成低至高逻辑状态转变T2。响应于在字线驱动器130的对应的与非门处接收到的时钟脉冲信号CKP_WL[m]的转变，字线驱动器130的对应反相器在字线信号WL[n]_L中生成低至高逻辑状态转变T3。
字线信号WL[n]_L中的低至高逻辑状态转变生成字线信号WL[n]_R中的低至高逻辑状态转变T4，该转变因字线WLN[n]中的寄生电阻和电容延迟。
时钟脉冲信号CKP中的低至高逻辑状态转变T2与在与非门G1处接收到的字线信号WL[n]_R中的低至高逻辑状态转变T4的组合导致与非门G1进一步生成具有高逻辑状态的字线信号WL[n]_R，从而在点B1处对字线信号WL[n]_R进行升压。由升压电路150升压的字线信号WL[n]_R从而在字线信号未被升压电路升压的方法中，在字线信号之前完成至高逻辑状态的转变，如与点B1处的线路信号WL[n]_R偏离的虚线所示。
在字线WLN[n]上的读或写操作结束时，本地控制电路120在时钟脉冲信号CKP_WL中生成从高逻辑状态至低逻辑状态的转变T5。时钟脉冲信号CKP_WL中的高至低逻辑状态转变由此导致本地I/O电路140的反相器I3在时钟脉冲信号CKP中以及字线驱动器130的对应反相器中生成高至低逻辑状态转变T6，以在字线信号WL[n]_L中生成高至低逻辑状态转变T7。
时钟脉冲信号CKP中的高至低逻辑状态转变或在与非门G1处接收到的字线信号WL[n]_R中的高至低逻辑状态转变导致与非门G1进一步生成字线信号具有低逻辑状态的WL[n]_R，从而在点B2处对字线信号WL[n]_R进行升压。
时钟脉冲信号CKP_WL中的高至低逻辑状态转变T5还导致本地I/O电路140的反相器I2在时钟脉冲信号CKPB(未示出)中生成低至高逻辑状态转变，从而接通NMOS晶体管N2，又而选择性地将字线WLN[n]耦合至参考节点VSS，使得字线信号WL[n]_R在点B2处进一步升压至低逻辑状态。
由升压电路150升压的字线信号WL[n]_R从而在字线信号未被升压电路升压的方法中，在字线信号之前完成至低逻辑状态的转变，如与点B2处的线路信号WL[n]_R偏离的虚线所示。
图5是根据一些实施例的地址解码方案500的示意图。地址解码方案是地址解码方案的非限制性实例，该地址解码方案由存储器电路100使用来基于接收到的包括如上面关于图2讨论以及下面关于图6讨论的位A<0>-A<7>的行地址而生成解码信号XA<0>-XA<7>和XB<0>-XB<7>以及时钟脉冲信号CKP_WL[1]-CKP_WL[4]。
在图5所示的实施例中，行地址位A<0>和A<1>对应于时钟脉冲信号CKP_WL<0>-CKP_WL<3>，行地址位A<2>-A<4>对应于行解码信号XA<0>-XA<7>，并且行地址位A<5>-A<7>对应于行解码信号AB<0>-XB<7>。
在操作中，包括具有图5中描绘的逻辑状态配置的包括位A<0>和A<1>的接收到的行地址由此导致本地控制电路(例如，上面关于图1和图2讨论的本地控制电路120)生成时钟脉冲信号CKP_WL[1]-CKP_WL[4]中的对应时钟脉冲信号。包括具有图5所示的逻辑状态配置的位A<2>-A<4>的接收到的行地址由此导致本地控制电路生成行解码信号XA<0>-XA<7>中的对应行解码信号，并且包括具有图5所示的逻辑状态配置的位A<5>-A<7>的接收到的行地址由此导致本地控制电路生成行解码信号XB<0>-XB<7>中的对应行解码信号。
存储器电路，例如上面关于图1至图4讨论的存储器电路100或下面关于图6讨论的存储器电路600的存储器电路能够使用字线信号WL[n]来控制字线WLN[n]的激活，使得存储器电路能够实现本文中关于存储器电路100和600讨论的益处。
图6是根据一些实施例的存储器电路600的示意图。图6示出了存储器电路600的一部分，该存储器电路包括字线驱动器630、阵列610和升压电路650中的每个的单个实例，并出了说明的目的而被简化。存储器电路600以上面关于存储器电路100和图1至图4讨论的方式配置，并包括全局控制和I/O电路、以及本地控制和I/O电路中的每个的至少一个实例，这些为了清楚起见而未描绘。
字线驱动器630包括如上面关于字线驱动器130讨论而配置的多个与门、与非门和反相器。字线驱动器630还包括耦合至每个与非门的输出端子的字线WLNB[n](表示为字线WLNB[0]-WLNB[3])。字线WLNB[n]由此被配置为承载也与对应的字线信号WL[n]互补的字线信号WLB[n](在一些实施例中也称为字线条信号WLB[n])。在操作中，字线驱动器630由此被配置为在对应的字线WLN[n]和WLNB[n]上生成互补字线信号WL[n]和WLB[n]。
阵列610包括字线WL[n]和如上面关于阵列110论述而配置的存储器单元MC(未示出)的实例。阵列610还包括与字线WL[n]和阵列610的其他元件电隔离的字线WLB[n]。在操作中，阵列610由此被配置为将互补字线信号WL[n]和WLB[n]从与字线驱动器630相邻的对应字线WLN[n]和WLNB[n]的第一端传播到与升压电路650相邻的对应的字线WLN[n]和WLNB[n]的第二端。
升压电路650包括被配置为各自在上面关于升压电路150讨论的承载电源电压VDD的电源节点VDD、被配置为承载电源电压VDDHD的电源节点VDDHD、以及PMOS晶体管P1。PMOS晶体管P1耦合在电源节点VDD与VDDHD之间，并包括配置为接收信号SLPM的栅极，使得升压电路650被配置为以上面关于升压电路150讨论的方式在省电和有源模式下工作。
升压电路650还包括耦合至电源节点VDDHD的多个反相器(未标记)。每个反相器包括耦合至对应字线WLNB[n]的输入端子和耦合至对应字线WLN[n]的输出端子。给定的反相器由此被配置为在操作中从字线WLNB[n]接收字线信号WLB[n]，并基于字线信号WLB[n]而在字线WLN[n]的与升压电路650相邻的端部处使字线信号WL[n]升压。
包括字线驱动器630、阵列610和升压电路650的存储器电路600由此被配置为在操作中激活字线WL[n]的两端中的每个处的字线WL[n]，并因此能够实现上面关于存储器电路100讨论的益处。
与存储器电路100的升压电路150相比，存储器电路600的升压电路650使用更少的组件，从而占据更少的面积。因为除了包括在存储器电路100的阵列110中的字线WLN[n]之外，存储器电路600的阵列610还包括字线WLNB[n]，所以与存储器电路100相比，存储器电路600需要更多的布线资源。
图7是根据一个或多个实施例的在存储器电路中传输数据的方法700的流程图。方法700可与上面关于图1至图6讨论的存储器电路(例如，存储器电路100或600)一起使用。
在图7中描绘的方法700的操作顺序仅用于说明；方法700的操作能够以与图7所示的顺序不同的顺序执行。在一些实施例中，除了图7中描绘的那些操作之外的操作在图7中描绘的操作之前、之间、期间和/或之后执行。在一些实施例中，方法700的操作是操作存储器电路的方法的操作的子集。
在操作710处，在一些实施例中，将第一节点耦合至被配置为响应于功率管理信号而承载第二电源电压的第二节点。在一些实施例中，将第一节点耦合至第二节点包括从省电模式切换到有源模式。在一些实施例中，将第一节点耦合至第二节点包括接通耦合在第一与第二节点之间的晶体管。在一些实施例中，响应于功率管理信号，将第一节点耦合至被配置为承载第二电源电压的第二节点包括：接通PMOS晶体管P1，从而响应于信号SLPM而将电源节点VDDHD选择性地耦合至被配置为传输功率的电源节点VDD，如上面关于图3A、图3B和图6讨论。
在操作720处，使用控制电路来生成行解码信号集和脉冲信号，并且基于该行解码信号集，使用字线驱动器来激活字线的第一端。在一些实施例中，生成该行解码信号集和脉冲信号包括使用上面关于图1至图4讨论的局部控制电路120。
在一些实施例中，生成该行解码信号集和脉冲信号包括基于接收到的行地址而生成行解码信号XA<0>-XA<7>和XB<0>-XB<7>以及时钟脉冲信号CKP_WL[1]-CKP_WL[4]中的一个，如上面关于图2至图6讨论。在一些实施例中，生成脉冲信号包括生成上面关于图2至图4讨论的时钟脉冲信号CKP_WL。
在一些实施例中，生成该行解码信号集和脉冲信号包括使用上面关于图5讨论的地址解码方案500。
在一些实施例中，使用字线驱动器来激活字线的第一端包括使用字线驱动器130来激活上面关于图1至图4讨论的字线WLN[n]的第一端或使用字线驱动器630以激活上面关于图6讨论的字线WLN[n]的第一端。
在操作730处，基于脉冲信号而使用升压电路来激活字线的第二端。
在一些实施例中，使用升压电路来激活字线的第二端包括使用上面关于图1至图4讨论的升压电路150或使用上面关于图6讨论的升压电路650。
在一些实施例中，使用升压电路来激活字线的第二端包括：例如，使用PMOS晶体管P2以将字线WLN[n]耦合至电源节点VDDHD来将字线耦合至被配置为承载第一电源电压的第一节点，如上面关于图3A至图4讨论。在一些实施例中，将字线耦合至第一节点是响应于升压信号，该升压信号响应于脉冲信号和激活的第一端而生成的，例如响应于由与非门G1响应于时钟脉冲信号CKP_WL和字线信号WL[n]而生成的信号BOOST，如上面关于图3A至图4讨论。
在一些实施例中，使用升压电路来激活字线的第二端包括：使用反相器以基于互补字线信号来进一步生成字线信号，例如，使用升压电路650的反相器以基于互补字线信号WLB[n]的信号WL[n]来进一步生成字线，如上面关于图6讨论。
在一些实施例中，激活多个字线的字线的第一端和第二端包括：在存储器电路的单个金属层上生成电压，例如，在包括在存储器电路100的单个金属层中的字线WLN[n]上生成字线信号WL[n]，如上面关于图1和图2讨论。
在操作740处，在激活字线的第一和第二端之后，对耦合至字线的存储器单元执行读或写操作。在一些实施例中，对耦合至字线的存储器单元执行读或写操作包括对耦合至字线WL[n]的存储器单元MC执行读或写操作，如上面关于图1和图6讨论。
在操作750处，在一些实施例中，基于与脉冲信号互补的信号，使用升压电路以去激活字线的第二端。在一些实施例中，使用升压电路以基于与脉冲信号互补的信号而去激活字线的第二端包括使用升压电路150以基于信号CKPB来去激活字线的第二端WL[n]，如上面关于图2至图4讨论。
通过执行方法700的操作，通过激活字线的第一端和第二端来将数据传输进出存储器电路的存储器单元，从而获得上面关于存储器电路100和600讨论的益处。
在一些实施例中，一种存储器电路包括：多个字线；字线驱动器，耦合至所述多个字线并被配置为在所述多个字线中的第一字线上输出第一字线信号；以及升压电路，包括被配置为承载第一电源电压的第一节点，其中，所述升压电路耦合至所述多个字线并被配置为响应于脉冲信号和所述第一字线信号而将所述多个字线中的所述第一字线耦合至所述第一节点。在一些实施例中，所述第一字线信号是多个字线信号中的一个字线信号，所述多个字线信号被配置为激活所述多个字线中的对应字线，所述字线驱动器被配置为基于多个行解码信号来生成所述多个字线信号，并且所述存储器电路包括：本地控制电路，被配置为生成所述多个行解码信号；以及本地I/O电路，被配置为对应于所述字线驱动器激活所述多个字线中的任一个而生成所述脉冲信号。在一些实施例中，对应于所述脉冲信号的所述多个字线信号中的字线信号的总数等于4。在一些实施例中，所述升压电路包括第一晶体管和与非门，所述第一晶体管被配置为响应于第一信号而将所述第一字线耦合至所述第一节点，并且所述与非门被配置为响应于所述第一字线信号和所述脉冲信号而生成所述第一信号。在一些实施例中，所述升压电路包括：第二节点，被配置为承载第二电源电压；以及第二晶体管，被配置为响应于功率管理信号而将所述第一节点耦合至所述第二节点。在一些实施例中，所述第一字线信号是多个字线信号中的一个字线信号，所述多个字线信号被配置为激活所述多个字线中的对应字线，并且所述升压电路被配置为响应于所述脉冲信号和所述对应字线信号而将所述多个字线中的每个字线耦合至所述第一节点。在一些实施例中，所述升压电路包括：参考节点，被配置为承载参考电压；以及晶体管，被配置为响应于与所述第一脉冲信号互补的信号而将所述第一字线耦合至所述参考节点。在一些实施例中，所述字线驱动器位于所述多个字线中的每个字线的第一端处，并且所述升压电路位于所述多个字线中的每个字线的第二端处，所述第二端与所述第一端相对。在一些实施例中，所述多个字线是第一多个字线，所述存储器电路包括第二多个字线，所述第二多个字线耦合至所述字线驱动器和所述升压电路，并位于所述字线驱动器与所述升压电路之间。在一些实施例中，所述多个字线中的每个字线的整体位于所述存储器电路的单个金属层内。
在一些实施例中，一种在存储器电路中传输数据的方法包括：使用控制电路来生成行解码信号集和脉冲信号；基于所述行解码信号集，使用字线驱动器来激活字线的第一端；基于所述脉冲信号，使用升压电路来激活所述字线的第二端；以及在所述激活所述字线的所述第一和第二端之后，对耦合至所述字线的存储器单元执行读或写操作。在一些实施例中，所述使用所述升压电路来激活所述字线的所述第二端包括：将所述字线耦合至被配置为承载第一电源电压的第一节点。在一些实施例中，响应于升压信号将所述字线耦合至所述第一节点，所述升压信号响应于所述脉冲信号和所述激活所述字线的所述第一端而生成。在一些实施例中，所述方法包括：响应于功率管理信号而将所述第一节点耦合至被配置为承载第二电源电压的第二节点。在一些实施例中，所述激活所述多个字线中的所述字线的所述第一端和第二端包括在所述存储器电路的单个金属层上生成电压。在一些实施例中，所述方法包括基于与所述脉冲信号互补的信号而使用所述升压电路来去激活所述字线的所述第二端。
在一些实施例中，一种存储器电路包括：第一多个字线；字线驱动器，耦合至所述第一多个字线并位于所述第一多个字线的第一端处；以及第一升压电路，耦合至所述第一多个字线并位于所述第一多个字线的与所述第一端相对的第二端。所述字线驱动器被配置为响应于多个信号中的对应信号而激活所述第一多个字线中的每个字线，并且所述升压电路被配置为响应于所述多个信号中的所述对应信号而激活所述第一多个字线中的每个字线。在一些实施例中，所述字线驱动器被配置为生成所述多个信号。在一些实施例中，所述字线驱动器和所述升压电路中的每个包括多个反相器，所述多个反相器被配置为接收所述多个对应信号并响应于所述多个信号而激活所述对应第一多个字线。在一些实施例中，所述存储器电路包括：第二多个字线，其中，所述字线驱动器耦合至所述第二多个字线并位于所述第二多个字线的第一端处；以及第二升压电路，耦合至所述第二多个字线并位于所述第二多个字线的与所述第一端相对的第二端。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器电路，包括：
多个字线；
字线驱动器，耦合至所述多个字线并被配置为在所述多个字线中的第一字线上输出第一字线信号；以及
升压电路，包括被配置为承载第一电源电压的第一节点，其中，所述升压电路耦合至所述多个字线并被配置为响应于脉冲信号和所述第一字线信号而将所述多个字线中的所述第一字线耦合至所述第一节点。
2.根据权利要求1所述的存储器电路，其中
所述第一字线信号是多个字线信号中的一个字线信号，所述多个字线信号被配置为激活所述多个字线中的对应字线，
所述字线驱动器被配置为基于多个行解码信号来生成所述多个字线信号，并且
所述存储器电路还包括：
本地控制电路，被配置为生成所述多个行解码信号；以及
本地输入输出(I/O)电路，被配置为对应于所述字线驱动器激活所述多个字线中的任一个而生成所述脉冲信号。
3.根据权利要求2所述的存储器电路，其中，对应于所述脉冲信号的所述多个字线信号中的字线信号的总数等于4。
4.根据权利要求1所述的存储器电路，其中
所述升压电路包括第一晶体管和与非门，
所述第一晶体管被配置为响应于第一信号而将所述第一字线耦合至所述第一节点，并且
所述与非门被配置为响应于所述第一字线信号和所述脉冲信号而生成所述第一信号。
5.根据权利要求4所述的存储器电路，其中，所述升压电路还包括：
第二节点，被配置为承载第二电源电压；以及
第二晶体管，被配置为响应于功率管理信号而将所述第一节点耦合至所述第二节点。
6.根据权利要求1所述的存储器电路，其中
所述第一字线信号是多个字线信号中的一个字线信号，所述多个字线信号被配置为激活所述多个字线中的对应字线，并且
所述升压电路被配置为响应于所述脉冲信号和所述对应字线信号而将所述多个字线中的每个字线耦合至所述第一节点。
7.根据权利要求1所述的存储器电路，其中，所述升压电路还包括：
参考节点，被配置为承载参考电压；以及
晶体管，被配置为响应于与所述第一脉冲信号互补的信号而将所述第一字线耦合至所述参考节点。
8.根据权利要求1所述的存储器电路，其中
所述字线驱动器位于所述多个字线中的每个字线的第一端处，并且
所述升压电路位于所述多个字线中的每个字线的第二端处，所述第二端与所述第一端相对。
9.一种在存储器电路中传输数据的方法，所述方法包括：
使用控制电路来生成行解码信号集和脉冲信号；
基于所述行解码信号集，使用字线驱动器来激活字线的第一端；
基于所述脉冲信号，使用升压电路来激活所述字线的第二端；以及
在所述激活所述字线的所述第一和第二端之后，对耦合至所述字线的存储器单元执行读或写操作。
10.一种存储器电路，包括：
第一多个字线；
字线驱动器，耦合至所述第一多个字线并位于所述第一多个字线的第一端处；以及
第一升压电路，耦合至所述第一多个字线并位于所述第一多个字线的与所述第一端相对的第二端，
其中，
所述字线驱动器被配置为响应于多个信号中的对应信号而激活所述第一多个字线中的每个字线，并且
所述升压电路被配置为响应于所述多个信号中的所述对应信号而激活所述第一多个字线中的每个字线。
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