TWI604445B - 鎖存電路、非揮發性記憶體裝置及積體電路 - Google Patents

鎖存電路、非揮發性記憶體裝置及積體電路 Download PDF

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TWI604445B TW102114447A TW102114447A TWI604445B TW I604445 B TWI604445 B TW I604445B TW 102114447 A TW102114447 A TW 102114447A TW 102114447 A TW102114447 A TW 102114447A TW I604445 B TWI604445 B TW I604445B
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Description

鎖存電路、非揮發性記憶體裝置及積體電路 相關申請案之交叉參考
本申請案主張2012年4月23日申請之韓國專利申請案第10-2012-0042173號之優先權，該專利申請案之全文係以引用方式併入本文中。
本發明之例示性實施例係關於一種鎖存電路，及一種包括該鎖存電路之非揮發性記憶體裝置。
諸如記憶體裝置之積體電路晶片包括鎖存電路，以便維持資料歷時某一時段。
圖1為展示習知鎖存電路之圖解。
該鎖存電路包括N個鎖存器10_1至10_N，及一重設單元20。
鎖存器10_1至10_N中每一者回應於供應至上拉電力供應節點PUSPL_ND之核心電壓VCC及供應至下拉電力供應節點PDSPL_ND之接地電壓VSS而鎖存資料。
重設單元20在第一重設信號RESET被啟動時將鎖存器10_1至10_N重設至低位準，且在第二重設信號SET被啟動時將鎖存器10_1至10_N重設至高位準。
為了將鎖存器10_1至10_N重設至低位準，啟動第一重設信號 RESET。回應於經啟動第一重設信號RESET而接通重設單元20之第一電晶體21_1至21_N，且因此鎖存器10_1至10_N中每一者之第一鎖存節點Q接地(VSS)。因而，第一鎖存節點Q之電壓位準係由於第一鎖存節點Q之放電而降低。鎖存器10_1至10_N之第二鎖存節點Q_N中每一者之電壓變為核心電壓VCC之位準，且第一鎖存節點Q之電壓變為接地電壓VSS之位準。當第一重設信號RESET變為低位準且因此第一電晶體21_1至21_N關斷時，鎖存器10_1至10_N之第一鎖存節點Q藉由下拉電力供應節點PDSPL_ND之電壓來維持低位準之電壓，且第二鎖存節點Q_N藉由上拉電力供應節點PUSPL_ND之電壓來維持高位準之電壓。
為了將鎖存器10_1至10_N重設至高位準，啟動第二重設信號SET。在此狀況下，鎖存器10_1至10_N之操作係與將鎖存器10_1至10_N重設至低位準時之操作相反。回應於經啟動第二重設信號SET而接通重設單元20之第二電晶體22_1至22_N，且因此鎖存器10_1至10_N中每一者之第二鎖存節點Q_N接地(VSS)。因而，第二鎖存節點Q_N之電壓位準係由於第二鎖存節點Q_N之放電而降低。第一鎖存節點Q之電壓變為核心電壓VCC之位準，且第二鎖存節點Q_N之電壓變為接地電壓VSS之位準。當第二重設信號SET變為低位準且因此第二電晶體22_1至22_N關斷時，鎖存器10_1至10_N之第一鎖存節點Q中每一者之電壓藉由上拉電力供應節點PUSPL_ND之電壓來維持高位準，且鎖存器10_1至10_N之第二鎖存節點Q_N中每一者之電壓藉由下拉電力供應節點PDSPL_ND之電壓來維持低位準。
然而，若儲存於鎖存器10_1至10_N中每一者中之值不同於待重設值，則消耗大量電流以便重設鎖存器10_1至10_N。詳言之，在包括鎖存電路之系統中，歸因於鎖存器之重設而誘發過多峰值電流。
本發明之例示性實施例係有關一種用於以最小電流及最小重設時間來重設鎖存器之鎖存電路。
根據本發明之一實施例，一種鎖存電路可包括：一鎖存器，其經組態以回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一重設信號來產生一經延遲重設信號；一電力供應單元，其經組態以回應於該重設信號而將恆等電力供應至該上拉電力供應節點及該下拉電力供應節點；及一重設單元，其經組態以回應於該經延遲重設信號而將該鎖存器重設至一第一位準。
根據本發明之另一實施例，一種鎖存電路可包括：複數個鎖存器，其經組態以回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一重設信號來產生一經延遲重設信號；一電力供應單元，其經組態以回應於該重設信號而將恆等電力供應至該上拉電力供應節點及該下拉電力供應節點；及一重設單元，其經組態以回應於該經延遲重設信號而將複數個鎖存器重設至一第一位準。
根據本發明之另一實施例，一種鎖存電路可包括：一鎖存器，其經組態以回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一第一重設信號及一第二重設信號來產生一第一經延遲重設信號及一第二經延遲重設信號；一電力供應單元，其經組態以回應於該經啟動第一重設信號或該經啟動第二重設信號而將恆等電力供應至該上拉電力供應節點及該下拉電力供應節點；一第一重設單元，其經組態以回應於該第一經延遲重設信號而將包括於該鎖存電路中之一鎖存器重設至一第一位準；及一第二重設單元，其經組態以回應於該第二經延遲重設信號而將該鎖存器重設至一第二位準。
根據本發明之另一實施例，一種鎖存電路可包括：複數個鎖存器，其經組態以回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一第一重設信號及一第二重設信號來產生一第一經延遲重設信號及一第二經延遲重設信號；一電力供應單元，其經組態以回應於該經啟動第一重設信號或該經啟動第二重設信號而將恆等電力供應至該上拉電力供應節點及該下拉電力供應節點；一第一重設單元，其經組態以回應於該第一經延遲重設信號而將複數個鎖存器重設至一第一位準；及一第二重設單元，其經組態以回應於該第二經延遲重設信號而將該複數個鎖存器重設至一第二位準。
根據本發明之又一實施例，一種非揮發性記憶體裝置可包括：一記憶胞；一頁緩衝器，其經組態以存取儲存於該記憶胞中之資料且包含一或多個鎖存器，該一或多個鎖存器回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一重設信號來產生一經延遲重設信號；一電力供應單元，其經組態以回應於該重設信號而將恆等電力供應至該上拉電力供應節點及該下拉電力供應節點；及一重設單元，其經組態以回應於該經延遲重設信號而將該一或多個鎖存器重設至一第一位準。
根據本發明之又一實施例，一種非揮發性記憶體裝置可包括：複數個記憶胞；複數個頁緩衝器，其經組態以存取儲存於該等各別記憶胞中之資料且各自包含一或多個鎖存器，該一或多個鎖存器回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一第一重設信號及一第二重設信號來產生一第一經延遲重設信號及一第二經延遲重設信號；一電力供應單元，其經組態以回應於該經啟動第一重設信號或該經啟動第二重設信號而將恆等電力供應至該上拉電力供應節點及該下拉電力供應節點； 及一重設單元，其經組態以回應於該第一經延遲重設信號而將該一或多個鎖存器重設至一第一位準，且回應於該第二經延遲重設信號而將該一或多個鎖存器重設至一第二位準。
根據本發明之又一實施例，一種積體電路可包括複數個記憶胞；複數個存取單元，其經組態以存取儲存於該等各別記憶胞中之資料且各自包含一或多個閂鎖鎖存器，該一或多個閂鎖鎖存器回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一第一重設信號及一第二重設信號來產生一第一經延遲重設信號及一第二經延遲重設信號；一電力供應單元，其經組態以回應於該經啟動第一重設信號或該經啟動第二重設信號而將恆等電力供應至該上拉電力供應節點及該下拉電力供應節點；及一重設單元，其經組態以回應於該第一經延遲重設信號而將該一或多個閂鎖鎖存器重設至一第一位準，且回應於該第二經延遲重設信號而將該一或多個閂鎖鎖存器重設至一第二位準。
10_1‧‧‧鎖存器
10_2‧‧‧鎖存器
10_N‧‧‧鎖存器
20‧‧‧重設單元
21_1‧‧‧第一電晶體
21_2‧‧‧第一電晶體
21_N‧‧‧第一電晶體
22_1‧‧‧第二電晶體
22_2‧‧‧第二電晶體
22_N‧‧‧第二電晶體
100_1‧‧‧鎖存器
100_1A‧‧‧第一反相器
100_1B‧‧‧第二反相器
100_N‧‧‧鎖存器
101_1‧‧‧鎖存器
101_N‧‧‧鎖存器
102_1‧‧‧鎖存器
102_N‧‧‧鎖存器
103_1‧‧‧鎖存器
103_N‧‧‧鎖存器
200‧‧‧電力供應單元
201‧‧‧電力供應單元
202‧‧‧電力供應單元
203‧‧‧電力供應單元
300‧‧‧延遲單元
301‧‧‧延遲單元
400‧‧‧重設單元
410‧‧‧重設單元
410_1‧‧‧電晶體
410_N‧‧‧電晶體
411‧‧‧重設單元
411_1‧‧‧電晶體
411_N‧‧‧電晶體
420‧‧‧重設單元
421_1‧‧‧第一電晶體
422_1‧‧‧第二電晶體
430‧‧‧重設單元
431_1‧‧‧第一電晶體
431_N‧‧‧第一電晶體
432_1‧‧‧第二電晶體
432_N‧‧‧第二電晶體
610_1‧‧‧記憶胞
610_2‧‧‧記憶胞
610_N‧‧‧記憶胞
700_1‧‧‧頁緩衝器
700_2‧‧‧頁緩衝器
700_N‧‧‧頁緩衝器
710_1‧‧‧鎖存器
710_2‧‧‧鎖存器
710_N‧‧‧鎖存器
800‧‧‧電力供應單元
900‧‧‧延遲單元
950‧‧‧重設單元
N1‧‧‧第二開關
N2‧‧‧第三開關
N3‧‧‧電晶體
P1‧‧‧第一開關
PD_ND‧‧‧下拉電力節點
PDSPL_ND‧‧‧下拉電力供應節點
PU_ND‧‧‧上拉電力節點
PUSPL_ND‧‧‧上拉電力供應節點
Q‧‧‧第一鎖存節點/第一鎖存器
Q_N‧‧‧第二鎖存節點
RESET‧‧‧第一重設信號
RESET_D‧‧‧第一經延遲重設信號
SET‧‧‧第二重設信號
SET_D‧‧‧第二經延遲重設信號
VCC‧‧‧上拉電壓/核心電壓
VSS‧‧‧下拉電壓/接地電壓
圖1為說明習知鎖存電路之圖解。
圖2為說明根據本發明之第一實施例之鎖存電路的圖解。
圖3為說明圖2所示之鎖存電路之重設操作的時序圖。
圖4為說明根據本發明之第二實施例之鎖存電路的圖解。
圖5為說明根據本發明之第三實施例之鎖存電路的圖解。
圖6為說明圖5所示之鎖存電路之重設操作的時序圖。
圖7為說明根據本發明之第四實施例之鎖存電路的圖解。
圖8為說明根據本發明之第五實施例之鎖存電路的圖解。
圖9為說明圖8所示之鎖存電路之重設操作的時序圖。
圖10為說明根據本發明之第六實施例之鎖存電路的圖解。
圖11為說明根據本發明之第七實施例之鎖存電路的圖解。
圖12為說明圖11所示之鎖存電路之重設操作的時序圖。
圖13為說明根據本發明之第八實施例之鎖存電路的圖解。
圖14為說明根據本發明之一實施例之非揮發性記憶體裝置的圖解。
下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式予以體現且不應被解譯為限於本文所闡述之實施例。實情為，提供此等實施例以使得本發明將詳盡且完整，且將向熟習此項技術者充分地傳達本發明之範疇。貫穿本發明，參考數字直接對應於本發明之各圖及實施例中之經類似編號部分。亦應注意，在本說明書中，「連接/耦接」涉及一個組件不僅直接耦接至另一組件，而且經由中間組件而間接耦接至另一組件。此外，單數形式可包括複數形式，只要在句子中未特定地提及複數形式即可。
如下概述根據本發明之鎖存電路。舉例而言，當一或多個鎖存器待重設至第一位準時，一或多個鎖存器首先以具有介於針對經鎖存資料之第一位準與第二位準之間的位準之電壓(例如，具有介於第一位準與第二位準之間的中間位準之電壓)進行預充電，且接著重設至第一位準。亦即，根據本發明之鎖存電路逐漸地重設一或多個鎖存器(首先預充電至介於第一位準與第二位準之間的位準，且接著完全充電至第一位準)。結果，相比於經組態以將一或多個鎖存器自第二位準同時重設至第一位準之習知鎖存電路，可進一步降低峰值電流。
圖2為展示根據本發明之第一實施例之鎖存電路的圖解。
該鎖存電路可包括鎖存器100_1、電力供應單元200、延遲單元300及重設單元400。
鎖存器100_1回應於供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電壓源而鎖存資料。第一反相器100_1A及 第二反相器100_1B分別以供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電力來使第一鎖存節點Q及第二鎖存節點Q_N之電壓反相。
電力供應單元200回應於重設信號RESET而將電力供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND。當重設信號RESET被撤銷啟動時，電力供應單元200將上拉電壓VCC供應至上拉電力供應節點PUSPL_ND且將下拉電壓VSS供應至下拉電力供應節點PDSPL_ND。當重設信號RESET被啟動時，電力供應單元200將相同電力(例如，介於電壓VCC與電壓VSS之間的電壓)供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND。在重設信號RESET被啟動的情況下，電力供應單元200不將電壓VCC及VSS供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND，但耦接上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND且將介於電壓VCC與電壓VSS之間的中間位準之電壓供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND。電力供應單元200包括經組態以供應上拉電壓之上拉電力節點PU_ND，及經組態以供應下拉電壓之下拉電力節點PD_ND。第一開關P1回應於經撤銷啟動重設信號RESET而耦接上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND。第二開關N1回應於經撤銷啟動重設信號RESET而耦接下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND。第三開關N2回應於經啟動重設信號RESET而耦接上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND。
延遲單元300藉由延遲重設信號RESET來產生經延遲重設信號RESET_D，使得經延遲重設信號RESET_D及重設信號RESET之啟動時期彼此部分地重疊，較佳地達最小值。
重設單元400回應於經延遲重設信號RESET_D而將鎖存器100_1 重設至第一位準。圖2說明一實例，其中當經延遲重設信號RESET_D被啟動時，重設單元400將鎖存器100_1重設至低位準。回應於經延遲重設信號RESET_D而接通重設單元400，且包括連接至接地(VSS)及第一鎖存節點Q之電晶體N3。
圖3為展示圖2所示之鎖存電路之重設操作的時序圖。
在鎖存電路之重設操作之前，高位準之資料可鎖存於鎖存器100_1之第一鎖存節點Q中。由於重設信號RESET在時期T0期間為低位準，故第一開關P1及第二開關N1接通且第三開關N2關斷。因而，上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND彼此不耦接，但上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND彼此耦接，因此，電壓VCC供應至上拉電力供應節點PUSPL_ND。又，下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND彼此耦接，因此，電壓VSS供應至下拉電力供應節點PDSPL_ND。因而，上拉電力供應節點PUSPL_ND之電壓變為電壓VCC之位準，且下拉電力供應節點PDSPL_ND之電壓變為電壓VSS之位準。鎖存器100_1之第一鎖存節點Q之電壓藉由上拉電力供應節點PUSPL_ND之電壓而變為電壓VCC之位準，且第二鎖存節點Q_N之電壓藉由下拉電力供應節點PDSPL_ND之電壓變為電壓VSS之位準。
在時期T1中，重設信號RESET被啟動。回應於經啟動重設信號RESET，第一開關P1及第二開關N1關斷且第三開關N2接通。因而，不再維持上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND之耦接，不再維持下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND之耦接，且上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND耦接。結果，上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電壓分別下降及上升至介於電壓VCC與電壓VSS之間的中間位準。結果，第一鎖存節點Q及第二鎖存節點Q_N之電壓 分別藉由上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電壓而下降及上升至介於電壓VCC與電壓VSS之間的位準。
延遲單元300藉由延遲重設信號RESET來產生經延遲重設信號RESET_D，經延遲重設信號RESET_D之啟動時期係與重設信號RESET之啟動時期重疊歷時時期T2。在時期T2中回應於重設信號RESET_D而接通重設單元400之電晶體N3，且因此第一鎖存節點Q接地(VSS)。第一鎖存節點Q及第二鎖存節點Q_N中每一者維持介於電壓VCC與電壓VSS之間的某些位準之相同電壓。
在時期T3中，重設信號RESET被撤銷啟動。回應於經撤銷啟動重設信號RESET，第一開關P1及第二開關N1接通且第三開關N2關斷。因此，不再維持上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND之耦接，且上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND耦接。因而，電壓VCC供應至上拉電力供應節點PUSPL_ND。下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND彼此耦接，因此，電壓VSS供應至下拉電力供應節點PDSPL_ND。結果，上拉電力供應節點PUSPL_ND之電壓上升至電壓VCC之位準，且下拉電力供應節點PDSPL_ND之電壓下降至電壓VSS之位準。第一鎖存節點Q係藉由回應於經延遲重設信號RESET_D而接通之電晶體N3而接地(VSS)。結果，第一鎖存節點Q之電壓藉由下拉電力供應節點PDSPL_ND之電壓而下降至電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由上拉電力供應節點PUSPL_ND之電壓而上升至電壓VCC之位準。
在時期T4中，經延遲重設信號RESET_D被撤銷啟動，且因此重設單元400之電晶體N3關斷。因此，不再維持第一鎖存節點Q與接地節點之耦接。結果，在時期T4中，第一鎖存節點Q之電壓藉由下拉電 力供應節點PDSPL_ND而維持電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由上拉電力供應節點PUSPL_ND而維持電壓VCC之位準。
根據本發明之鎖存電路包括複數個鎖存器100_1至100_N，如在圖4之實施例中。亦即，該鎖存電路可包括鎖存器100_1至100_N、電力供應單元200、延遲單元300及重設單元410。
電力供應單元200及延遲單元300具有分別與參看圖2所描述之電力供應單元200及延遲單元300之構造及操作原理相同的構造及操作原理。
鎖存器100_1至100_N中每一者回應於供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電力而鎖存資料。鎖存器100_1至100_N中每一者具有與參看圖2所描述之鎖存器100_1之構造及操作原理相同的構造及操作原理。
重設單元410回應於經延遲重設信號RESET_D而將鎖存器100_1至100_N重設至第一位準。圖4說明一實例，其中當經延遲重設信號RESET_D被啟動時，重設單元410將鎖存器100_1至100_N重設至低位準。重設單元410包括對應於各別鎖存器100_1至100_N之N個電晶體410_1至410_N。N個電晶體410_1至410_N中每一者在經延遲重設信號RESET_D被啟動時接通，且耦接至接地及鎖存器100_1至100_N中之對應鎖存器之第一鎖存節點Q。
圖4之鎖存電路的重設操作係與圖2之鎖存電路的重設操作相同，惟所有鎖存器100_1至100_N被同時重設除外。
圖5為展示根據本發明之第三實施例之鎖存電路的圖解。
圖5之鎖存電路在回應於經啟動重設信號RESET而供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電力的類型方面不同於圖2之鎖存電路。
圖5之鎖存電路可包括鎖存器101_1、電力供應單元201、延遲單 元300及重設單元400。
鎖存器101_1具有與參看圖2所描述之鎖存器100_1之構造及操作原理相同的構造及操作原理。
延遲單元300及重設單元400具有分別與參看圖2所描述之延遲單元300及重設單元400之構造及操作原理相同的構造及操作原理。
電力供應單元201回應於重設信號RESET而將相同電力供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND。電力供應單元201回應於經撤銷啟動重設信號RESET而將上拉電壓VCC供應至上拉電力供應節點PUSPL_ND且將下拉電壓VSS供應至下拉電力供應節點PDSPL_ND。電力供應單元201回應於經啟動重設信號RESET而將電壓VSS供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND。在電力供應單元201中，上拉電力節點PU_ND供應上拉電壓。下拉電力節點PD_ND耦接至下拉電力供應節點PDSPL_ND且將下拉電壓供應至下拉電力供應節點PDSPL_ND而不管重設信號RESET。第一開關P1回應於經撤銷啟動重設信號RESET而耦接上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND，且第三開關N2回應於經啟動重設信號RESET而耦接上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND。
圖6為展示圖5所示之鎖存電路之重設操作的時序圖。
在鎖存電路之重設操作之前，高位準之資料鎖存於第一鎖存器Q中。由於重設信號RESET在時期T0期間處於低位準，故第一開關P1接通，且因此上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND彼此耦接，因此，電壓VCC供應至上拉電力供應節點PUSPL_ND。由於下拉電力供應節點PDSPL_ND耦接至下拉電力節點PD_ND而不管重設信號RESET，故電壓VSS供應至下拉電力供應節點PDSPL_ND。由於回應於經撤銷啟動重設信號RESET而關斷第三開關N2，故上拉電力 供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND不耦接。因而，上拉電力供應節點PUSPL_ND之電壓變為電壓VCC之位準，且下拉電力供應節點PDSPL_ND之電壓變為電壓VSS之位準。第一鎖存器Q之電壓藉由上拉電力供應節點PUSPL_ND之電壓而變為電壓VCC之位準，且鎖存器101_1之第二鎖存節點Q_N之電壓藉由下拉電力供應節點PDSPL_ND之電壓變為電壓VSS之位準。
在時期T1中，重設信號RESET被啟動。回應於經啟動重設信號RESET而關斷第一開關P1，且因此不再維持上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND之耦接。因此，電壓VCC不再供應至上拉電力供應節點PUSPL_ND。電壓VSS供應至下拉電力供應節點PDSPL_ND，此係因為下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND耦接而不管重設信號RESET。因而，下拉電力供應節點PDSPL_ND之電壓維持電壓VSS之位準。回應於經啟動重設信號RESET而接通第三開關N2，且因此上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND彼此耦接，因此，上拉電力供應節點PUSPL_ND之電壓下降至電壓VSS之位準。結果，第一鎖存器Q之電壓藉由上拉電力供應節點PUSPL_ND之電壓而下降至電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準。
延遲單元300藉由延遲重設信號RESET來產生經延遲重設信號RESET_D，經延遲重設信號RESET_D之啟動時期係與重設信號RESET之啟動時期重疊歷時時期T2。在時期T2中回應於重設信號RESET_D而接通重設單元400之電晶體N3，且因此第一鎖存節點Q接地(VSS)。第一鎖存節點Q及第二鎖存節點Q_N中每一者之電壓維持上拉電力供應節點PUSPL_ND或下拉電力供應節點PDSPL_ND之電壓之位準，亦即，電壓VSS之位準。
在時期T3中，重設信號RESET被撤銷啟動。回應於經撤銷啟動重設信號RESET，第三開關N2關斷，且因此不再維持上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND之耦接。第一開關P1接通，且因此上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND耦接。因此，電壓VCC供應至上拉電力供應節點PUSPL_ND。結果，上拉電力供應節點PUSPL_ND之電壓上升至電壓VCC之位準。耦接至下拉電力節點PD_ND而不管重設信號RESET之下拉電力供應節點PDSPL_ND之電壓維持電壓VSS之位準。第一鎖存節點Q係藉由回應於經延遲重設信號RESET_D而接通之電晶體N3而接地(VSS)。結果，第一鎖存節點Q之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由上拉電力供應節點PUSPL_ND之電壓而上升至電壓VCC之位準。
在時期T4中，經延遲重設信號RESET_D被撤銷啟動，且因此重設單元400之電晶體N3關斷。因此，不再維持第一鎖存節點Q與接地節點之耦接。結果，在時期T4中，第一鎖存節點Q之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由上拉電力供應節點PUSPL_ND之電壓而維持電壓VCC之位準。
圖7為展示根據本發明之第四實施例之鎖存電路的圖解。
圖7之鎖存電路不同於圖5之鎖存電路之處在於：圖7之鎖存電路包括複數個鎖存器101_1至101_N。亦即，圖7之鎖存電路可包括鎖存器101_1至101_N、電力供應單元201、延遲單元300及重設單元411。
電力供應單元201及延遲單元300具有分別與參看圖5所描述之電力供應單元201及延遲單元300之構造及操作原理相同的構造及操作原理。
鎖存器101_1至101_N中每一者回應於供應至上拉電力供應節點 PUSPL_ND及下拉電力供應節點PDSPL_ND之電力而鎖存資料。鎖存器101_1至101_N中每一者具有與參看圖5所描述之鎖存器100_1之構造及操作原理相同的構造及操作原理。
重設單元411回應於經延遲重設信號RESET_D而將鎖存器101_1至101_N重設至第一位準。圖7說明一實例，其中當經延遲重設信號RESET_D被啟動時，重設單元411將鎖存器101_1至101_N重設至低位準。重設單元411包括對應於各別鎖存器101_1至101_N之N個電晶體411_1至411_N。電晶體411_1至411_N中每一者在經延遲重設信號RESET_D被啟動時接通，且耦接至接地及鎖存器101_1至101_N中之對應鎖存器之第一鎖存節點Q。
圖7之鎖存電路的重設操作係與圖5之鎖存電路的重設操作相同之處在於：所有鎖存器101_1至101_N被同時重設。
迄今已描述經組態以使用一個重設信號RESET來執行重設操作之鎖存電路。下文描述經組態以使用兩個重設信號RESET及SET來執行重設操作之鎖存電路。
圖8為展示根據本發明之第五實施例之鎖存電路的圖解。
該鎖存電路可包括鎖存器102_1、電力供應單元202、延遲單元301及重設單元420。
鎖存器102_1回應於供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電力而鎖存資料。鎖存器102_1具有與參看圖2所描述之鎖存器100_1之構造及操作原理相同的構造及操作原理。
當第一重設信號RESET或第二重設信號SET被啟動時，電力供應單元202將相同電力供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND。當第一重設信號RESET及第二重設信號SET兩者被撤銷啟動時，電力供應單元202將上拉電壓VCC供應至上拉電力 供應節點PUSPL_ND且將下拉電壓VSS供應至下拉電力供應節點PDSPL_ND。當第一重設信號RESET及第二重設信號SET中之一者被啟動時，電力供應單元202將相同電力(例如，具有介於電壓VCC與電壓VSS之間的中間位準之電壓)供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND。
當第一重設信號RESET及第二重設信號SET中之一者被啟動時，電力供應單元202不將電壓VCC及VSS供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND，但耦接上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND且將介於電壓VCC與電壓VSS之間的中間位準之電壓供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND。舉例而言，電力供應單元202包括：上拉電力節點PU_ND，其供應上拉電壓；下拉電力節點PD_ND，其供應下拉電壓；第一開關P1，當第一重設信號RESET及第二重設信號SET兩者被撤銷啟動時，第一開關P1耦接上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND；第二開關N1，當第一重設信號RESET及第二重設信號SET兩者被撤銷啟動時，第二開關N1耦接下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND；及第三開關N2，當第一重設信號RESET及第二重設信號SET中之一者被啟動時，第三開關N2耦接上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND。
延遲單元301藉由延遲第一重設信號RESET及第二重設信號SET來產生第一經延遲重設信號RESET_D及第二經延遲重設信號SET_D。延遲單元301產生第一經延遲重設信號RESET_D，第一經延遲重設信號RESET_D之啟動時期係與第一重設信號RESET之啟動時期部分地重疊，較佳地達最小值。延遲單元301亦產生第二經延遲重設信號SET_D，第二經延遲重設信號SET_D之啟動時期係與第二重設信號SET之啟動時期部分地重疊，較佳地達最小值。
重設單元420回應於第一經延遲重設信號RESET_D而將鎖存器102_1重設至第一位準，且回應於第二經延遲重設信號SET_D而將鎖存器102_1重設至第二位準。圖8說明一實例，其中重設單元420經設計成在第一經延遲重設信號RESET_D被啟動時將鎖存器102_1重設至低位準且在第二經延遲重設信號SET_D被啟動時將鎖存器102_1重設至高位準。重設單元420包括第一電晶體421_1及第二電晶體422_1。回應於第一經延遲重設信號RESET_D而接通第一電晶體421_1，且耦接至接地及第一鎖存節點Q。回應於第二經延遲重設信號SET_D而接通第二電晶體422_1，且耦接至接地節點(VSS)及第二鎖存節點Q_N。
圖9為展示圖8所示之鎖存電路之重設操作的時序圖。
回應於第一經延遲重設信號RESET_D而將鎖存器102_1重設至低位準之操作(時期T0至T4)
回應於第一經延遲重設信號RESET_D而將鎖存器102_1重設至低位準之操作係與參看圖3所描述之鎖存器100_1的重設操作相同。在鎖存電路之重設操作之前，高位準之資料可鎖存於第一鎖存節點Q中。在時期T0期間，第一開關P1及第二開關N1接通且第三開關N2關斷，此係因為第一重設信號RESET及第二重設信號SET兩者皆處於低位準。因而，上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND彼此不耦接，且上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND彼此耦接，因此，電壓VCC供應至上拉電力供應節點PUSPL_ND。由於下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND彼此耦接，故電壓VSS供應至下拉電力供應節點PDSPL_ND。結果，上拉電力供應節點PUSPL_ND之電壓變為電壓VCC之位準，且下拉電力供應節點PDSPL_ND之電壓變為電壓VSS之位準。第一鎖存節點Q之電壓藉由上拉電力供應節點PUSPL_ND之電壓而變為電壓VCC之位準，且第二鎖存節點Q_N之電壓藉由下拉電力 供應節點PDSPL_ND之電壓而變為電壓VSS之位準。
在時期T1中，第一重設信號RESET被啟動。回應於經啟動第一重設信號RESET，第一開關P1及第二開關N1關斷且第三開關N2接通。因而，不再維持上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND之耦接，且因此電壓VCC不再供應至上拉電力供應節點PUSPL_ND。不再維持下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND之耦接，且因此電壓VSS不再供應至下拉電力供應節點PDSPL_ND。上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND係藉由經接通第三開關N2而彼此耦接。結果，上拉電力供應節點PUSPL_ND之電壓下降至介於電壓VCC與電壓VSS之間的中間位準，且因此下拉電力供應節點PDSPL_ND之電壓上升至介於電壓VCC與電壓VSS之間的中間位準。結果，上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電壓分別下降及上升至介於電壓VCC與電壓VSS之間的中間位準。
延遲單元301藉由延遲第一重設信號RESET來產生第一經延遲重設信號RESET_D，第一經延遲重設信號RESET_D之啟動時期係與第一重設信號RESET之啟動時期重疊歷時時期T2。在時期T2中回應於第一重設信號RESET_D而接通第一電晶體421_1，且因此第一鎖存節點Q接地(VSS)。第一鎖存節點Q及第二鎖存節點Q_N中每一者之電壓維持上拉電力供應節點PUSPL_ND或下拉電力供應節點PDSPL_ND之電壓之位準，亦即，介於電壓VCC與電壓VSS之間的位準。
在時期T3中，第一重設信號RESET被撤銷啟動。由於第一重設信號RESET及第二重設信號SET兩者皆處於低位準，故第一開關P1及第二開關N1接通且第三開關N2關斷。因此，不再維持上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND之耦接，且上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND彼此耦接，因此，電壓 VCC供應至上拉電力供應節點PUSPL_ND。下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND彼此耦接，且因此電壓VSS供應至下拉電力供應節點PDSPL_ND。結果，上拉電力供應節點PUSPL_ND之電壓上升至電壓VCC之位準，且下拉電力供應節點PDSPL_ND之電壓下降至電壓VSS之位準。第一鎖存節點Q係藉由回應於第一經延遲重設信號RESET_D而接通之第一電晶體421_1而接地(VSS)。結果，第一鎖存節點Q之電壓藉由下拉電力供應節點PDSPL_ND之電壓而下降至電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由上拉電力供應節點PUSPL_ND之電壓而上升至電壓VCC之位準。
在時期T4中，第一經延遲重設信號RESET_D被撤銷啟動，且因此第一電晶體421_1關斷，藉此中斷第一鎖存節點Q與接地節點之耦接。結果，在時期T4中，第一鎖存節點Q之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由上拉電力供應節點PUSPL_ND之電壓而維持電壓VCC之位準。
回應於第二經延遲重設信號SET_D而將鎖存器102_1重設至高位準之操作(時期T5至T8)
如上文所描述，在時期T4中，低位準之資料已鎖存於第一鎖存節點Q中。
在時期T5中，第二重設信號SET被啟動。回應於經啟動第二重設信號SET，第一開關P1及第二開關N1關斷且第三開關N2接通。因而，不再維持上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND之耦接，且因此電壓VCC不再供應至上拉電力供應節點PUSPL_ND。不再維持下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND之耦接，且因此電壓VSS不再供應至下拉電力供應節點PDSPL_ND。上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND係藉由經接通第 三開關N2而彼此耦接。因此，上拉電力供應節點PUSPL_ND之電壓下降至介於電壓VCC與電壓VSS之間的中間位準，且下拉電力供應節點PDSPL_ND之電壓上升至介於電壓VCC與電壓VSS之間的中間位準。結果，第一鎖存節點Q之電壓藉由下拉電力供應節點PDSPL_ND之電壓而上升至介於電壓VCC與電壓VSS之間的中間位準，且第二鎖存節點Q_N之電壓藉由上拉電力供應節點PUSPL_ND之電壓而下降至介於電壓VCC與電壓VSS之間的中間位準。
延遲單元301藉由延遲第二重設信號SET來產生第二經延遲重設信號SET_D，第二經延遲重設信號SET_D之啟動時期係在時期T6期間與第二重設信號SET之啟動時期重疊。回應於在時期T6中啟動及延遲之第二重設信號SET_D而接通第二電晶體422_1，且因此第二鎖存節點Q_N接地(VSS)。第一鎖存節點Q及第二鎖存節點Q_N中每一者之電壓維持上拉電力供應節點PUSPL_ND或下拉電力供應節點PDSPL_ND之電壓之位準，亦即，介於電壓VCC與電壓VSS之間的中間位準。
在時期T7中，第二重設信號SET被撤銷啟動。由於第一重設信號RESET及第二重設信號SET兩者皆處於低位準，故第一開關P1及第二開關N1接通且第三開關N2關斷。因此，不再維持上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND之耦接，且上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND彼此耦接，因此，電壓VCC供應至上拉電力供應節點PUSPL_ND。下拉電力節點PD_ND與下拉電力供應節點PDSPL_ND彼此耦接，且因此電壓VSS供應至下拉電力供應節點PDSPL_ND。因而，上拉電力供應節點PUSPL_ND之電壓上升至電壓VCC之位準，且下拉電力供應節點PDSPL_ND之電壓下降至電壓VSS之位準。第二鎖存節點Q_N係藉由回應於第二經延遲重設信號SET_D而接通之第二電晶體422_1而接地(VSS)。結果，第二鎖存節點Q_N之電壓藉由下拉電力供應節點PDSPL_ND之電壓而下降至電壓 VSS之位準，且第一鎖存節點Q之電壓藉由上拉電力供應節點PUSPL_ND之電壓而上升至電壓VCC之位準。
在時期T8中，不再維持第二鎖存節點Q_N與接地節點之間的耦接，此係因為第二經延遲重設信號SET_D被撤銷啟動，且因此第二電晶體422_1關斷。結果，在時期T8中，第二鎖存節點Q_N之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準，且第一鎖存節點Q之電壓藉由上拉電力供應節點PUSPL_ND之電壓而維持電壓VCC之位準。
圖10為展示根據本發明之第六實施例之鎖存電路的圖解。
圖10之鎖存電路不同於圖8之鎖存電路之處在於：圖10之鎖存電路包括複數個鎖存器102_1至102_N。亦即，圖10之鎖存電路可包括鎖存器102_1至102_N、電力供應單元202、延遲單元301及重設單元430。
電力供應單元202及延遲單元301具有分別與參看圖8所描述之電力供應單元202及延遲單元301之構造及操作原理相同的構造及操作原理。
鎖存器102_1至102_N中每一者回應於供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電力而鎖存資料。鎖存器102_1至102_N中每一者具有與參看圖8所描述之鎖存器102_1之構造及操作原理相同的構造及操作原理。
重設單元430回應於第一經延遲重設信號RESET_D而將鎖存器102_1至102_N重設至第一位準，且回應於第二經延遲重設信號SET_D而將鎖存器102_1至102_N重設至第二位準。圖10說明一實例，其中重設單元430在第一經延遲重設信號RESET_D被啟動時將鎖存器102_1至102_N重設至低位準且在第二經延遲重設信號SET_D被啟動時將鎖存器102_1至102_N重設至高位準。重設單元430包括分別 對應於鎖存器102_1至102_N之第一電晶體431_1至431_N，及分別對應於鎖存器102_1至102_N之第二電晶體432_1至432_N。第一電晶體431_1至431_N中每一者係在第一經延遲重設信號RESET_D被啟動時接通，且耦接至接地及鎖存器102_1至102_N中之對應鎖存器之第一鎖存節點Q。第二電晶體432_1至432_N中每一者係在第二經延遲重設信號SET_D被啟動時接通，且耦接至接地及鎖存器102_1至102_N中之對應鎖存器之第二鎖存節點Q_N。
圖10所示之鎖存電路的重設操作係與圖8所示之鎖存電路的重設操作相同，惟所有鎖存器102_1至102_N被同時重設除外。
圖11為展示根據本發明之第七實施例之鎖存電路的圖解。
圖11之鎖存電路在第一重設信號RESET或第二重設信號SET被啟動時供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電力的類型方面不同於圖8之鎖存電路。
圖11之鎖存電路可包括鎖存器103_1、電力供應單元203、延遲單元301及重設單元420。
鎖存器103_1具有與參看圖8所描述之鎖存器102_1之構造及操作原理相同的構造及操作原理。
延遲單元301及重設單元420具有分別與參看圖8所描述之延遲單元301及重設單元420之構造及操作原理相同的構造及操作原理。
當第一重設信號RESET或第二重設信號SET被啟動時，電力供應單元203將相同電力供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND。當第一重設信號RESET及第二重設信號SET兩者被撤銷啟動時，電力供應單元203將上拉電壓VCC供應至上拉電力供應節點PUSPL_ND且將下拉電壓VSS供應至下拉電力供應節點PDSPL_ND。當第一重設信號RESET及第二重設信號SET中之一者被啟動時，電力供應單元203將電壓VSS供應至上拉電力供應節點 PUSPL_ND及下拉電力供應節點PDSPL_ND。在電力供應單元203中，上拉電力節點PU_ND供應上拉電壓。下拉電力節點PD_ND耦接至下拉電力供應節點PDSPL_ND而不管第一重設信號RESET及第二重設信號SET，且供應下拉電壓。當第一重設信號RESET及第二重設信號SET兩者被撤銷啟動時，第一開關P1耦接上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND。當第一重設信號RESET或第二重設信號SET被啟動時，第三開關N2耦接上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND。
圖12為展示圖11所示之鎖存電路之重設操作的時序圖。
回應於第一經延遲重設信號RESET_D而將鎖存器103_1重設至低位準之操作(時期T0至T4)
回應於第一經延遲重設信號RESET_D而將鎖存器103_1重設至低位準之操作係與參看圖9所描述之鎖存器102_1的重設操作相同。在鎖存電路之重設操作之前，高位準之資料可鎖存於第一鎖存節點Q中。在時期T0期間，第一開關P1接通且第三開關N2關斷，此係因為第一重設信號RESET及第二重設信號SET兩者皆處於低位準。因而，上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND彼此不耦接，且上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND彼此耦接，因此，電壓VCC供應至上拉電力供應節點PUSPL_ND。由於下拉電力供應節點PDSPL_ND耦接至下拉電力節點PD_ND而不管第一重設信號RESET及第二重設信號SET，故電壓VSS供應至下拉電力供應節點PDSPL_ND。結果，上拉電力供應節點PUSPL_ND之電壓變為電壓VCC之位準，且下拉電力供應節點PDSPL_ND之電壓變為電壓VSS之位準。第一鎖存節點Q之電壓藉由上拉電力供應節點PUSPL_ND之電壓而變為電壓VCC之位準，且第二鎖存節點Q_N之電壓藉由下拉電力供應節點PDSPL_ND之電壓而變為電壓VSS之位準。
在時期T1中，第一重設信號RESET被啟動。由於回應於經啟動第一重設信號RESET而關斷第一開關P1且因此不再維持上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND之耦接，故電壓VCC不再供應至上拉電力供應節點PUSPL_ND。由於下拉電力供應節點PDSPL_ND耦接至下拉電力節點PD_ND而不管第一重設信號RESET及第二重設信號SET，故電壓VSS供應至下拉電力供應節點PDSPL_ND。結果，下拉電力供應節點PDSPL_ND之電壓維持電壓VSS之位準。由於回應於經啟動第一重設信號RESET而接通第三開關N2且因此上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND彼此耦接，故上拉電力供應節點PUSPL_ND之電壓下降至電壓VSS之位準。結果，第一鎖存節點Q之電壓藉由上拉電力供應節點PUSPL_ND之電壓而下降至電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準。
延遲單元301藉由延遲第一重設信號RESET來產生第一經延遲重設信號RESET_D，第一經延遲重設信號RESET_D之啟動時期係與第一重設信號RESET之啟動時期重疊歷時時期T2。在時期T2中回應於第一重設信號RESET_D而接通第一電晶體421_1，且因此第一鎖存節點Q接地(VSS)。第一鎖存節點Q及第二鎖存節點Q_N中每一者之電壓維持上拉電力供應節點PUSPL_ND或下拉電力供應節點PDSPL_ND之位準，亦即，電壓VSS之位準。
在時期T3中，第一重設信號RESET被撤銷啟動。由於第一重設信號RESET及第二重設信號SET兩者皆處於低位準，故第三開關N2關斷且因此不再維持上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND之耦接。由於第一開關P1接通且因此上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND彼此耦接，故電壓VCC供應至上拉電力供應節點PUSPL_ND。結果，上拉電力供應節點PUSPL_ND之電壓 上升至電壓VCC之位準。由於下拉電力供應節點PDSPL_ND耦接至下拉電力節點PD_ND而不管第一重設信號RESET及第二重設信號SET，故下拉電力供應節點PDSPL_ND之電壓維持電壓VSS之位準。第一鎖存節點Q係藉由回應於第一經延遲重設信號RESET_D而接通之第一電晶體421_1而接地(VSS)。結果，第一鎖存節點Q之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由上拉電力供應節點PUSPL_ND之電壓而上升至電壓VCC之位準。
在時期T4中，由於第一經延遲重設信號RESET_D被撤銷啟動，故第一電晶體421_1關斷，藉此中斷第一鎖存節點Q與接地節點之耦接。結果，在時期T4中，第一鎖存節點Q之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由上拉電力供應節點PUSPL_ND之電壓而維持電壓VCC之位準。
回應於第二經延遲重設信號SET_D而將鎖存器103_1重設至高位準之操作(時期T5至T8)
如上文所描述，在時期T4中，低位準之資料鎖存於第一鎖存節點Q中。
在時期T5中，第二重設信號SET被啟動。回應於經啟動第二重設信號SET而關斷第一開關P1且因此不再維持上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND之耦接，因此，電壓VCC不再供應至上拉電力供應節點PUSPL_ND。由於下拉電力供應節點PDSPL_ND耦接至下拉電力節點PD_ND而不管第一重設信號RESET及第二重設信號SET，故電壓VSS供應至下拉電力供應節點PDSPL_ND。因而，下拉電力供應節點PDSPL_ND之電壓維持電壓VSS之位準。回應於經啟動第二重設信號SET而接通第三開關N2，且因此上拉電力供應節點 PUSPL_ND與下拉電力供應節點PDSPL_ND彼此耦接，因此，上拉電力供應節點PUSPL_ND之電壓下降至電壓VSS之位準。結果，第一鎖存節點Q之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準，且第二鎖存節點Q_N之電壓藉由上拉電力供應節點PUSPL_ND之電壓而下降至電壓VSS之位準。
延遲單元301藉由延遲第二重設信號SET來產生第二經延遲重設信號SET_D，第二經延遲重設信號SET_D之啟動時期係在時期T6期間與第二重設信號SET之啟動時期重疊。第二鎖存節點Q_N接地，此係因為回應於在時期T6中啟動及延遲之第二重設信號SET_D而接通第二電晶體422_1。第一鎖存節點Q及第二鎖存節點Q_N中每一者之電壓維持上拉電力供應節點PUSPL_ND或下拉電力供應節點PDSPL_ND之位準，亦即，電壓VSS之位準。
在時期T7中，第二重設信號SET被撤銷啟動。由於第一重設信號RESET及第二重設信號SET兩者皆處於低位準，故第三開關N2關斷且因此不再維持上拉電力供應節點PUSPL_ND與下拉電力供應節點PDSPL_ND之耦接。由於第一開關P1接通且因此上拉電力節點PU_ND與上拉電力供應節點PUSPL_ND彼此耦接，故電壓VCC供應至上拉電力供應節點PUSPL_ND。結果，上拉電力供應節點PUSPL_ND之電壓上升至電壓VCC之位準。由於下拉電力供應節點PDSPL_ND耦接至下拉電力節點PD_ND而不管第一重設信號RESET及第二重設信號SET，故下拉電力供應節點PDSPL_ND之電壓維持電壓VSS之位準。第二鎖存節點Q_N係藉由回應於第二經延遲重設信號SET_D而接通之第二電晶體422_1而接地(VSS)。結果，第二鎖存節點Q_N之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準，且第一鎖存節點Q之電壓藉由上拉電力供應節點PUSPL_ND之電壓而上升至電壓VCC之位準。
在時期T8中，第二經延遲重設信號SET_D被撤銷啟動，且因此第二電晶體422_1關斷，藉此中斷第二鎖存節點Q_N與接地節點之耦接。結果，在時期T8中，第二鎖存節點Q_N之電壓藉由下拉電力供應節點PDSPL_ND之電壓而維持電壓VSS之位準，且第一鎖存節點Q之電壓藉由上拉電力供應節點PUSPL_ND之電壓而維持電壓VCC之位準。
圖13為展示根據本發明之第八實施例之鎖存電路的圖解。
圖13之鎖存電路不同於圖11之鎖存電路之處在於：圖13之鎖存電路包括複數個鎖存器103_1至103_N。亦即，圖13之鎖存電路可包括鎖存器103_1至103_N、電力供應單元203、延遲單元301及重設單元430。
電力供應單元203及延遲單元301具有分別與參看圖11所描述之電力供應單元203及延遲單元301之構造及操作原理相同的構造及操作原理。
鎖存器103_1至103_N中每一者回應於供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電力而鎖存資料。鎖存器103_1至103_N中每一者具有與參看圖11所描述之鎖存器103_1之構造及操作原理相同的構造及操作原理。
重設單元430回應於第一經延遲重設信號RESET_D而將複數個鎖存器103_1至103_N重設至第一位準，且回應於第二經延遲重設信號SET_D而將複數個鎖存器103_1至103_N重設至第二位準。圖13說明一實例，其中重設單元430在第一經延遲重設信號RESET_D被啟動時將鎖存器103_1至103_N重設至低位準且在第二經延遲重設信號SET_D被啟動時將鎖存器103_1至103_N重設至高位準。重設單元430包括分別對應於鎖存器103_1至103_N之第一電晶體431_1至431_N，及分別對應於鎖存器103_1至103_N之第二電晶體432_1至432_N。第 一電晶體431_1至431_N中每一者係在第一經延遲重設信號RESET_D被啟動時接通，且耦接至接地及鎖存器103_1至103_N中之對應鎖存器之第一鎖存節點Q。第二電晶體432_1至432_N中每一者係在第二經延遲重設信號SET_D被啟動時接通，且耦接至接地及鎖存器103_1至103_N中之對應鎖存器之第二鎖存節點Q_N。
圖13之鎖存電路的重設操作係與圖11之鎖存電路的重設操作相同，惟所有鎖存器103_1至103_N被同時重設除外。
圖14為展示根據本發明之一實施例之非揮發性記憶體裝置的圖解。
圖14之非揮發性記憶體裝置可包括記憶胞610_1至610_N、頁緩衝器700_1至700_N、電力供應單元800、延遲單元900及重設單元950。
頁緩衝器700_1至700_N分別存取儲存於記憶胞610_1至610_N中之資料。頁緩衝器700_1至700_N執行用於將資料儲存於記憶胞610_1至610_N中之程式操作，及用於自記憶胞610_1至610_N讀取資料之讀取操作。頁緩衝器700_1至700_N中每一者包括一或多個鎖存器710_1至710_N，一或多個鎖存器710_1至710_N回應於供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND之電力而操作。
當第一重設信號RESET或第二重設信號SET被啟動時，電力供應單元800將相同電力(例如，介於上拉電壓與下拉電壓之間的位準之電壓)供應至上拉電力供應節點PUSPL_ND及下拉電力供應節點PDSPL_ND。電力供應單元800具有與參看圖10所描述之電力供應單元202之構造及操作原理相同的構造及操作原理。
延遲單元900藉由延遲第一重設信號RESET及第二重設信號SET來產生第一經延遲重設信號RESET_D及第二經延遲重設信號SET_D。延遲單元900具有與參看圖10所描述之延遲單元301之構造及操作原理 相同的構造及操作原理。
重設單元950回應於第一經延遲重設信號RESET_D而將鎖存器710_1至710_N重設至第一位準，且回應於第二經延遲重設信號SET_D而將鎖存器710_1至710_N重設至第二位準。圖14說明一實例，其中重設單元950在第一經延遲重設信號RESET_D被啟動時將鎖存器710_1至710_N重設至低位準且回應於第二經延遲重設信號SET_D而將鎖存器710_1至710_N重設至高位準。重設單元950具有與參看圖10所描述之重設單元430之構造及操作原理相同的構造及操作原理。
該非揮發性記憶體裝置在程式操作或讀取操作期間可必須將鎖存器710_1至710_N同時重設至第一位準或第二位準。同時重設鎖存器710_1至710_N之操作係與參看圖10所描述之鎖存電路的重設操作相同。鎖存器710_1至710_N係以具有介於第一位準與第二位準之間的位準之電壓(例如，中間位準電壓)進行預充電，且接著重設至第一位準。亦即，鎖存器710_1至710_N之電壓係自介於第一位準與第二位準之間的位準逐步地重設至第一位準。因而，根據本發明之一實施例，相比於經組態以將複數個鎖存器自第二位準同時重設至第一位準之習知非揮發性記憶體裝置，可降低峰值電流。因此，可防止歸因於過多峰值電流而發生之電力下降。
圖14說明一實例，其中回應於兩個重設信號RESET及SET而重設鎖存器710_1至710_N。在一些實施例中，本發明之非揮發性記憶體裝置可經設計成回應於一個重設信號RESET而重設鎖存器710_1至710_N。在此狀況下，該非揮發性記憶體裝置可經設計成沒有圖14所示之第二重設信號SET及第二經延遲重設信號SET_D。
根據本發明之鎖存電路可應用於除了各種類型之IC晶片以外的非揮發性記憶體裝置。
根據本發明之實施例，複數個鎖存器可以最小電流及最小重設時間予以重設。因而，可防止歸因於過多峰值電流而發生之電力下降。
雖然已關於特定實施例而描述本發明，但對於熟習此項技術者將顯而易見，可在不脫離如以下申請專利範圍中所界定的本發明之精神及範疇的情況下進行各種改變及修改。
100_1‧‧‧鎖存器
100_1A‧‧‧第一反相器
100_1B‧‧‧第二反相器
200‧‧‧電力供應單元
300‧‧‧延遲單元
400‧‧‧重設單元
N1‧‧‧第二開關
N2‧‧‧第三開關
N3‧‧‧電晶體
P1‧‧‧第一開關
PD_ND‧‧‧下拉電力節點
PDSPL_ND‧‧‧下拉電力供應節點
PU_ND‧‧‧上拉電力節點
PUSPL_ND‧‧‧上拉電力供應節點
Q‧‧‧第一鎖存節點/第一鎖存器
Q_N‧‧‧第二鎖存節點
RESET‧‧‧第一重設信號
RESET_D‧‧‧第一經延遲重設信號
VCC‧‧‧上拉電壓/核心電壓
VSS‧‧‧下拉電壓/接地電壓

Claims (20)

  1. 一種鎖存電路，其包含：複數個鎖存器，其經組態以回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一重設信號來產生一經延遲重設信號；一電力供應單元，其經組態以便在該重設信號經撤銷啟動時供應一上拉電壓至該上拉電力供應節點及供應一下拉電壓至該下拉電力供應節點，以及在該重設信號經啟動時供應一相同的電壓至該上拉電力供應節點及該下拉電力供應節點；一重設單元，其經組態以便在該經延遲重設信號經啟動時將複數個鎖存器重設至一重設位準；其中該重設信號的一啟動期間及該經延遲重設信號的一啟動期間至少部分彼此重疊。
  2. 如請求項1之鎖存電路，其中該相同的電壓包含該上拉電壓及該下拉電壓之間的中間位準，其中在該重設信號經撤銷啟動時，該電力供應單元耦合一上拉電力節點至該上拉電力供應節點及耦合一下拉電力節點至該下拉電力供應節點，以及不耦合該上拉電力供應節點及該下拉電力供應節點；其中在該重設信號經撤銷啟動時，該電力供應單元：不耦合該上拉電力節點及該上拉電力供應節點，不耦合該下拉電力節點及該上拉電力供應節點，以及耦合該上拉電力供應節點及該下拉電力供應節點；其中在該經延遲重設信號經啟動時，該重設單元供應該下拉 電壓至該等鎖存器之每一個鎖存器之一第一鎖存節點。
  3. 如請求項2之鎖存電路，其中該電力供應單元包含：一第一開關，其經組態以在該重設信號經撤銷啟動時耦合該上拉電力節點及該上拉電力供應節點；一第二開關，其經組態以在該重設信號經撤銷啟動時耦合該下拉電力節點及該下拉電力供應節點；一第三開關，其經組態以在該重設信號經啟動時耦合該上拉電力供應節點及該下拉電力供應節點；以及其中該重設單元包含：一第四開關，其經組態以在該經延遲重設信號經啟動時供應該下拉電壓至該第一鎖存節點。
  4. 如請求項1之鎖存電路，其中該相同電壓包含該下拉電壓，其中該電力供應單元供應該下拉電壓至該下拉電力供應節點；其中在該重設信號經撤銷啟動時，該電力供應單元：耦合該上拉電力節點至該上拉電力供應節點，以及不耦合該上拉電力供應節點及該下拉電力供應節點；其中在該重設信號經撤銷啟動時，該電力供應單元：不耦合該上拉電力節點及該上拉電力供應節點，耦合該上拉電力供應節點及該下拉電力供應節點；其中該重設單元在該經延遲重設信號經啟動時供應該下拉電壓至該等鎖存器之每一個鎖存器之一第一鎖存節點。
  5. 如請求項4之鎖存電路，其中該電力供應單元包含：一第一開關，其經組態以在該重設信號經撤銷啟動時耦合該上拉電力節點及該上拉電力供應節點；一第二開關，其經組態以在該重設信號經啟動時耦合該上拉 電力供應節點及該下拉電力供應節點；其中該重設單元包含：一第三開關，其經組態以在該經延遲重設信號經啟動時被組態成供應該下拉電壓至該第一鎖存節點。
  6. 一種鎖存電路，其包含：複數個鎖存器，其經組態以回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一第一重設信號來產生一第一經延遲重設信號及藉由延遲一第二重設信號來產生一第二經延遲重設信號；一電力供應單元，其經組態以便在該重設信號經撤銷啟動時供應一上拉電壓至該上拉電力供應節點及供應一下拉電壓至該下拉電力供應節點，以及在該重設信號經啟動時供應一相同的電壓至該上拉電力供應節點及該下拉電力供應節點；一重設單元，其經組態成以便在該第一經延遲重設信號經啟動時將該複數個鎖存器重設至一第一重設位準以及組態成以便在該第二經延遲重設信號經啟動時將該複數個鎖存器重設至一第二重設位準；其中該重設信號的一啟動期間及該經延遲重設信號的一啟動期間至少部分彼此重疊。
  7. 如請求項6之鎖存電路，其中該相同的電壓包含該上拉電壓及該下拉電壓之間的中間位準，其中在該重設信號經撤銷啟動時，該電力供應單元耦合：一上拉電力節點至該上拉電力供應節點，耦合一下拉電力節點至該下拉電力供應節點，以及不耦合該上拉電力供應節點及該下拉電力供應節點； 其中在該重設信號經撤銷啟動時，該電力供應單元：不耦合該上拉電力節點及該上拉電力供應節點，不耦合該下拉電力節點及該上拉電力供應節點，以及耦合該上拉電力供應節點及該下拉電力供應節點；其中在該第一經延遲重設信號經啟動時，該重設單元供應該下拉電壓至該等鎖存器之每一個鎖存器之一第一鎖存節點，以及在該第二經延遲重設信號經啟動時，該重設單元供應該下拉電壓至該等鎖存器之每一個鎖存器之一第二鎖存節點。
  8. 如請求項7之鎖存電路，其中該電力供應單元包含：一第一開關，其經組態以在該重設信號經撤銷啟動時耦合該上拉電力節點及該上拉電力供應節點；一第二開關，其經組態以在該重設信號經撤銷啟動時耦合該下拉電力節點及該下拉電力供應節點；一第三開關，其經組態以在該重設信號經啟動時耦合該上拉電力供應節點及該下拉電力供應節點；以及其中該重設單元包含：一第四開關，其經組態以在該第一經延遲重設信號經啟動時供應該下拉電壓至該第一鎖存節點；以及一第五開關，其經組態以在該第二經延遲重設信號經啟動時供應該下拉電壓至該第二鎖存節點。
  9. 如請求項6之鎖存電路，其中該相同的電壓包含該下拉電壓，其中該電力供應單元供應該下拉電壓至該下拉電力供應節點；其中在該重設信號經撤銷啟動時，該電力供應單元耦合一上拉電力節點至該上拉電力供應節點及不耦合該上拉電力供應節點及該下拉電力供應節點； 其中在該重設信號經撤銷啟動時，該電力供應單元：不耦合該上拉電力節點及該上拉電力供應節點，以及耦合該上拉電力供應節點及該下拉電力供應節點；其中在該第一經延遲重設信號經啟動時，該重設單元供應該下拉電壓至該等鎖存器之每一個鎖存器之一第一鎖存節點，以及在該第二經延遲重設信號經啟動時，供應該下拉電壓至該等鎖存器之每一個鎖存器之一第二鎖存節點。
  10. 如請求項9之鎖存電路，其中該電力供應單元包含：一第一開關，其經組態以在該重設信號經撤銷啟動時耦合該上拉電力節點及該上拉電力供應節點；一第二開關，其經組態以在該重設信號經啟動時耦合該上拉電力供應節點及該下拉電力供應節點；其中該重設單元包含：一第三開關，其經組態以在該第一經延遲重設信號經啟動時被組態成供應該下拉電壓至該第一鎖存節點；以及一第四開關，其經組態以在該第二經延遲重設信號經啟動時被組態成供應該下拉電壓至該第二鎖存節點。
  11. 一種非揮發性記憶體裝置，其包含：複數個記憶胞；複數個頁緩衝器，其經組態以存取儲存於該等各別記憶胞中之資料且各自包含一或多個鎖存器，該一或多個鎖存器回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一重設信號來產生一經延遲重設信號；一電力供應單元，其經組態以便在該重設信號經撤銷啟動時 供應一上拉電壓至該上拉電力供應節點及供應一下拉電壓至該下拉電力供應節點，以及在該重設信號經啟動時供應一相同的電壓至該上拉電力供應節點及該下拉電力供應節點；及一重設單元，其經組態以便在該經延遲重設信號經啟動時將該一或多個鎖存器重設至一重設位準；其中該重設信號的一啟動期間及該經延遲重設信號的一啟動期間至少部分彼此重疊。
  12. 如請求項11之非揮發性記憶體裝置，其中該相同的電壓包含該上拉電壓及該下拉電壓之間的中間位準，其中在該重設信號經撤銷啟動時，該電力供應單元：耦合一上拉電力節點至該上拉電力供應節點，耦合一下拉電力節點至該下拉電力供應節點，以及不耦合該上拉電力供應節點及該下拉電力供應節點；其中在該重設信號經撤銷啟動時，該電力供應單元：不耦合該上拉電力節點及該上拉電力供應節點，不耦合該下拉電力節點及該上拉電力供應節點，以及耦合該上拉電力供應節點及該下拉電力供應節點；其中在該經延遲重設信號經啟動時，該重設單元供應該下拉電壓至該等鎖存器之每一個鎖存器之一第一鎖存節點。
  13. 如請求項12之非揮發性記憶體裝置，其中該電力供應單元包含：一第一開關，其經組態以在該重設信號經撤銷啟動時耦合該上拉電力節點及該上拉電力供應節點；一第二開關，其經組態以在該重設信號經撤銷啟動時耦合該下拉電力節點及該下拉電力供應節點；一第三開關，其經組態以在該重設信號經啟動時耦合該上拉 電力供應節點及該下拉電力供應節點；以及一第四開關，其經組態以在該經延遲重設信號經啟動時供應該下拉電壓至該第一鎖存節點。
  14. 如請求項11之非揮發性記憶體裝置，其中相同電壓包含該下拉電壓，其中該該電力供應單元供應該下拉電壓至該下拉電力供應節點；其中在該重設信號經撤銷啟動時，該電力供應單元：耦合該上拉電力節點至該上拉電力供應節點，以及不耦合該上拉電力供應節點及該下拉電力供應節點；其中在該重設信號經撤銷啟動時，該電力供應單元：不耦合該上拉電力節點及該上拉電力供應節點，耦合該上拉電力供應節點及該下拉電力供應節點；其中該重設單元在該經延遲重設信號經啟動時供應該下拉電壓至該等鎖存器之每一個鎖存器之一第一鎖存節點。
  15. 如請求項14之非揮發性記憶體裝置，其中該電力供應單元包含：一第一開關，其經組態以在該重設信號經撤銷啟動時耦合該上拉電力節點及該上拉電力供應節點；一第二開關，其經組態以在該重設信號經啟動時耦合該上拉電力供應節點及該下拉電力供應節點；其中該重設單元包含：一第三開關，其經組態以在該經延遲重設信號經啟動時被組態成供應該下拉電壓至該該第一鎖存節點。
  16. 一種非揮發性記憶體裝置，其包含：複數個記憶胞； 複數個頁緩衝器，其經組態以存取儲存於該等各別記憶胞中之資料且各自包含一或多個鎖存器，該一或多個鎖存器回應於供應至一上拉電力供應節點及一下拉電力供應節點之電力而操作；一延遲單元，其經組態以藉由延遲一第一重設信號來產生一第一經延遲重設信號及藉由延遲一第二重設信號來產生一第二經延遲重設信號；一電力供應單元，其經組態以便在該重設信號經撤銷啟動時供應一上拉電壓至該上拉電力供應節點及供應一下拉電壓至該下拉電力供應節點，以及在該重設信號經啟動時供應一相同的電壓至該上拉電力供應節點及該下拉電力供應節點；及一重設單元，其經組態成以便在該第一經延遲重設信號經啟動時將該一或多個鎖存器重設至一第一重設位準以及組態成以便在該第二經延遲重設信號經啟動時將該一或多個鎖存器重設至一第二重設位準；其中該重設信號的一啟動期間及經延遲重設信號的一啟動期間至少部分彼此重疊。
  17. 如請求項16之非揮發性記憶體裝置，其中該相同的電壓包含該上拉電壓及該下拉電壓之間的中間位準，其中在該重設信號經撤銷啟動時，該電力供應單元：耦合一上拉電力節點至該上拉電力供應節點，耦合一下拉電力節點至該下拉電力供應節點，以及不耦合該上拉電力供應節點及該下拉電力供應節點；其中在該重設信號經撤銷啟動時，該電力供應單元：不耦合該上拉電力節點及該上拉電力供應節點，不耦合該下拉電力節點及該上拉電力供應節點，以及耦合該上拉電力供應節點及該 下拉電力供應節點；其中在該第一經延遲重設信號經啟動時，該重設單元供應該下拉電壓至該等鎖存器之每一個鎖存器之一第一鎖存節點，以及在該第二經延遲重設信號經啟動時，該重設單元供應該下拉電壓至該等鎖存器之每一個鎖存器之一第二鎖存節點。
  18. 如請求項17之非揮發性記憶體裝置，其中該電力供應單元包含：一第一開關，其經組態以在該重設信號經撤銷啟動時耦合該上拉電力節點及該上拉電力供應節點；一第二開關，其經組態以在該重設信號經撤銷啟動時耦合該下拉電力節點及該下拉電力供應節點；一第三開關，其經組態以在該重設信號經啟動時耦合該上拉電力供應節點及該下拉電力供應節點；以及其中該重設單元包含：一第四開關，其經組態以在該第一經延遲重設信號經啟動時供應該下拉電壓至該第一鎖存節點；以及一第五開關，其經組態以在該第二經延遲重設信號經啟動時供應該下拉電壓至該第二鎖存節點。
  19. 如請求項16之非揮發性記憶體裝置，其中該相同的電壓包含該下拉電壓，其中該電力供應單元供應該下拉電壓至該下拉電力供應節點；其中在該重設信號經撤銷啟動時，該電力供應單元耦合一上拉電力節點至該上拉電力供應節點及不耦合該上拉電力供應節點及該下拉電力供應節點；其中在該重設信號經撤銷啟動時，該電力供應單元：不耦合 該上拉電力節點及該上拉電力供應節點，以及耦合該上拉電力供應節點及該下拉電力供應節點；其中在該第一經延遲重設信號經啟動時，該重設單元供應該下拉電壓至該等鎖存器之每一個鎖存器之一第一鎖存節點，以及在該第二經延遲重設信號經啟動時，供應該下拉電壓至該等鎖存器之每一個鎖存器之一第二鎖存節點。
  20. 如請求項19之非揮發性記憶體裝置，其中該電力供應單元包含：一第一開關，其經組態以在該重設信號經撤銷啟動時耦合該上拉電力節點及該上拉電力供應節點；一第二開關，其經組態以在該重設信號經啟動時耦合該上拉電力供應節點及該下拉電力供應節點；其中該重設單元包含：一第三開關，其經組態以在該第一經延遲重設信號經啟動時被組態成供應該下拉電壓至該第一鎖存節點；以及一第四開關，其經組態以在該第二經延遲重設信號經啟動時被組態成供應該下拉電壓至該第二鎖存節點。
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