JP2005108341A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 FBCからのデータ読み出し時にデータ"１"と"０"を正確に判別可能にする。
【解決手段】 本発明は、センスアンプ１１と、センスアンプ１１の出力をラッチするラッチ回路２２と、読み出し制御回路２３と、書き込み制御回路２４と、基準ビット線RBLに接続された基準電位発生回路１２と、基準電位発生回路１２の出力である選択基準ビット線RBLを"１"電位に設定する高電位設定トランジスタ２５と、選択基準ビット線RBLを中間電位に設定する中間電位設定トランジスタ２６と、を備える。基準セル１３に予め中間電位を書き込んでおき、選択されたFBC１から読み出したデータと基準セル１３から読み出したデータとを比較して、データの論理を判別するため、データ"１"用の基準セル１３とデータ"０"用の基準セル１３を個別に設ける必要がなくなり、回路構成を簡略化できるとともに、センスアンプ１１内のカレントミラー回路のミラー比を１に設定できるため、回路サイズを縮小できる。
【選択図】 図８

Description

本発明は、基板上に埋め込み絶縁膜を介して形成される第１半導体層と、この第１半導体層に形成されるフローティングのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）と、を備えた半導体集積回路装置に関する。
トレンチキャパシタ(trench capacitor)やスタックトキャパシタ(stacked capacitor)を有する従来の単一トランジスタ（one transistor）と単一キャパシタ（one capacitor）からなるDRAMセルは、微細化に伴ってその作製が困難になることが懸念されている。この種のDRAMセルに替わり得るメモリセルとして、Silicon on Insulator(SOI)の上などに形成されたFETのフローティングボディに多数キャリアを蓄積して情報を記憶する新メモリセルFBCが提案されている(特許文献１，２参照)。
まず、Ｎ型のMISFETを例に取ってFBCの書き込みと読み出しの原理を説明する。チャネルボディに正孔が多い状態を"１"、正孔が少ない状態を"０"と定義する。FBCは、SOI基板上に形成されたnFETを備えており、ソースはGND（０V）に設定され、ドレインはビット線（BL）に接続され、ゲートはワード線（WL）に接続され、チャネルボディは電気的にフローティングである。
"１"を書き込むには、トランジスタを飽和状態で動作させる。例えば、ワード線WLを1.5Ｖ、ビット線BLを1.5Ｖにバイアスする。このような状態では、インパクトイオン化により、ドレイン近傍において電子・正孔対が大量に発生する。これらのうち、電子はドレイン端子に吸い込まれていくが、正孔はポテンシャルが低いチャネルボディに蓄えられる。
インパクトイオン化によりホールが発生される電流と、チャネルボディとソースとの間のpn接合のフォワード電流が釣り合った状態でチャネルボディ電圧は平衡状態に達する。大体0.7Ｖ程度である。
一方、"０"データを書き込むには、ビット線BLを負の電圧、例えば-1.5Ｖに引き下げる。この動作により、ｐ領域からなるチャネルボディとビット線BLにつながったｎ領域とが順方向に大きくバイアスされ、チャネルボディに蓄えられていた正孔の多くがｎ領域に吐き出される。このようにしてチャネルボディの正孔の数が減った状態が"０"である。
データの読み出しは、例えばワード線WLを1.5Ｖ、ビット線を0.2Ｖに設定し、トランジスタを線形領域で動作させる。チャネルボディに蓄積されている正孔の数の違いにより、トランジスタのしきい値電圧Ｖthが異なる効果（ボディ効果）を利用して電流差を検知し、"１"と"０"を識別する。
なお、データの読み出し時にビット線電圧を低く（例えば0.2Ｖに）設定する理由は、ビット線電圧を高くして飽和状態にバイアスすると、"０"を読み出す場合にインパクトイオン化によりデータが"１"に化けてしまい、"０"を正しく検知できないおそれがあるためである。
データの読み出しを行う場合、FBCを流れるセル電流は微小であるため、"１"と"０"を正確に判別するために、FBCと同一構造の基準セルを設け、FBCを流れるセル電流と基準セルを流れるセル電流との電流差を検知してデータの"１"と"０"を識別するのが一般的である。
特開2003-68877号公報 特開2002-246571号公報
しかしながら、メモリ内の多数のFBCのしきい値Ｖthはデバイス作製プロセスにおけるパラメータの変動により大きくばらつくことがある。例えば、FBCのトランジスタのチャネル長Ｌがばらつくと、ショートチャネル効果によりしきい値Ｖthが大きくばらつく。また、チャネル幅のばらつきによっても、ナローチャネル効果が効いてしきい値Ｖthがばらつく。
また、今後はトランジスタの微細化とともに、チャネル内に存在する不純物原子の位置や数のばらつきがトランジスタの特性に大きく影響することが予想され、不可避的にしきい値Ｖthが大きくばらつくことが懸念される。
しきい値Ｖthのばらつきがある許容範囲を超えると、上記のような基準セルを用いたセンス方式ではデータ"１"と"０"を正確に判別することが困難になる。その理由は、FBCのＶthが基準セルのＶthと大きくかけ離れていると、データ"１"の場合のセンスノードでの電位とデータ"０"の場合のセンスノードでの電位のいずれもが、基準ノードの電位ＶREFより大きかったり、小さかったりし、データ"１"と"０"を正確に識別できないためである。
また、基準セルとの比較を行うために、データ"１"用の基準セルとデータ"０"用の基準セルとを設け、これら２種類の基準セルを流れるセル電流の平均を基準電流として、FBCを流れるセル電流との比較を行うセンスアンプも考えられる。
しかしながら、データ"１"用の基準セルに接続される基準ワード線と、データ"０"用の基準セルに接続される基準ワード線とが必要になり、セルアレイ内のワード線の数が増えることから、消費電流が増えるという問題がある。消費電流の増加に対応するため、センスアンプ内のカレントミラー回路のミラー比を２に設定しなければならず、センスアンプの回路面積が増大してしまう。さらに、大きな問題として、データ"１"用の基準セルとデータ"０"用の基準セルを設けると、ビット線と基準ビット線との間の容量のアンバランスが避けられなくなり、ダイナミックセンス方式ではデータを正常にセンスできなくなる。
上述した従来のFBCは、１ビットを１個のトランジスタで構成するため、１トランジスタと１キャパシタで構成する従来のDRAMセルよりもセル面積が小さくなり、大きな容量を実現するには有利であるが、トランジスタの微細化技術も物理的な限界により今までのようには進まなくなるおそれがある。
本発明は、このような問題点に鑑みてなされたものであり、その目的は、FBCからのデータ読み出し時にデータ"１"と"０"を正確に判別可能な半導体集積回路装置を提供することにある。
また、本発明は、FBCの微細化に頼らずに記憶容量を増やすことが可能な半導体集積回路装置を提供することにある。
上記の目的を達成するため、本発明は、基板上に埋め込み絶縁膜を介して形成される半導体層と、前記半導体層に形成されるフローティングのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）と、前記FBCとサイズ、形状および電気特性が同一で、基準ビット線に接続された基準セルと、前記基準セルのチャネルボディに、データ"１"未満でデータ"０"より大きい中間データを書き込む制御を行う中間セル書込制御回路と、前記基準セルから読み出した中間データに基づいて、前記FBCに記憶されたデータを読み出す制御を行うセンスアンプと、を備える。
また、本発明は、基板上に埋め込み絶縁膜を介して形成される半導体層と、前記半導体層に形成されるフローティングのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）と、前記FBCに記憶されたデータを読み出す制御を行うセンスアンプと、を備え、前記センスアンプは、選択されたFBCに記憶されたデータを読み出して保持する保持回路と、前記選択されたFBCに記憶されたデータを読み出した後、該FBCにデータ"１"を書き込んだ後、データ"１"未満でデータ"０"より大きい中間データを書き込む制御を行う書込制御回路と、前記選択されたFBCに記憶された中間データを読み出して、前記保持回路で保持されたデータと比較する比較回路と、を有する。
また、本発明は、基板上に埋め込み絶縁膜を介して形成される半導体層と、前記半導体層に形成されるフローティングのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）と、前記FBCのチャネルボディに、２n（ｎは２以上の整数）通りの電位を書き込む制御を行う書込制御回路と、を備える。
本発明によれば、基準セルに中間データを書き込むため、データ"１"用の基準セルとデータ"０"用の基準セルを別個に設けて、それらのデータを平均化する回路が不要となり、回路構成を簡略化できる。
また、本発明によれば、FBCに中間データを書き込むため、基準セルが不要となり、回路構成を簡略化できる。
さらに、本発明によれば、FBCに多値データを書き込めるようにしたため、集積度を上げずに記憶容量を増大できる。
以下、図面を参照しながら、本発明の一実施形態を説明する。
（第１の実施形態）
図１は本発明に係る半導体集積回路装置の第１の実施形態の概略構成を示すブロック図である。図１は、256本のワード線WLと32本のビット線BLを切り出した図である。ワード線WL方向は、一つのアレー全体を図示しているが、ビット線BL方向は一つのアレーの一部のみを図示している。実際には、図１に示した32本のビット線BLが32個（計1024本）集まって一つのアレーが構成される。そして、このようなアレーが複数集まってメモリが構成される。
ワード線WLとビット線BLの各交点には、FBCからなるDRAMセル１が接続されている。DRAMセル１は、フローティングのチャネルボディを持つ一つのMISFETで構成される。図２はｎチャネルMISFETを用いたDRAMセル１の構造を示す断面図である。シリコン基板２上に、シリコン酸化膜等の絶縁膜３が形成され、この絶縁膜３の上面に、シリコン基板２と分離されたｎ拡散層４，５とｐ拡散層６が形成される。ｎ拡散層４，５はソース領域およびドレイン領域になり、ｐ拡散層６はチャネルボディになる。ｐ拡散層６の上面には、ゲート絶縁膜７を介してゲート電極８が形成されている。
図３はDRAMセル１アレイの回路図である。行方向に配列されるDRAMセル１のゲートには共通のワード線WLが接続され、列方向に配列されるDRAMセル１のドレインには共通のビット線BLが接続され、全DRAMセル１のソースは基準電位（接地電位）に設定されている。各DRAMセル１は、他のDRAMセル１とは分離されたフローティングのチャネルボディを持つ。
DRAMセル１は、チャネルボディとなるｐ型シリコン層を第１の電位に設定した第１データ状態と、第２の電位に設定した第２のデータ状態とをダイナミックに記憶する。具体的には、第１データ状態は、選択ワード線と選択ビット線に高レベル電圧を与え、選択されたDRAMセル１を５極管動作させ、そのドレイン接合近傍でインパクトイオン化を起こして生成した多数キャリア（ｎチャネルの場合、ホール）をチャネルボディに保持することにより書き込まれる。これが例えばデータ"１"である。第２データ状態は、選択ワード線に高レベル状態を与えて容量結合によりチャネルボディ電位を高くし、選択ビット線を低レベルにして、選択されたDRAMセル１のチャネルボディとドレインとの接合に順バイアス電流を流してチャネルボディの多数キャリアをドレインに放出することにより書き込まれる。これが例えばデータ"０"である。
データ"１"，"０"は、MISFETのゲートしきい値の差として表れる。チャネルボディ電位による基板バイアスの結果として、"１"の場合のしきい値Ｖth1は、"０"の場合のしきい値電圧Ｖth0より低くなる。したがって、データ読み出しは、しきい値電圧の差によるセル電流の差を検出することにより判別することができる。
図１に示すように、ビット線は一本おきに左右のビット線選択回路１０に接続されている。ビット線選択回路１０で選択されたビット線に現れた信号はセンスアンプブロック１１内のセンスアンプ１１で増幅されてラッチ回路２２でラッチされる。縦方向に並んだビット線の中央部には、２本の基準ビット線RBLが設けられ、それぞれ基準電位発生回路１２に接続されている。基準ビット線RBLとワード線の交点にはFBCと同じ回路構成で同じ電気的特性の基準セル１３が接続されている。センスアンプブロック１１と基準電位回路は隣り合うアレーで共有されている。
FBCは非破壊型のセルなので、ワード線が活性化されてFBCのセルデータの読み出しを行ってもセルデータは破壊されない。したがって、読み出したセルデータを書き戻す回路は不要である。
ビット線選択回路１０は、８本のビット線の中から一本を選択して、センスアンプブロック１１に伝達する。すなわち、センスアンプブロック１１は、８本のビット線ごとに設けられている。
本実施形態は、基準セル１３に、データ"１"と"０"の中間データ"1/2"を書き込む点に特徴がある。これにより、"1/2"データが書き込まれた基準セル１３が接続されたワード線が活性化されたときに、基準ビット線RBLに、"１"データが書き込まれたFBCのセル電流Ｉ1と、"０"データが書き込まれたFBCのセル電流Ｉ0との平均電流（Ｉ1＋Ｉ0）／２が流れる。
図１の信号EQLは、セルアレイが待機状態のときにハイになり、すべてのビット線と基準ビット線RBLをGNDにプリチャージする。
以下では、まず基準セル１３に中間電位を書き込むことができる理由について説明する。図４はFBCの27℃におけるデバイスシミュレーション結果を示す図である。"０"データの平衡状態（０ns）からスタートし、前半（10ns〜20ns）に"１"を書いて、その後（26ns〜28ns）そのデータを読み出し、後半（30ns〜40ns）に"０"を書き込み、その後（46ns〜48ns）そのデータを読み出すという過渡解析（transient analysis）を行った結果を示している。
図４のシミュレーションで用いたFBCは、チャネル長Ｌ＝0.15μm、チャネル幅Ｗ＝0.175μｍ、ゲート絶縁膜厚ｔox＝60Å（６×10-9ｍ）、シリコン膜厚ｔsi＝550Å（5.5×10-8ｍ）、埋め込み酸化膜ｔBOX＝200Å、チャネル不純物濃度ＮA＝7.0×1017cm-3のnFETである。ゲート（ワード線）電圧はデータ保持時（２ns〜６ns、22ns〜26ns、42ns〜46ns）が-1.5Ｖで、書き込み時（０ns、10ns〜20ns、30ns〜40ns）と読み出し時（８ns、28ns、48ns）には1.5Ｖである。ドレイン（ビット線）電圧は、"１"書きの場合（10ns〜20ns）が1.5Ｖで、"０"書きの場合（０nsと30ns〜40ns）が-0.8Ｖである。ビット線電圧の読み出し時（６ns〜８ns、26ns〜28ns、46ns〜48ns）の電圧は0.2Ｖである。
ワード線電圧とビット線電圧は外部から入力される信号であり、チャネルボディBODY電圧がシミュレーション計算値である。
図５は図４のシミュレーションにて得られたセル電流とゲート電圧との関係を示す図である。具体的には、"１"データに対応する電流Ｉ1は、26ns〜28nsの間に観測されたＩds（ドレインとソース間に流れる電流）であり、"０"データに対応する電流Ｉ0は、46ns〜48nsにかけて観測されたＩdsである。
図４のような構造のFBCの"１"データ電流のしきい値は0.4Ｖ、"０"データ電流のしきい値は0.7Ｖであり、しきい値の差は0.3Ｖである。
一方、図６は同じく27℃における同一構造のFBCを"０"の平衡状態からスタートさせ、"１"データを前と同じように書き込んでそれを読み出し、その後、ビット線電位を-0.36Ｖと図４の"０"書きの時の値（-0.8Ｖ）よりも絶対値が小さい状態で書き込みを行い、それを引き続いて読み出した場合のシミュレーション結果を示している。
図７は図６の46ns〜48nsにおける読み出し時の電流Ｉ1/2をモニターし、この電流を図５に重ねて図示したものである。図７からわかるように、Ｉ0とＩ1のほぼ中間にＩ1/2が位置する。しきい値電圧はほぼ0.57Ｖ程度である。
Ｉ1/2がＩ0とＩ1と異なる値になる理由は以下の通りである。"１"書きを行って、フローティングボディに正孔を多数蓄積した状態から、ビット線を負電位にして、チャネルボディとドレイン間のpn接合を順方向にバイアスすることにより、FBCに"1/2"データを書き込むことができるが、ビット線電位の大小により数nsという短い時間内にFBCから吐き出される正孔の数が異なり、結果としてボディに残留する正孔の数が異なり、ボディ効果の効き方が変化し、"０"データの電流Ｉ0とビット線を中間状態"1/2"にした場合の電流Ｉ1/2に差が出る。
本実施形態では、上記の手法を利用して、基準セル１３にまず"１"データを書き込んだ後、ビット線を負電位に設定することにより、基準セル１３に中間電位である"1/2"データを書き込む。
図８は図１のセンスアンプブロック１１周辺の第１の実施形態の回路図である。図８のビット線選択回路１０は、８本のビット線から一本のビット線を選択するものであり、その詳細構成は例えば図９の回路図で表される。図９のビット線選択回路１０は、各ビット線と基準ビット線RBLに接続された複数のトランジスタ１４を有し、これらトランジスタ１４のゲートに入力される信号BS0〜BS7のいずれか一つおよびDSをハイにして、いずれか一つのトランジスタ１４およびDSが入力されているトランジスタ１４をオンする。
図８の回路は、ビット線選択回路１０の出力である選択ビット線の電位が所定の基準電位以下になるように電位を制限するレベルリミッタ２１と、センスアンプ１１’と、センスアンプ１１’の出力をラッチするラッチ回路２２と、読み出し制御回路２３と、書き込み制御回路２４と、基準ビット線RBLに接続された基準電位発生回路１２と、基準電位発生回路１２の出力である選択基準ビット線RBLを"１"電位に設定する高電位設定トランジスタ２５と、選択基準ビット線RBLを中間電位に設定する中間電位設定トランジスタ２６と、を備えている。
レベルリミッタ２１は、選択ビット線の電位と基準電位ＶBLRとの電位差に応じた電位を出力するオペアンプ３１と、オペアンプ３１の出力に応じて選択ビット線の電位を負帰還制御するトランジスタ３２とを有する。
レベルリミッタ２１は、データ読み出し時には、ビット線電位を基準電位ＶBLR（例えば0.2Ｖ）に制限する。これにより、データ読み出し時のセル動作は、線形領域に限られ、インパクトイオン化による誤動作が防止される。
センスアンプ１１’は、選択したFBC１を流れるセル電流と同じ電流を流すカレントミラー回路３３と、カレントミラー回路３３の電流源を構成するpFET３４と、nFET３５と、カレントミラー回路３３の出力電位と基準電位ＶREFとの電位差に応じた電圧を出力するオペアンプ３６とを有する。
ビット線選択回路１０がビット線を選択した後、信号CMONがハイになるとともに、信号BLOADONがローになり、カレントミラー回路３３が活性化される。これにより、セル電流Ｉ0またはＩ1がFBC１に流れる。基準ビット線RBLには、（Ｉ0＋Ｉ1）／２の電流が流れる。
カレントミラー回路３３のミラー比は１なので、オペアンプの(-)入力端子であるセンスノードsnには高電源側からＩ0またはＩ1の電流が流れる。
一方、基準電位発生回路１２は、例えば図１０のような回路で構成される。図１０の基準電位発生回路１２は、基準ビット線RBLの電位と中間電位ＶBLRを比較するオペアンプ４１と、オペアンプ４１の出力に基づいて基準ビット線RBLの電位を負帰還制御するトランジスタ４２と、pFETからなるカレントミラー回路４３と、カレントミラー回路４３の電流源を構成するpFET４４と、カレントミラー回路４３に接続されたダイオード接続のnFET４５とを有する。
カレントミラー回路４３のミラー比は１であり、基準電位発生回路１２内のnFET４５とセンスアンプ１１内のnFET３５はミラー比が１のカレントミラー回路を構成している。このため、センスノードsnの電位は、セル電流がＩ0（＜Ｉ1）の場合にはＶREF−α（ＶREF≒１Ｖ、α≒0.6Ｖ）になり、逆にセル電流がＩ1（＞Ｉ0）の場合にはＶREF＋αになる。
ハイレベルでカレントミラー回路を活性化させる信号SAONも信号CMONとほぼ同時にハイレベルに活性化されて、この信号が入力されるオペアンプ３６内のカレントミラー回路で、ＶREFとＶREF±αの電位差を増幅して、次段のラッチ回路２２でラッチする。
データ読み出し時には、読み出し用カラム選択信号RCSLがカラムアドレスに応じて立ち上がるので、ラッチ回路２２のラッチ出力は読み出し線対Q,BQを介して最終的に外部にデータが読み出される。
リフレッシュ時には、書き戻し信号WBが活性化して、ラッチしているデータをビット線に書き戻して、選択されているFBCに再書き込みが行われる。
データの書き込み時には、書き込み用カラム選択線WCSLがカラムアドレスに応じて立ち上がり、外部から信号線Ｄを介して入力された書き込みデータがビット線に書き込まれる。
中間電位設定トランジスタ２６は、ゲートに信号BHFWRTが入力されるpFETで構成される。基準セル１３に"1/2"を書き込む際には、信号BHFWRTをローにして、このpFET２６をオンさせて、電圧ＶBLHFを基準セル１３に書き込む。
図６と図７のデバイスシミュレーション結果を見ると、ＶBLHFの値は-0.36Ｖ程度が適当である。ただし、この値はＶBLL（"０"書きのときのビット線レベル）が-0.8Ｖで、ＶBLH（"１"書きのときのビット線レベル）が1.5Ｖの場合であり、これらＶBLLとＶBLHが変化した場合には、それに対応してＶBLHFの値も調整する必要がある。
ワード線を負電位にして"1/2"データを基準セル１３に保持しておくと、pn接合でのリーク電流あるいはGIDL（Gate Induced Drain Leak）などのバンド間トンネリング（band-to-band tunneling）によるリーク電流により、正孔がボディに蓄積されてゆき、長い時間が経過した後では、"１"データに変化してしまう。
したがって、通常のセルをリフレッシュするのと同じか、あるいは短い時間間隔でＶBLHFの電圧に書き込みを行う必要がある。
図４のシミュレーションでは、"１"データを書いた後に"1/2"データを書いているが、それは"1/2"データを書く直前のセルのデータが"1/2"よりもボディ電位が低い場合に必要な動作であって、実際の使用状況では、"1/2"データを書いた後は、自然に"１"の方向に（すなわち、ボディ電位が"1/2"データの状態から高い方向に）変化するため、"１"書きの事前動作は不要と思われる。
しかしながら、場合によっては、ワード線がハイになることで、チャネルボディのｐ領域がGNDレベルのｎ型ソースノードに対して順方向にバイアスされる時間が非常に長い場合には、最初"1/2"が書き込まれていた基準セル１３のボディ電位が"1/2"電位より低くなることも考えられる。したがって、安全のためには、基準セル１３への書き込みの前には"１"を書き込むことが必要な場合もある。そこで、図８では、基準セル１３に"１"を書き込むための高電位設定トランジスタ２５を備えている。この高電位設定トランジスタ２５はpFETからなる。中間電位を書き込むには、まず、pFET２５をオンして基準セル１３に"１"電位ＶBLHを書き込んだ後、信号BHWRTをローにして基準セル１３に"1/2"電位ＶBLHFを書き込む。
これらの一連の動作は、カラム選択線とは無関係に活性化されたセルアレー全体にわたって行われるので、活性化されているワード線に接続されているすべての基準セル１３に同時に"1/2"書き込みが行われる。もちろん、カラム選択線で選択した基準ビット線RBLに対してだけ選択的に"1/2"書き込みを行うことも可能である。
このように、第１の実施形態では、基準セル１３に予め中間電位を書き込んでおき、選択されたFBC１から読み出したデータと基準セル１３から読み出したデータとを比較して、データの論理を判別するため、データ"１"用の基準セル１３とデータ"０"用の基準セル１３を個別に設ける必要がなくなり、回路構成を簡略化できるとともに、センスアンプ１１内のカレントミラー回路のミラー比を１に設定できるため、回路サイズを縮小できる。
（第２の実施形態）
第２の実施形態は、電圧センス型のダイナミックセンスアンプ１１を設けるものである。
図１１はセンスアンプブロック１１の第２の実施形態の回路図である。図１１では、図８と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１１のセンスアンプは、電圧センス型のダイナミックセンスアンプであり、レベルリミッタ２１の出力ノードbsnと基準電位発生回路１２の出力ノードsnとの電位差をラッチするラッチ回路５１と、基準ビット線RBLを"１"電位に設定するか否かを切替制御するpFET２５と、基準ビット線RBLを"1/2"電位に設定するか否かを切替制御するpFET２６と、書き戻し制御トランジスタと５２、読み出し制御回路２３と、書き込み制御回路２４とを有する。
ラッチ回路２２は、クロスカップルされたｐFET５３，５４とnFET５５，５６を有する。pFET５４とnFET５６のゲートはノードbsnに接続され、pFET５３とnFET５５のゲートはノードsnに接続され、pFETのソースには信号SAONが供給され、nFET55,56のソースには信号BSAONが供給される。
図１２は図１１のオペアンプ３１，４１の詳細構成を示す回路図である。図示のように、オペアンプ３１，４１は、差動増幅器を構成するnFET５７，５８と、この差動増幅器に接続されたpFET５９，６０からなるカレントミラー回路と、電流源を構成するpFET６１と、出力トランジスタ６２とを有する。
不図示のワード線WLが活性化され、ビット線選択回路１０によりいずれか１本のビット線が選択された後、信号BLOADON,BCMONがローになる。これにより、pFET３４，４４がオンして、セル電流がビット線BLと基準ビット線RBLに流れる。この状態では、ラッチ回路５１の活性化信号SANO,BSAONはいずれもGNDレベル（ビット線のプリチャージレベル）であり、ラッチ回路５１はまだ動作していない。
ノードsn,bsnに信号が十分に伝達された時点で、信号BLOADON,BCMONがそれぞれハイになり、信号sn,bsnをそれぞれ基準ビット線RBLとビット線BLから遮断してフローティング状態にする。
その直後に、ラッチ回路５１を活性化するために、信号SAONをハイレベルに、信号BSAONをローレベルにする。これにより、ラッチ回路５１は、ノードsn,bsnの電位差を増幅してラッチする。
その後、読み出しカラム選択線RCSLをハイにして、ラッチ回路５１でラッチしたデータを読み出し線対Q,BQに伝達する。
一方、リフレッシュ動作時には、書き戻し信号WBがハイになり、ラッチ回路５１でラッチしたデータが選択FBCに書き戻される。また、基準セル１３に対しては、信号BHFWRTがローになり、"１"と"０"の中間レベルＶBLHFが基準ビット線RBLを介して基準セル１３に書き込まれる。ただし、この動作に先立って、信号BHWRTがローになり、基準セル１３に"１"が書き込まれる。
このように、第２の実施形態では、電圧センス型のセンスアンプ１１を設けてセンスを行うため、第１の実施形態よりも回路構成を簡略化できる。
（第３の実施形態）
第３の実施形態は、第２の実施形態の変形例である。
図１３はセンスアンプブロック１１の第３の実施形態の回路図である。図１３では、図１１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１３のセンスアンプは、文献（T.N. Blalock and R.C.Jaeger, "A High-Speed Clamped Bit-Line Current-Mode Sense Amplifier", IEEE J. Solid Stat Circuits, vol. 26, No. 4, pp. 542-548, April 1991）で詳述されている回路と同じである。
図１３のセンスアンプは、図１１のセンスアンプとラッチ回路５１の構成が異なっている。図１３のラッチ回路５１は、pFET５３，５４およびnFET５５，５６の他に、pFET６３とnFET６４〜６７を有する。pFET５３，nFET５５，nFET６５は縦続接続され、pFET５４，nFET５６，nFET６６は縦続接続されている。
レベルリミッタ２１の出力はnFET５５，６５の接続点に接続され、基準電位発生回路１２の出力はnFET５６，６６の接続点に接続されている。nFET６７は、信号BSAONの論理により、ノードsn，bsnを短絡するか否かを切替制御する。
ワード線WLが活性化され、ビット線選択回路１０がビット線の選択を行った後、信号BLOADONがローになると、セル電流がビット線と基準ビット線RBLを経由してFBCと基準セル１３に流れる。このとき、信号BSAONはハイであるため、相補のセンスノードsn,bsnは互いに短絡しており、同電位である。同様に、レベルリミッタ２１の出力ノードＡと基準電位発生回路１２の出力ノードＢも短絡しており、同電位である。
その後、信号BSAONがローになると、センスノードsn,bsnが遮断され、かつノードA,Bも遮断され、センスノードsn,bsnの間にセル電流と基準セル１３の電流との違いにより、正帰還がかかって高速に電位差が形成されて信号をラッチすることができる。
その後、外部にデータを読み出す場合には、カラムアドレスで選択された読み出しカラム選択線RCSLで読み出し制御回路２３がオンして、データがデータ線対Q,BQに読み出される。
リフレッシュを行う場合は、信号WBが活性化されてラッチされた信号がビット線を経由してFBCに書き込まれる。
一方、基準セル１３への書き込みは、上述した第１および第２の実施形態と同様に、信号BHWRT,BHFWRTに順番に負のパルスが発生されて、最終的に"1/2"データが書き込まれる。
本実施形態のセンスアンプは、"1"データに対応するセル電流Ｉ1または"０"データに対応するセル電流Ｉ0がラッチ回路５１の一方の電流入力端に、他方の入力端には基準電位発生回路１２からの基準電流Ｉ1/2がビット線と同じ容量を持つノードＡを経由して高度に対称な形態で流れ込む点に特徴がある。このような回路構成は、基準ビット線RBLにＩ0＋Ｉ1が流れるようなセンスアンプ１１では実現は難しい。
一方、上述した第１および第２の実施形態で説明したセンスアンプは、基準ビット線RBLにＩ0＋Ｉ1が流れるような半導体集積回路装置にも適用可能である。
このように、第３の実施形態では、第２の実施形態と同様に、電圧センス型のセンスアンプでセンスを行うため、第１の実施形態よりも回路構成を簡略化できる。
（第４の実施形態）
図１４は本発明に係る半導体集積回路装置の第４の実施形態の概略構成を示すブロック図である。図１４の半導体集積回路装置は、図１の構成から、基準セルと基準ビット線を省略したものである。
図１５はセンスアンプブロック１１の第４の実施形態の回路図である。図１５の回路は、データ読み出し時にビット線BLのレベルをＶBLR（例えば、0.2Ｖ）に固定するレベルリミッタ２１と、センスアンプ１１’と、選択ビット線を"１"電位に設定するpFET７１と、選択ビット線を"1/2"電位に設定するnFET７２と、読み出し制御回路２３と、書き込み制御回路２４と、書き戻し制御回路５２とを備えている。
センスアンプ１１’は、レベルリミッタ２１の出力線signalをハイレベルにするか否かを切替制御するpFET３４と、pFET３４を通過したFBCのデータを読み出す制御を行うnFET７３と、選択されたFBCのデータを保持するキャパシタＣ１と、基準となる"1/2"データを読み出す制御を行うnFET７４と、nFET７４を通過した"1/2"データを保持するキャパシタＣ２と、キャパシタＣ１，Ｃ２の電位差を増幅してラッチするフリップフロップ７５とを有する。
フリップフロップ７５は、クロスカップルされたpFET７６，７７と、nFET７８，７９とを有する。pFET７７とnFET７９のゲートにはノードsnが接続され、pFET７６とnFET７８のゲートにはノードrnが接続されている。pFET７６，７７のソースには信号LTCが供給され、nFET７８，７９のソースには信号BLTCが供給される。
図１６は図１５の回路の動作タイミング図である。以下、図１６の動作タイミング図を参照しながら図１５の回路の動作を説明する。まず、時刻ｔ１でワード線がハイになり、ビット線選択信号BS0〜BS7のいずれかがハイになると、いずれかのビット線が選択される。その後、時刻ｔ２で信号CMONがハイになり、かつ信号BLOADONがローになると、選択されたビット線上のFBCにセル電流が流れる。このとき、信号READ1がハイであるため、ノードsignalに現れた電圧がフリップフロップ７５のラッチノードの一端snに伝達される。その後、時刻ｔ３で信号READ1はローになり、ラッチノードsnの電圧は、キャパシタにより保持される。
時刻ｔ４になると、信号BHWRTがローになり、選択ビット線が電源電圧になり、選択されたFBCに"１"データが書き込まれる。ここで、必ず"１"データを書き込む理由は、選択されたFBCにもともと書き込まれていたデータが"０"データの場合には、いったん"１"データを書き込まない限り"1/2"データを書き込めないためである。
その後、時刻ｔ５になると、信号HFWRTがハイになり、選択ビット線が中間電位ＶBLHFになり、選択されたFBCに"1/2"データが書き込まれる。
その後、時刻ｔ６になると、信号READ2がハイになり、ノードsignalに現れた中間電位がフリップフロップ７５の一端rnに伝達される。その後、時刻ｔ７で信号READ2はローになり、ラッチノードrnの電圧は、キャパシタにより保持される。
その後、時刻ｔ８になると、フリップフロップ７５の一端LTCをハイ、他端BLTCをローにすることで、ラッチノードsn,rnの電位差が増幅されてラッチされる。その後、時刻ｔ９になると、読み出しカラム選択線RCSLがハイになり、読み出し制御回路２３がオンして、フリップフロップ７５のラッチ出力が外部に読み出される。
上記の動作では、選択されたFBCに記憶されていたデータを中間レベルに書き換えるため、元のデータが破壊されている。このため、上記の動作の後に元のデータを書き戻す必要がある。そこで、時刻ｔ９では、信号WBがハイになり、書き戻し制御回路５２がオンする。これにより、フリップフロップ７５のラッチ出力が、書き戻し制御回路５２と選択ビット線を通って、選択されたFBCに再度書き込まれる。
なお、FBCに対しては所定間隔おきにリフレッシュ動作を行う必要があるが、リフレッシュ時は読み出し制御トランジスタをオンする必要がない点を除いて、上述した動作と同様の動作が行われる。
このように、第４の実施形態は、選択されたFBCのデータを読み出してキャパシタに保持した後、同じFBCに中間電位を書き込んで、この電位をキャパシタに保持し、両キャパシタの電位を比較して、FBCに記憶されていたデータの"１"と"０"を判別するため、基準セル１３を設けなくても、データの論理を正確に判別できる。したがって、基準セル１３と基準ビット線RBLが不要になり、回路サイズを削減できる。
（第５の実施形態）
第５の実施形態は、センスアンプの回路構成が第４の実施形態と異なっている。図１７はセンスアンプブロック１１の第５の実施形態の回路図である。図１７では、図１５と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
基本的には、センスアンプの回路構成が異なる他は、図１７の回路は図１５の回路と同様である。図１７のセンスアンプは、レベルリミッタ２１の出力線signalと電源端子との間に接続されるpFET３４と、出力線signalと読み出し制御回路２３との間に縦続接続されるnFET７３、キャパシタＣ、インバータ８１およびラッチ回路８２と、インバータ８１の入出力端子間を短絡するか否かを切り替えるnFET８３とを有する。
図１８は図１７の回路の動作タイミング図である。以下、図１８の動作タイミングを参照しながら、図１７の回路の動作を説明する。まず、時刻ｔ１でワード線がハイになり、ビット線選択信号BS0〜BS7のいずれかがハイになると、いずれかのビット線が選択される。その後、時刻ｔ２で信号CMONがハイになり、かつ信号BLOADONがローになると、選択されたビット線上のFBCにセル電流が流れる。このとき、信号READがハイであるため、ノードsignalに現れた電圧がキャパシタＣの一端に伝達される。また、信号SHORTはハイで、インバータ８１の入出力は短絡しているため、インバータ８１の入力端子inは、所定の中間電位に設定されている。
したがって、キャパシタＣには、信号signalに現れる選択FBCのデータに依存する電位とインバータ８１の特性で定まる中間電位との電位差が印加される。すなわち、キャパシタＣにはこの電位差に容量Ｃを乗じた電荷が蓄積される。
その後、時刻ｔ３で信号READはローになり、キャパシタＣは蓄積された電荷を保持する。次に、時刻ｔ４で信号BHWRTはローになり、選択されたFBCに"１"データが書き込まれる。
その後、時刻ｔ５になると、信号HFWRTはハイになり、選択ビット線が中間電位ＶBLHFになり、選択されたFBCに"1/2"が書き込まれる。
その後、選択されたFBCの中間電位に基づく電位が信号signalに十分に現れた段階（時刻ｔ７）で、再び信号READがハイになって読み出しが開始されるが、その直前の時刻ｔ６で信号shortがローになり、インバータ８１の入出力間は遮断される。したがって、時刻ｔ７で信号signalの電位がキャパシタＣの一端capに伝達されると、キャパシタＣの容量結合により、インバータ８１の入力端子は大きな電位変化を受ける。
時刻ｔ６まで、インバータ８１の入出力端子間は短絡しており、最も増幅率が高いポイントにバイアスされていたため、この容量結合によるインバータ８１の入力ノードboutの電位変化は大きく出力に反転されて伝達される。このインバータ８１の出力が次段のラッチ回路５１でラッチされる。
その後、時刻ｔ８で、ラッチ回路５１がラッチ動作を行い、時刻ｔ９で、読み出し制御回路２３がオンするとともに、書き戻し制御回路２４がオンしてFBCに元のデータが書き戻される。
なお、リフレッシュ時の動作も、読み出し制御回路２３をオンしない点を除けば、図１５と同様である。
このように、第５の実施形態では、キャパシタＣの一端boutに接続されたインバータ８１の入出力端子間を短絡するか否かを切り替えることにより、キャパシタＣにてFBCのデータと中間電位との電位差を検出するため、基準セル１３と基準ビット線RBLを設けることなく、かつ第４の実施形態よりも簡易な回路構成で、FBCのデータ論理を正確に判別できる。
（第６の実施形態）
第６の実施形態は、FBCに多値データを記憶するものである。
図１９、図２０および図２１はそれぞれ、図２と同じ構造のFBCに対して、27℃で"０"の平衡状態からスタートし、"１"データを書き込んだ後にそのデータを読み出し、その後、ビット線電位を-0.58Ｖ、-0.36Ｖ、-0.14Ｖと、図２の"０"書き時のビット線電位(-0.8Ｖ)よりも絶対値を小さくして書き込みを行い、そのデータを引き続いて読み出した場合のシミュレーション結果を示す図である。
また、図２２は、図１９〜図２１の各波形の46ns〜48nsにおける読み出し時の電流Ｉ1/4、Ｉ1/2、Ｉ3/4をモニターし、この電流を重ね合わせた図である。Ｉ0とＩ1のほぼ中間にＩ1/2が位置し、Ｉ0とＩ1/2のほぼ中間にＩ1/4が位置し、Ｉ1とＩ1/2のほぼ中間にＩ3/4が位置する様子を示している。
"１"書きを行ってフローティングのチャネルボディに正孔が多数蓄積された状態から、ビット線を負に設定してチャネルボディとドレイン間のpn接合を順方向にバイアスする際、ビット線電位の大小によって数nsという短い時間内に吐き出される正孔の数が異なり、結果としてチャネルボディに残留する正孔の数が異なることで、ボディ効果の効き方が変化し、"０"データの電流Ｉ0と"１"データの電流Ｉ1の間に種々の電流状態を実現できることを意味している。
本実施形態は、中間電位を保持可能なFBCの図１９〜図２２のような特性を考慮に入れて、"１"と"０"以外の中間レベルをFBCに保持することにより、FBCに多値データを記憶する点に特徴がある。FBCに中間レベルを保持する際には、まず"１"書きを行った後に、所望の中間電位を書き込むようにする。
図２３は本発明に係る半導体集積回路装置の第６の実施形態の概略構成を示すブロック図である。図２３は、256本のワード線WLと32本のビット線BLを切り出した図を示している。図２３の半導体集積回路装置は、３本の基準ビット線RBL1/2、RBL1/4、RBL3/4と、各基準ビット線上に接続された基準セル１３とを有する点に特徴がある。
図２４はセンスアンプブロック１１の第６の実施形態の回路図である。図２４の回路は、図９と同様の回路構成を持つビット線選択回路１０と、レベルリミッタ２１と、センスアンプ１１と、基準電位発生回路１２とを有する。
基準電位発生回路１２は、基準電位Ｖ1/2を発生する基準電位発生部９１と、基準電位Ｖ1/4を発生する基準電位発生部９２と、基準電位Ｖ3/4を発生する基準電位発生部９３とを有する。
これら３つの基準電位発生部９１〜９３の回路構成はいずれも同じであり、基準ビット線選択トランジスタ９４と、オペアンプ４１およびnFET４２からなるレベルリミッタとを有する。
基準電位発生部９１〜９３に対応する基準ビット線RBL1/2，RBL1/4，RBL3/4に接続された基準セル１３にはそれぞれ、予め"1/2"データ、"1/4"データおよび"3/4"データが書き込まれている。
センスアンプ１１’は、pFET３４，９４からなる電流負荷回路と、pFETからなるカレントミラー回路９５と、nFETからなるカレントミラー回路９６と、pFET９４とカレントミラー回路を構成するpFET９７と、電流源を構成するpFET９８と、オペアンプ９９とを有する。
カレントミラー回路９５，９６のミラー比は1:1である。また、pFET９４，９７で構成されるカレントミラー回路のミラー比も1:1である。
オペアンプ９９の(+)入力端子にはpFET９７のドレインが接続され、(-)入力端子にはカレントミラー回路９５，９６の接続点が接続されている。
以下、図２４の回路の動作を説明する。ワード線が立ち上がって、ビット線選択回路１０がいずれかのビット線を選択したときに、すべての基準ビット線RBL1/2、RBL1/4、RBL3/4が選択される。信号CMONがハイになり、信号BLOADONがローになると、pFET３４を介して高電源からFBCあるいは３個の基準セル１３に向かって電流が流れる。
レベルリミッタ２１の作用により、ビット線電圧と３本の基準ビット線RBL電圧はＶBLR（一例として0.2Ｖ）に制限される。このとき、ビット線には、FBCのデータが"１"の場合にはＩ1が、"０"の場合にはＩ0が流れる。
また、一部のFBCには、"1/2"と"3/4"の中間値である"5/8"と、"1/2"と"1/4"の中間値である"3/8"が書かれており、それぞれＩ5/8とＩ3/8が流れる。基準ビット線RBL1/2に流れる電流はＩ1/2、基準ビット線RBL1/4に流れる電流はＩ1/4、基準ビット線RBL3/4に流れる電流はＩ3/4である。このように、FBCには、ボディ電位の低い方から順に、"０"、"3/8"、"5/8"、"１"の４値のいずれかが書き込まれ、基準セル１３にはそれぞれ"1/4"、"1/2"、"3/4"のいずれかが書き込まれる。
信号SAONがハイになると、オペアンプ（差動増幅器）９９が活性化され、ゲートに電圧Ｖsnが印加されているpFET９７に流れるセル電流と各基準ビット線RBLに流れる３種類の基準セル電流とをオペアンプ９９で比較増幅する。
より具体的には、オペアンプ９９はセル電流とＩ1/2との大小比較結果を示す電圧Ｖ1/2を出力し、オペアンプ９９はセル電流とＩ1/4の大小比較結果を示す電圧Ｖ1/4を出力し、オペアンプ９９はセル電流とＩ3/4の大小比較結果を示す電圧Ｖ3/4を出力する。
これらの大小比較結果とFBCに記憶された２ビットデータとの対応関係は図２５のようになる。図２５に示すように、FBCに"00"が記憶されている場合にはセル電流Ｉcell＝Ｉ0であり、オペアンプ９９の出力Ｖ1/4、Ｖ1/2、Ｖ3/4はすべてハイになる。FBCに"01"が記憶されている場合にはＩcell＝Ｉ3/8であり、オペアンプ９９の出力Ｖ1/4のみがローになる。FBCに"10"が記憶されている場合にはＩcell＝Ｉ5/8であり、オペアンプ９９の出力Ｖ3/4のみがハイになる。FBCに"11"が記憶されている場合にはＩcell＝Ｉ1であり、オペアンプ９９の出力すべてがローになる。
このように、第６の実施形態では、FBCに多値ビットを記憶し、予め中間電位が設定された基準セル１３との電流差によりデータの論理を決定するため、セル数を増やさずに記憶容量を増やすことができる。
本発明に係る半導体集積回路装置の第１の実施形態の概略構成を示すブロック図。 ｎチャネルMISFETを用いたDRAMセル１の構造を示す断面図。 DRAMセル１アレイの回路図。 FBCの27℃におけるデバイスシミュレーション結果を示す図。 図４のシミュレーションにて得られたセル電流とゲート電圧との関係を示す図。 27℃における同一構造のFBCを"０"の平衡状態からスタートさせ、"１"データを前と同じように書き込んでそれを読み出し、その後、ビット線電位を-0.36Ｖと図４の"０"書きの時の値（-0.8Ｖ）よりも絶対値が小さい状態で書き込みを行い、それを引き続いて読み出した場合のシミュレーション結果を示す図。 図６の46ns〜48nsにおける読み出し時の電流Ｉ1/2をモニターし、この電流を図５に重ねた図。 図１のセンスアンプ１１周辺の第１の実施形態の回路図。 ビット線選択回路の詳細構成を示す回路図。 基準電位発生回路の詳細構成を示す回路図。 センスアンプ１１周辺の第２の実施形態の回路図。 図１１のオペアンプ３１，４１の詳細構成を示す回路図。 センスアンプ１１周辺の第３の実施形態の回路図。 本発明に係る半導体集積回路装置の第４の実施形態の概略構成を示すブロック図。 センスアンプ１１周辺の第４の実施形態の回路図。 図１５の回路の動作タイミング図。 センスアンプ１１周辺の第５の実施形態の回路図。 図１７の回路の動作タイミング図。 図２と同じ構造のFBCに対して、27℃で"０"の平衡状態からスタートし、"１"データを書き込んだ後にそのデータを読み出し、その後、ビット線電位を-0.58Ｖにして書き込みを行い、そのデータを引き続いて読み出した場合のシミュレーション結果を示す図。 図２と同じ構造のFBCに対して、27℃で"０"の平衡状態からスタートし、"１"データを書き込んだ後にそのデータを読み出し、その後、ビット線電位を-0.36Ｖにして書き込みを行い、そのデータを引き続いて読み出した場合のシミュレーション結果を示す図。 図２と同じ構造のFBCに対して、27℃で"０"の平衡状態からスタートし、"１"データを書き込んだ後にそのデータを読み出し、その後、ビット線電位を-0.14Ｖにして書き込みを行い、そのデータを引き続いて読み出した場合のシミュレーション結果を示す図。 図１９〜図２１の各波形の46ns〜48nsにおける読み出し時の電流Ｉ1/4、Ｉ1/2、Ｉ3/4をモニターし、この電流を重ね合わせた図。 本発明に係る半導体集積回路装置の第６の実施形態の概略構成を示すブロック図。 センスアンプ１１周辺の第６の実施形態の回路図。 セル電流と基準電流との大小比較結果とFBCに記憶された２ビットデータとの対応関係を示す図。
符号の説明
１ FBC
２ シリコン基板
３ 絶縁膜
４，５ ｎ拡散層
６ ｐ拡散層
７ ゲート絶縁膜
８ ゲート電極
１０ ビット線選択回路
１１ センスアンプ
１２ 基準電位発生回路
１３ 基準セル
２１ レベルリミッタ
２２ ラッチ回路
２３ 読み出し制御回路
２４ 書き込み制御回路
２５ 高電位設定トランジスタ
２６ 中間電位設定トランジスタ

Claims (19)

  1. 基板上に埋め込み絶縁膜を介して形成される半導体層と、
    前記半導体層に形成されるフローティングのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）と、
    前記FBCとサイズ、形状および電気特性が同一で、基準ビット線に接続された基準セルと、
    前記基準セルのチャネルボディに、データ"１"未満でデータ"０"より大きい中間データを書き込む制御を行う中間セル書込制御回路と、
    前記基準セルから読み出した中間データに基づいて、前記FBCに記憶されたデータを読み出す制御を行うセンスアンプと、を備えることを特徴とする半導体集積回路装置。
  2. 前記中間セル書込制御回路は、前記基準セルのチャネルボディにデータ"１"を書き込んだ後に前記中間データを書き込むことを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記中間セル書込制御回路は、前記中間データを書き込む際には、データ"０"を書き込む場合よりもビット線電位の絶対値を低くすることを特徴とする請求項２に記載の半導体集積回路装置。
  4. 前記基準セルのゲートは、前記FBCが接続されたワード線に接続されることを特徴とする請求項１及至３のいずれかに記載の半導体集積回路装置。
  5. 前記センスアンプは、選択された前記FBCを流れる電流と前記基準セルを流れる電流との電流差に応じた電圧を生成することを特徴とする請求項１及至３のいずれかに記載の半導体集積回路装置。
  6. 前記センスアンプは、選択された前記FBCに接続されたビット線電圧と前記基準セルのビット線電圧との電位差に応じた電圧を生成することを特徴とする請求項１及至４のいずれかに記載の半導体集積回路装置。
  7. 同一のワード線に接続され別々のビット線に接続された複数の前記FBCの中からいずれか一つの前記FBCを選択するビット線選択回路と、
    前記FBCに記憶されたデータの読み出し時に、前記ビット線選択回路で選択されたビット線の電位を所定の電位に固定する電位制限手段と、をさらに備えることを特徴とする請求項１及至６のいずれかに記載の半導体集積回路装置。
  8. 基板上に埋め込み絶縁膜を介して形成される半導体層と、
    前記半導体層に形成されるフローティングのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）と、
    前記FBCに記憶されたデータを読み出す制御を行うセンスアンプと、を備え、
    前記センスアンプは、
    選択されたFBCに記憶されたデータを読み出して保持する保持回路と、
    前記選択されたFBCに記憶されたデータを読み出した後、該FBCにデータ"１"を書き込んだ後、データ"１"未満でデータ"０"より大きい中間データを書き込む制御を行う書込制御回路と、
    前記選択されたFBCに記憶された中間データを読み出して、前記保持回路で保持されたデータと比較する比較回路と、を有することを特徴とする半導体集積回路装置。
  9. 前記保持回路は、
    選択された前記FBCに記憶されたデータを一回目に読み出して保持する第１キャパシタと、
    前記選択されたFBCに記憶された中間データを二回目に読み出して保持する第２キャパシタと、を有し、
    前記比較回路は、前記第１及び第２キャパシタの電位差を増幅してラッチするラッチ回路を有することを特徴とする請求項８に記載の半導体集積回路装置。
  10. 前記保持回路は、選択された前記FBCから読み出したデータを保持するキャパシタを有し、
    前記比較回路は、
    前記キャパシタの一端に接続される論理反転回路と、
    前記論理反転回路の出力をラッチするラッチ回路と、を有し、
    前記書込制御回路は、前記論理反転回路の入出力端子間を短絡させた状態で、選択された前記FBCから読み出したデータを前記キャパシタに保持し、その後該FBCにデータ"１"を書き込んだ後、データ"１"未満で"０"より大きい中間データを書き込み、その後前記論理反転回路の入出力端子間を遮断させた状態で、該FBCから読み出したデータを前記キャパシタの一端に入力することを特徴とする請求項８に記載の半導体集積回路装置。
  11. 前記ラッチ回路のラッチ出力を、前記選択されたFBCに書き戻す制御を行う書き戻し制御回路をさらに備えることを特徴とする請求項９または１０に記載の半導体集積回路装置。
  12. 同一のワード線に接続され別々のビット線に接続された複数の前記FBCの中からいずれか一つの前記FBCを選択するビット線選択回路と、
    前記FBCに記憶されたデータの読み出し時に、前記ビット線選択回路で選択されたビット線の電位を所定の電位に固定する電位制限手段をさらに備えることを特徴とする請求項８及至１１のいずれかに記載の半導体集積回路装置。
  13. 前記ビット線選択回路の出力線の電位をデータ"１"に設定するハイレベル設定回路と、
    前記ビット線選択回路の出力線の電位を前記中間データに設定する中間レベル設定回路と、を備えることを特徴とする請求項１２に記載の半導体集積回路装置。
  14. 基板上に埋め込み絶縁膜を介して形成される半導体層と、
    前記半導体層に形成されるフローティングのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）と、
    前記FBCのチャネルボディに、２n（ｎは２以上の整数）通りの電位を書き込む制御を行う書込制御回路と、を備えることを特徴とする半導体集積回路装置。
  15. 前記書込制御回路は、前記FBCのチャネルボディに、最大電位を書き込んだ後、書込時間を同一にして２n通りの電位を順に書き込むことを特徴とする請求項１４に記載の半導体集積回路装置。
  16. 前記書込制御回路は、データ"０"を書き込む場合よりもビット線電位の絶対値が小さい前記２n通りの電位を順に前記FBCのチャネルボディに書き込むことを特徴とする請求項１４または１５に記載の半導体集積回路装置。
  17. 前記FBCとサイズ、形状および電気特性が同一で、前記２n通りの電位それぞれの中間電位を記憶する２n−１個の基準セルを備えることを特徴とする請求項１４及至１６のいずれかに記載の半導体集積回路装置。
  18. 前記中間電位は、前記２n通りの電位それぞれの中間の電位であることを特徴とする請求項１７に記載の半導体集積回路装置。
  19. 前記２n−１個の基準セルのゲートは、前記FBCと同一のワード線に接続され、該基準セルのドレインまたはソースは前記FBCとは別個の基準ビット線に接続されることを特徴とする請求項１４及至１８のいずれかに記載の半導体集積回路装置。
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