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Technisches Gebiet
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Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf die Datenspeicherung wie z. B. in FB DRAM- (FB DRAM = Floating Body Dynamic Random Access Memory, dynamischer Speicher mit wahlfreiem Zugriff und schwebendem Korpus) oder ZRAM-(ZRAM = Zero Capacitor RAM) Speichern.
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Die
US 2005/0068807 A1 beschäftigt sich mit einem Halbleitersubstrat, auf das ein FBC (Floating Body Cell) integriert ist. Die darin gespeicherte Ladung, d. h. Elektronen bzw. Löcher, bestimmen dabei den Stromfluss durch den so entstehenden Feldeffekttransistor. Über eine baugleiche Referenzzelle wird ein Referenzsignal erzeugt, wobei der gespeicherte Zustand in der FBC durch Vergleich mit dem Referenzsignal ermittelt werden kann.
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Die
US 2007/0109844 A1 beschreibt einen Halbleiterspeicher, wobei auch hier ein FB (Floating Body) in einem Feldeffekttransistor zum Einsatz kommt. Dabei können in einem Speicherzellenfeld eine Vielzahl von Speicherzellen verwendet werden. Ein Decoder stellt dabei verschiedene Signale bereit, je nachdem, ob eine „1” oder „0” geschrieben werden soll, d. h., der Decoder stellt verschiedene Spannungsniveaus zum Beschreiben der Speicherzellen bereit.
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Kurzbeschreibung der Figuren
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1 zeigt ein Ausführungsbeispiel eines Speicherchips;
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2 zeigt ein weiteres Ausführungsbeispiel eines Speicherchips;
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3 zeigt ein weiteres Ausführungsbeispiel eines Speicherchips;
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4 zeigt ein Blockschaltbild eines Ausführungsbeispiels eines Speicherchips;
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5 zeigt ein Ablaufdiagramm eines Ausführungsbeispiels eines Verfahrens zum Austauschen von Daten;
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6 zeigt ein Ausführungsbeispiel einer FB DRAM-Speicherzellanordnung;
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7 zeigt eine schematische Anordnung einer Mehrzahl von FB DRAM-Speicherzellen in einem FB DRAM-Array; und
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8 zeigt eine Realisierung eines Ausführungsbeispiels eines Speicherchips.
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Detaillierte Beschreibung
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FB DRAM-Speicher sind dynamische Speicher, bei denen die Information in einem Body (zu deutsch Korpus) eines SOI-Transistors (SOI = Silicon an Insulator, Silizium auf Isolator) gespeichert werden können. Dabei können in dem sogenannten Body positive Ladungen, die auch Löcher genannt werden, gespeichert werden, wobei diese zu einer Reduzierung der Schwellspannung des Transistors führen können. Wird ein solcher Speicher ausgelesen, so kann der Transistorstrom bewertet werden, der von den in dem Body gespeicherten positiven Ladungen abhängig ist. Speicherzugriffe können somit schnell bewerkstelligt werden, da der Auswahltransistor gleichzeitig dem Speicherelement entspricht. Verschiedene Möglichkeiten auf ein Array (Feld) von FB DRAM-Zellen zuzugreifen sind denkbar. Beispielsweise kann dies durch verschiedene Gatespannungen geschehen, über die dann bestimmt werden kann, ob in einem Transistor geschrieben oder gelesen werden soll bzw. ob keine Aktion an diesem Transistor durchgeführt werden soll. Dies kann jedoch zur Folge haben, dass vor der Auswahl einer bestimmten Adresse in einem Speicherbereich bereits die Information über die Art des Zugriffes erforderlich ist, da die Art des Zugriffes direkt mit der Auswahl des Transistors, bzw. der Transistoren, verknüpft ist.
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Der Begriff FB DRAM kann im Folgenden auch durch ZRAM ersetzt werden. Die häufige Verwendung des Begriffes FB DRAM ist nicht einschränkend zu verstehen, der Begriff ZRAM kann synonym verwendet werden.
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Ausführungsbeispiele der vorliegenden Erfindung können Zustandsspeicher nutzen, die als Puffer zwischen Datenleitungen und einen FB DRAM-Speicherbereich koppelbar sind. Unabhängig von der Art eines Zugriffs auf den Speicherbereich, können Ausführungsbeispiele somit die Inhalte des Speicherbereichs bereits in die Zustandsspeicher transferieren, so dass beim eigentlichen Zugriff die Zustandsspeicher beschrieben, bzw. ausgelesen werden können.
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Die 1 zeigt ein Ausführungsbeispiel eines Speicherchips 100 mit einer Mehrzahl von FB DRAM-Zellen, wobei in der 1 exemplarisch lediglich zwei Zellen 110 und 112 dargestellt sind. Der Speicherchip 100 umfasst ferner eine Wortleitung (WL) 120, die mit der ersten FB DRAM-Zelle 110 und der zweiten FB DRAM-Zelle 112 gekoppelt ist. Der Speicherchip 100 weist ferner eine erste Bitleitung (BL) 130 auf, die mit der ersten FB DRAM-Zelle 110 gekoppelt ist. Die 1 zeigt ferner eine erste Zustandsspeicherschaltung 135, die mit der ersten Bitleitung 130 gekoppelt ist.
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Das Ausführungsbeispiel eines Speicherchips 100 zeigt ferner eine zweite Bitleitung 140, die mit der zweiten FB DRAM-Zelle 112 gekoppelt ist, sowie eine zweite Zustandsspeicherschaltung 145, die ebenfalls mit der zweiten Bitleitung (BL) 140 gekoppelt ist. Der Speicherchip 100 weist ferner einen Leseverstärker 150 auf, der mit der ersten FB DRAM Zelle 110, der zweiten FB DRAM-Zelle 112, der ersten Zustandsspeicherschaltung 135 oder der zweiten Zustandsspeicherschaltung 145 koppelbar ist, was in der 1 durch die beidseitigen durchgezogenen Pfeile zwischen den Zustandsspeichern 135 bzw. 145 und dem Leseverstärker 150 angedeutet ist.
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Wird nun auf den Speicherchip zugegriffen, so kann die Wortleitung 120 zunächst ein Lesesignal an die beiden FB DRAM-Zellen 110 und 112 liefern. Beispielswiese kann der Leseverstärker zunächst an die Bitleitung 130 angekoppelt werden und von der Bitleitung 140 getrennt werden. Wird der Leseverstärker 150 an die Bitleitung 130 angekoppelt, so kann dieser den Strom durch die FB DRAM-Zelle 110 auswerten, so dass sich am Ausgang des Leseverstärkers 150 ein Signal ergibt, welches den gespeicherten Zustand der FB DRAM-Zelle 110 wiederspiegelt. Der Ausgang des Leseverstärkers 150 kann dann an dem Zustandsspeicher 135 angekoppelt werden, so dass dieser nun den Zustand der FB DRAM-Zelle 110 aufweist. Nachfolgend kann der Leseverstärker 150 von der Bitleitung 130 wieder getrennt werden und an die Bitleitung 140 angekoppelt werden. Der Leseverstärker 150 kann nun eine entsprechende Strombewertung der FB DRAM-Zelle 112 vornehmen, so dass sich am Ausgang des Leseverstärkers ein Signal ergibt, das den gespeicherten Zustand der FB DRAM-Zelle 112 wiedergibt. Der Leseverstärker 150 kann dann an die Zustandsspeicherschaltung 145 angekoppelt werden, die dann den gespeicherten Zustand der FB DRAM-Zelle 112 speichert. Die in den beiden Zustandsspeicherschaltungen 135 und 145 gespeicherten Zustände können nun von außen ausgelesen bzw. beschrieben werden, was durch die gestrichelte Datenleitung 160 und die gestrichelten beidseitigen Pfeile zwischen der Datenleitung 160 und den Zustandsspeicherschaltungen 135 und 145 angedeutet ist.
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Bis zu diesem Zeitpunkt können Ausführungsbeispiele des Speicherchips auch ohne die Kenntnis auskommen, ob auf den Speicher lesend oder schreibend zugegriffen werden soll und umgekehrt können die soeben beschriebenen Maßnahmen bereits begonnen werden, bevor die Information über die Art des Zugriffs vorliegt, wenn nur die Information vorliegt, an welcher Zelle der Zugriff stattfinden wird. Es bietet sich nun die Möglichkeit, die Zustandsspeicherschaltung 135 bzw. 145 auszulesen, bzw. deren Inhalte zu manipulieren, wie es bei einem schreibenden Zugriff durchgeführt werden kann.
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Die Zustandsspeicher 135 und 145 sind mit den FB DRAM-Zellen 110 bzw. 112 gekoppelt. Wird nun an die Wortleitung 120 ein Schreibsignal angelegt, so können die FB DRAM-Zellen 110 bzw. 120, die in den Zustandsspeicherschaltungen 135 und 145 gespeicherten Zustände übernehmen.
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Der Speicherchip 100 könnte mehrere FB DRAM-Zellen umfassen, wobei diese beispielsweise in Gruppen unterteilt sein können. In Ausführungsbeispielen könnten dann die Zustandsspeicherschaltungen jeweils mit einer FB DRAM-Zelle einer Gruppe koppelbar sein. In anderen Worten würde in diesem Fall eine Zustandsspeicherschaltung mit jeweils einer FB DRAM-Zelle einer Gruppe koppelbar sein, so dass die Zustandsspeicherschaltungen für FB DRAM-Zellen unterschiedlicher Gruppen wiederverwendet werden bzw. umgeschaltet werden können.
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Die Mehrzahl von FB DRAM-Zellen könnten ausgebildet sein, um an der Wortleitung, beispielsweise der Wortleitung 120, ein Lesesignal, ein Schreibsignal oder ein Leerlaufsignal zu empfangen, wobei eine FB DRAM-Zelle ferner beschreibbar sein kann, wenn das Schreibsignal an der Wortleitung anliegt, lesbar sein kann, wenn das Lesesignal an der Wortleitung anliegt, und weder lesbar noch schreibbar sein kann, wenn das Leerlaufsignal an der Wortleitung anliegt. In Realisierungen können diese Signale beispielsweise durch zueinander unterschiedliche Spannungen realisiert sein, wie im Folgenden weiter erläutert werden wird.
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In Ausführungsbeispielen können die Zustandsspeicherschaltungen beispielsweise zwei gegengekoppelte Inverter aufweisen, die zu einem Latch oder auch zu einem Flip-Flop zusammengeschaltet sein können. Ferner können die FB DRAM-Zellen in Gruppen unterteilt sein, wobei für jeweils eine Gruppe ein Leseverstärker 150 vorhanden sein kann, so dass unterschiedliche Gruppen von FB DRAM-Zellen mit unterschiedlichen Leseverstärkern koppelbar sind. In anderen Ausführungsbeispielen könnte auch ein Leseverstärker 150 zwischen einzelnen Gruppen von FB DRAM-Zellen hin- und hergeschaltet werden.
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In einem einfachen Ausführungsbeispiel eines Speicherchips 100 könnte dieser auch nur einen einzelnen Pfad, das heißt eine einzelne Bitleitung 130 umfassen. Ein solches Ausführungsbeispiel wäre beispielsweise der Speicherchip 100 aus der 1 mit einer FB DRAM-Zelle 110, einer Bitleitung 130 und einem mit der Bitleitung 130 koppelbaren Leseverstärker 150, wobei eine Zustandsspeicherschaltung 135 in die Bitleitung 130 zwischen die FB DRAM-Zelle 110 und den Leseverstärker 150 schaltbar ist. Ein solch einfaches Ausführungsbeispiel ist in der 1 durch einen gestrichelten Kasten 170 hervorgehoben.
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In Ausführungsbeispielen kann die FB DRAM-Zelle 110 ferner eine Wortleitung 120 aufweisen und ausgebildet sein, um an der Wortleitung 120 ein Lesesignal, ein Schreibsignal oder ein Leerlaufsignal zu empfangen, wobei die FB DRAM-Zelle 110 ferner ausgebildet sein kann, um an der Bitleitung 130 einen gespeicherten Zustand bereitzustellen, wenn das Lesesignal an der Wortleitung 120 anliegt, einen Zustand der Bitleitung 130 zu speichern, wenn das Schreibsignal in der Wortleitung 120 anliegt und weder einen Zustand zu speichern noch an der Bitleitung 130 bereitzustellen, wenn das Leerlaufsignal an der Wortleitung 120 anliegt.
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Zu lesende oder zu schreibende Zustände können in Ausführungsbeispielen in den Zustandsspeicherschaltungen 135 gepuffert werden. Zugriffe von außerhalb können somit zunächst auf die Zustandsspeicherschaltungen 135 erfolgen. Erfolgt ein Zugriff noch bevor bekannt ist, um welche Art von Zugriff es sich handelt, kann die FB DRAM-Zelle 110 mit dem Leseverstärker 150 gekoppelt werden, um eine Strombewertung der gekoppelten FB DRAM-Zelle 110 durchzuführen. In Ausführungsbeispielen kann ein Ergebnis der Strombewertung dann durch Kopplung der Zustandsspeicherschaltung 135 mit einem Ausgang des Leseverstärkers 150 in der Zustandsspeicherschaltung 135 gespeichert werden. Dann kann die Zustandsspeicherschaltung 135 wiederum mit der FB DRAM-Zelle 110 gekoppelt werden, und das Ergebnis der Strombewertung der FB DRAM-Zelle 110, bzw. ein manipuliertes Ergebnis, beispielsweise bei einem Schreibzugriff, kann zurück in die FB DRAM-Zelle 110 gespeichert werden.
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2 zeigt ein weiteres Ausführungsbeispiel eines Speicherchips 200 mit einer ersten FB DRAM-Zelle 210 und einer zweiten FB DRAM-Zelle 212. Der Speicherchip 200 umfasst ferner einen Leseverstärker 220 mit einem Eingang, der mit der ersten FB DRAM-Zelle 210 und der zweiten FB DRAM-Zelle 212 koppelbar ist und einem Ausgang. Ferner umfasst der Speicherchip 200 einen ersten Zustandsspeicher 230, der mit dem Ausgang des Leseverstärkers 220 und der ersten FB DRAM-Zelle 210 koppelbar ist, sowie einen zweiten Zustandsspeicher 232, der mit dem Ausgang des Leseverstärkers 220 und der zweiten FB DRAM-Zelle 212 koppelbar ist.
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Zwischen den einzelnen Komponenten zeigt die 2 eine Reihe von Schaltern, die zur Kopplung der Komponenten verwendet werden können. Ferner zeigt die 2 eine Wortleitung (WL) und zwei Bitleitungen (BL), die mit den FB DRAM-Zellen 210 und 212 verbunden sind. Erfolgt ein Zugriff auf den Speicherchip 200, so befinden sich zunächst alle Schalter in der geöffneten Position, wie dies in der 2 auch dargestellt ist. Erfolgt ein Zugriff, so kann zunächst auf die Wortleitung (WL) ein Lesesignal gegeben und der Schalter 240 geschlossen werden. Der Eingang des Leseverstärkers 220 ist dann mit der ersten FB DRAM-Zelle 210 verbunden und kann eine Strombewertung vornehmen. Der Leseverstärker 220 kann dann an seinem Ausgang ein Signal liefern, das den Zustand der FB DRAM-Zelle 210 wiedergibt, und der durch Schließen des Schalters 250 in dem Zustandsspeicher 230 übernommen werden kann. Der Zustandsspeicher 230 ist wiederum über den Schalter 260 mit einer Datenleitung verbunden, die in der 2 als gestrichelte Leitung dargestellt ist. Zugriffe auf den Speicherchip 200 können durch Schließen des Schalters 260 über den Zustandsspeicher erfolgen. Befindet sich der aus der FB DRAM-Zelle 210 ausgelesene Zustand im Zustandsspeicher 230, können die Schalter 250 und 240 wieder geöffnet werden. Durch Schließen des Schalters 270 kann der Zustandsspeicher mit der FB DRAM-Zelle gekoppelt werden. Durch Anlegen eines Schreibsignals an die Wortleitung (WL) kann somit ein Zustand aus dem Zustandsspeicher 230, sei es der ursprüngliche Zustand oder ein manipulierter Zustand, in die FB DRAM-Zelle 210 übernommen werden.
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Eine analoge Vorgehensweise wäre in dem in der 2 dargestellten Ausführungsbeispiel des Speicherchips 200 hinsichtlich der FB DRAM-Zelle 212 denkbar. Zunächst sei davon ausgegangen, dass alle Schalter geöffnet seien. Durch Schließen des Schalters 242 kann die FB DRAM-Zelle mit dem Eingang des Leseverstärkers 220 verbunden werden. Der Leseverstärker 220 kann eine Strombewertung vornehmen und an seinem Ausgang ausgeben, der Ausgang des Leseverstärkers 220 kann wiederum über den Schalter 252 mit dem Zustandsspeicher 232 verbunden werden, so dass dort nunmehr der Zustand der FB DRAM-Zelle 212 gespeichert werden kann. Die Schalter 242 und 252 können dann wieder geöffnet werden. Zugriffe auf den Zustandsspeicher können über die gestrichelt angedeutete Datenleitung und den Schalter 262 erfolgen. Durch Schließen des Schalters 272 kann der Zustandsspeicher 232 mit der FB DRAM-Zelle 212 gekoppelt werden und durch Anlegen eines Schreibsignals auf der Wortleitung (WL) kann der Zustand, sei es der ursprüngliche oder ein manipulierter Zustand, in die FB DRAM-Zelle 212 übernommen werden.
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In Ausführungsbeispielen können die FB DRAM-Zellen 210 und 212 somit ausgebildet sein, um bei einer Kopplung mit einem Zustandsspeicher 230 bzw. 232 einen gespeicherten Zustand zu übernehmen, wenn die FB DRAM-Zellen 210 bzw. 212 ein Schreibsignal erhalten.
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In Ausführungsbeispielen können demnach die Zustandsspeicher 230 und 232 ausgebildet sein, um bei Kopplung mit dem Ausgang des Leseverstärkers 220 einen Zustand des Ausgangs zu speichern.
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In weiteren Ausführungsbeispielen kann der Leseverstärker 220 ausgebildet sein, um bei Kopplung mit einer FB DRAM-Zelle 210 bzw. 212 eine Strombewertung durchzuführen und an dem Ausgang ein Signal bereitzustellen, das auf dem Zustand der FB DRAM-Zelle 210 bzw. 212 basiert.
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In weiteren Ausführungsbeispielen kann der Speicherchip 200 ferner eine Schnittstelle aufweisen, die mit den Zustandsspeichern 230 bzw. 232 koppelbar ist und über die, die Zustandsspeicher 230 und 232 lesbar bzw. beschreibbar sind.
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Die 3 zeigt ein Blockschaltbild eines weiteres Ausführungsbeispiels eines Speicherchips 200. Die 3 zeigt eine erste FB DRAM-Zelle 210 und eine zweite FB DRAM-Zelle 212, die über einen Schalter 280 mit einem Eingang des Leseverstärkers 220 verbunden werden können. Der Ausgang des Leseverstärkers 220 kann dann wahlweise mit einem ersten Zustandsspeicher 230 oder einem zweiten Zustandsspeicher 232 verbunden werden, wobei dies in der 3 über die beiden Schalter 290 und 292 erfolgen kann.
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Zum Auslesen der ersten FB DRAM-Zelle 210 wird diese über den Schalter 280 mit dem Eingang des Leseverstärkers 220 gekoppelt, dieser kann dann eine Strombewertung vornehmen und an seinem Ausgang ein auf einem Ergebnis der Strombewertung basierendes Ausgangssignal bereitstellen. Der Ausgang des Leseverstärkers 220 kann dann über den Schalter 290 mit dem ersten Zustandsspeicher 230 verbunden werden, der dann den Zustand der FB DRAM-Zelle 210 speichert. Der Zustandsspeicher 230 kann dann von außen ausgelesen werden, bzw. manipuliert werden. Über den Schalter 290 kann der Zustandsspeicher 230 mit der ersten FB DRAM-Zelle 210 gekoppelt werden, woraufhin ein Zustand aus dem Zustandsspeicher 230 in die FB DRAM-Zelle 210 geschrieben werden kann. Analoges gilt für die rechte Seite der 3, wo über den Schalter 280 die zweite FB DRAM-Zelle 212 mit dem Eingang des Leseverstärkers 220 verbunden werden kann. Der Leseverstärker 220 kann dann eine Strombewertung der zweiten FB DRAM-Zelle 212 vornehmen und an seinem Ausgang ein entsprechendes Signal bereitstellen. Über den Schalter 292 kann der Ausgang des Leseverstärkers 220 dann mit dem zweiten Zustandsspeicher 232 verbunden werden, in der sodann der Zustand der zweiten FB DRAM-Zelle 212 gespeichert werden kann. In dem zweiten Zustandsspeicher 232 kann der Zustand dann gelesen bzw. manipuliert werden. Durch Umlegen des Schalters 292 kann der zweite Zustandsspeicher 232 mit der zweiten FB DRAM-Zelle 212 verbunden werden, um den Zustand wieder zu speichern.
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4 zeigt ein Ausführungsbeispiel einer Vorrichtung 400 zum Austauschen von binären Daten. Die Vorrichtung umfasst ein FB DRAM-Array 410 mit einer Mehrzahl von FB DRAM-Zellen 410, die über ein Lesesignal, ein Schreibsignal oder ein Leerlaufsignal ansprechbar sein können.
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Die Vorrichtung 400 umfasst eine Leseeinrichtung 420 zum Bestimmen eines Zustands einer FB DRAM-Zelle. Ferner umfasst die Vorrichtung 400 eine Mehrzahl von Zustandsspeichern 430, wobei ein Zustandsspeicher zum Speichern eines Zustandes einer FB DRAM-Zelle ausgebildet sein kann. Die Vorrichtung 400 weist eine Steuerung 440 auf, die zum Empfangen eines Aktivierungssignals, einer FB DRAM-Adresse eines Lesebefehls oder eines Schreibbefehls ausgebildet ist. Die Steuerung 440 ist ausgebildet, um bei Empfang des Aktivierungssignals und der FB DRAM-Adresse das FB DRAM-Array 410 an der FB DRAM-Adresse mit dem Lesesignal anzusteuern und sonst, d. h. an anderen Adressen, die nicht der FB-DRAM-Adresse entsprechen, mit dem Leerlaufsignal anzusteuern, die Leseeinrichtung 420 mit den FB DRAM-Zellen 410 des FB DRAM-Arrays der FB DRAM-Adresse zu koppeln und die Zustände der FB DRAM-Zellen 410 der FB DRAM-Adresse in den Zustandsspeichern 430 zu speichern, wobei die Steuerung 440 ferner ausgebildet ist, um bei Empfangen des Lesebefehls die Zustände aus den Zustandsspeichern 430 bereitzustellen und um bei Empfangen des Schreibbefehls neue Zustände zu empfangen und diese in den Zustandsspeichern 430 zu speichern, die Zustandsspeicher 430 mit den FB DRAM-Zellen 410 der FB DRAM-Adresse zu koppeln und die FB DRAM-Zellen 410 der FB DRAM-Adresse mit dem Schreibsignal anzusteuern.
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Die Vorrichtung 400 kann Zustandsspeicher 430 aufweisen, die wiederum z. B. zwei gegengekoppelte Inverter umfassen. Die Zustandsspeicher 430 können somit beispielsweise als Flip-Flop oder Latch realisiert sein. Die Vorrichtung 400 kann ferner eine Schnittstelle zur externen Kommunikation der Zustandsspeicher 430 aufweisen. Ferner können in Ausführungsbeispielen die FB DRAM-Zellen des FB DRAM-Arrays 410 ausgebildet sein, um als Lesesignal, Schreibsignal oder Leerlaufsignal verschiedene Spannungen zu empfangen.
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5 zeigt ein Ablaufdiagramm eines Ausführungsbeispiels eines Verfahrens zum Austauschen von Daten mit einem FB DRAM-Array. Das Verfahren beginnt beispielsweise mit einem Schritt 505 des Empfangens eines Aktivierungssignals. Der Schritt wird gefolgt von einer Schleife, die ein sequentielles Auslesen einer Gruppe von FB DRAM-Zellen realisiert. Die Schleife beginnt mit dem Schritt 510 des Verbindens der FB DRAM-Zelle mit einer Eingang einer Leseeinrichtung. Nachfolgend kann in einem Schritt 515 eine Strombewertung der FB DRAM-Zelle durch einen Zustand eines Ausgangssignals der Leseeinrichtung durchgeführt werden. In dem nächsten Schritt 520 kann der Zustand des Ausgangssignals der Leseeinrichtung in einem Zustandsspeicher gespeichert werden. Nachfolgend kann die FB DRAM-Zelle von dem Eingang der Leseeinrichtung in dem Schritt 525 getrennt werden. Ist die Gruppe vollständig ausgelesen, so folgt auf den Schritt 535 das Lesen beziehungsweise das Schreiben der Zustandsspeicher in dem Schritt 535. Ist die Gruppe der FB DRAM-Zellen noch nicht vollständig ausgelesen, so folgt auf Schritt 530 wieder der Schritt 510, zum Verbinden der nächsten FB DRAM-Zelle der Gruppe mit der Leseeinrichtung usw. Auf den Schritt des Lesens beziehungsweise Schreibens der Zustandsspeicher 535, kann dann ein Verbinden der Zustandsspeicher mit den FB DRAM-Zellen erfolgen.
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In Ausführungsbeispielen kann dem Schritt des Verbindens der FB DRAM-Zellen mit dem Eingang der Leseeinrichtung ein Schritt des Bereitstellens einer Lesespannung an die FB DRAM-Zelle folgen oder vorrausgehen. Generell kann in Ausführungsbeispielen der Schritt des sequentiellen Auslesens, das heißt, die Schleife in der 5, periodisch erfolgen, beispielsweise im Rahmen eines Auffrischungszyklus (engl. Refresh Cycle). Dann, aber auch in anderen Ausführungsbeispielen, kann dem Schritt des Verbindens der Zustandsspeicher 540 mit den FB DRAM-Zellen ein Schritt des Bereitstellens einer Schreibspannung an die FB DRAM-Zelle folgen oder vorrausgehen.
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Es existieren mehrere Möglichkeiten ein Array (Feld) von FB DRAM-Zellen zu betreiben. Bei der sog. „Snap-Back”-Variante beispielsweise kann die Gatespannung eines Transistors, dessen Gate beispielsweise mit den Wortleitungen (WL) verbunden ist, beispielsweise drei Zustände annehmen. In Ausführungsbeispielen könnte beispielsweise eine Spannung von U1 = –1,1 V für das Lesen, U2 = 1,5 V für das Schreiben und U3 = –1,4 Volt für den Leerlauf, d. h. den inaktiven Zustand verwendet werden. FB DRAMs können sich beispielsweise in dieser Eigenschaft von anderen DRAMs unterscheiden, wo die Information beispielsweise in eine mit einem Auswahltransistor verbundene Kapazität gespeichert werden kann. Wie bereits oben erwähnt, kann dies bedeuten, dass vor Speicherzugriff die Art des Zugriffes bekannt sein sollte. Weiterhin sollte beachtet werden, dass, wenn eine Wortleitung in einen Schreibzustand gebracht wird, die Daten der Bitleitungen übernommen werden, das heißt, diese sich im gewünschten Zustand befinden sollten, da sonst u. U. falsche Daten in die Zellen gespeichert werden können.
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Die 6 illustriert ein Ausführungsbeispiel einer FB DRAM-Speicherzellanordnung. Im oberen Teil der 6 ist eine FB DRAM-Zellstruktur zu erkennen, wobei drei Bitleitungen 610, 612 und 614 horizontal verlaufen. Entlang jeder der drei dargestellten Bitleitungen 610, 612 und 614 verlaufen je vier Transistoren, deren Gates jeweils mit den vier Wortleitungen 620, 622, 624 und 626 gekoppelt sind. Ferner zeigt die 6 in der Anordnung drei Bezugspotentialleitungen 630, 632 und 634. Im unteren Teil der 6 ist ferner eine Tabelle dargestellt, die den vier Aktionen Schreiben einer Null (write „0”), Schreiben einer 1 (write „1”), Auslesen („read”) und Leerlauf („Idle”) entsprechende Spannungen auf den Wortleitungen (WL) bzw. Bitleitungen (BL) zuordnen. Ausführungsbeispiele sind generell nicht auf die bezeichneten Werte eingeschränkt, die bezeichneten Werte stellen lediglich ein Beispiel zur Veranschaulichung der Vorgehensweise bei FB DRAM-Zellen dar.
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Das Auslesen von FB DRAM-Zellen kann beispielsweise auf der Auswertung des Zellstromes basieren, wobei Stromauswerteschaltungen generell platzaufwändig sein können und nicht zu einem „on-pitch”-Layout führen. Ferner kann durch die Stromauswertung ein ungünstig hohes Leistungsniveau auf einem Speicherchip resultieren, wenn viele FB DRAM-Zellen gleichzeitig ausgelesen werden, da sich die entsprechenden Ströme addieren. FB DRAMs können als flüchtige Speicher in einem Embedded-Bereich und auch als kleinere Zellalternative für Stand-Alone-Speicher gesehen werden. Ausführungsbeispiele erlauben ein DRAM-kompatibles Interface für FB DRAM-Speicherchips. Zur Kommunikation in Ausführungsbeispielen können somit DRAM-spezifische Kommandos in einer FB DRAM-Architektur umsetzbar sein.
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Ausführungsbeispiele können beispielsweise vorsehen, dass bei einem Aktivierungssignal die Wortleitungen bereits auf ein Spannungsniveau gebracht werden, welches für das Auslesen der FB DRAM-Zellen vorgesehen ist. Dabei können in Ausführungsbeispielen alle Zellen, die zu einer Wortleitung gehören, gelesen werden. Ausführungsbeispiele ermöglichen das sequentielle Lesen für diejenigen Zellen, die sich die gleiche Leseschaltung, beispielsweise einen Leseverstärker, teilen. Ausführungsbeispiele erlauben somit die zeitliche Verteilung des Stromes auf dem Speicherchip, da die einzelnen Speicherzellen sequentiell ausgelesen werden. Dies kann im Vergleich zu anderen Systemen zu günstigeren Leistungsniveaus führen. In Ausführungsbeispielen können die Ergebnisse des sequentiellen Auslesens dann in parallele Zustandsspeicher oder Latches gespeichert werden. In Ausführungsbeispielen kann das weitere Lesen und Schreiben nun von diesen Latches oder Zustandsspeichern erfolgen, wobei dieses mit der gleichen Geschwindigkeit erfolgen kann, wie es beispielsweise andere DRAMs ermöglichen. Nach einem Auslesen der FB DRAM-Zellzustände kann in Ausführungsbeispielen die Wortleitung auch in den Schreibzustand gebracht werden, was eine Auffrischungsfunktion (Refresh-Operation) ermöglichen kann.
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Die 7 zeigt ein weiteres Ausführungsbeispiel eines Speicherchips 700. Der Speicherchip 700 umfasst im oberen Teil eine Gruppe 710 von Bitleitungen 712, 714 und 716. Die Anzahl der Bitleitungen ist dabei nur beispielsweise als 3 dargestellt, generell können Speicherchips auch beliebige andere Anzahlen von Bitleitungen erfassen. Ferner ist im unteren Teil eine zweite Gruppe 720 von Bitleitungen 722, 724 und 726 dargestellt. Im oberen Teil des Speicherchips 700 befindet sich ferner für jede Bitleitung ein Zustandsspeicher 713, 715 und 717, wobei die Zustandsspeicher beispielsweise auch als Latch realisiert sein können. In der unteren Gruppe 720 sind die Zustandsspeicher mit 723, 725 und 727 bezeichnet. Für jede Gruppe zeigt die 7 ferner einen Leseverstärker 730 bzw. 740. Ferner sind in der 7 vier Wortleitungen 750, 752, 754 und 756 dargestellt.
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Die 7 illustriert, dass Bitleitungen, z. B. 712, 714 und 716, die zu einem Arraysegment gehören, in eine Gruppe 710 eingeteilt werden können. Die Bitleitungen in einer Gruppe können sich ein- und dieselbe Leseschaltung, das heißt, einen Leseverstärker 730 (engl. Sense Amplifier), teilen. In weiteren Ausführungsbeispielen können die Leseverstärker 730 auch zwischen Gruppen benachbarter Array-Segmente umgeschaltet werden. Dies ist in der 7 nicht dargestellt. Ausführungsbeispiele können aber auch vorsehen, dass beispielsweise der Leseverstärker 730 über Schalter auch an die Stelle des Leseverstärkers 740 geschaltet werden kann, wobei dann der Leseverstärker 740 entfallen könnte. Ferner zeigt die 7, dass jeder Bitleitung ein Zustandsspeicher zugeordnet ist. In Ausführungsbeispielen können optional Bitleitungen aus benachbarten Arraysegmenten, einen Zustandsspeicher teilen. Auch dies ist in dem Ausführungsbeispiel der 7 nicht gezeigt, es wäre aber denkbar, dass über einen Schalter beispielsweise der Zustandsspeicher 713 in ein anderes Segment geschaltet werden kann, insofern die Bitleitung 712 nicht verwendet wird.
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Die 8 zeigt einen Ausschnitt einer Realisierung eines Ausführungsbeispiels eines Speicherchips 800. 8 zeigt eine Wortleitung 810, sowie zwei Bitleitungen 820 und 822, wobei in dem Ausführungsbeispiel der 8 von 32 Bitleitungen ausgegangen wird, und die Bitleitung 820 der ersten, beziehungsweise die Bitleitung 822 der 32sten Bitleitung entspricht, was in der 8 auch durch die Bezeichnungen BL0 und BL31 angedeutet ist. Die 8 zeigt ferner zwei Zustandsspeicher 830 und 832, die in die Bitleitungen 820 und 822 koppelbar sind, und die in Form von Latches mit gegengekoppelten Invertern realisiert sind. Die 8 zeigt ferner einen Leseverstärker 840, dessen Eingang auch mit MBL_in bezeichnet ist, sein Ausgang ist mit SA_out bezeichnet. Ferner zeigt die 8 eine Datenleitung 850, sowie eine Mehrzahl von Schaltern auf die im Folgenden näher eingegangen wird. Zunächst sei davon ausgegangen, dass alle Schalter geöffnet seien.
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Wird ein Aktivierungssignal empfangen, so sollen in diesem Ausführungsbeispiel alle 32 Bitleitungen bzw. FB DRAM-Zellen sequentiell ausgelesen werden. Zu diesem Zweck wird zunächst ein Lesesignal auf die Wortleitung 810 gegeben. Durch Schließen des Schalters 860 kann die Bitleitung 820 mit dem Eingang des Leseverstärkers 840 verbunden werden. Am Ausgang des Leseverstärkers 840 ist dann ein Signal verfügbar, das den Zustand der Bitleitung 820 wiederspiegelt, und das über den Schalter 870 mit dem Zustandsspeicher 830 gekoppelt werden kann. Somit kann der Zustand der Bitleitung 820 im Zustandsspeicher 830 gespeichert werden. Nachfolgend können die Schalter 860 und 870 wieder geöffnet werden.
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In einem nächsten Schritt können die nachfolgenden Bitleitungen in analoger Weise ausgelesen werden. Am Beispiel der Bitleitung 822 wird somit der Schalter 862 geschlossen, um die Bitleitung 822 mit dem Eingang des Leseverstärkers 840 zu verbinden. Der Ausgang des Leseverstärkers kann dann mit dem Schalter 872 mit dem Zustandsspeicher 832 gekoppelt werden, um so den Zustand der Bitleitung 822 in dem Zustandsspeicher 832 zu speichern. Nachfolgend können die beiden Speicher 862 bzw. 872 wieder geöffnet werden. Um nun die Zustände aus den Zustandsspeichern 830 bzw. 832 auslesen zu können, können diese über die Schalter 880 bzw. 882 mit den entsprechenden Datenleitungen 850 verbunden werden. Auf die gleiche Art und Weise können auch von den Datenleitungen 850 Daten in die Zustandsspeicher 830 bzw. 832 geschrieben werden. Durch Öffnen der Schalter 880 bzw. 882 können die Zustandsspeicher dann wiederum von den Datenleitungen 850 getrennt werden.
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Durch Schließen der Schalter 890 bzw. 892 und Anlegen eines Schreibsignals auf die Wortleitung 810 können die FB DRAM-Zellen nun erneut beschrieben werden, sei es aus Auffrischungsgründen oder zum Speichern neuer Daten.
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Den Protokollen der DRAMs folgend kann die Funktionsweise eines Ausführungsbeispiels auch mit DRAM-Kommandos beschrieben werden. Beispielsweise wird das ACT-Kommando empfangen (ACT = Aktivierungssignal). Anhand des Ausführungsbeispiels der 8 können dann alle 32 Bitleitungen z. B. sequentiell mit der gleichen Leseschaltung, das heißt dem Leseverstärker 840 gelesen und die entsprechenden Daten in die Haltelatches, das heißt, die Zustandsspeicher 830 bis 832, gespeichert. Diese Operation könnte in Ausführungsbeispielen beispielsweise parallel in allen Blöcken erfolgen, deren Bitleitungen zu der gleichen Page (Speicherseite) gehören. Die Sequenz kann beispielsweise aus folgenden Schritten bestehen. Nachfolgend wird eine Itteration anhand der Bitleitung 820 beschrieben, diese Sequenz kann in analoger Weise für alle 32 Bitleitungen durchgeführt werden. Es wird davon ausgegangen, dass alle Schalter zunächst geöffnet sind und dann der Schalter 860 geschlossen wird. Somit wird die Bitleitung 820 mit dem Eingang des Leseverstärkers 840 verbunden, so dass dieser den Stromwert der FB DRAM-Zelle bewerten kann.
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Nachfolgend wird der Schalter 860 wieder ausgeschaltet und der Schalter 870 eingeschaltet. Der Ausgang des Leseverstärkers 840 kann somit in dem Haltelatch, d. h., dem Zustandsspeicher 830 gespeichert werden. Nun kann der Schalter 870 wieder geöffnet werden und der Schalter 890 kann geschlossen werden. Somit ist der Zustandsspeicher 830 nun mit der Bitleitung 820 verbunden. Wird nun die Wortleitung 810 am Ende dieser Leseoperation auf Schreibspannung gebracht, so kann in Ausführungsbeispielen eine Auffrischung der Speicherseite (Refresh der Page) durchgeführt werden.
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Optional könnte in anderen Ausführungsbeispielen die Wortleitung in den Leerlaufzustand am Ende der Leseoperation gebracht werden. Ein Zurückschreiben der Daten könnte zum Beispiel während eines Pre-Charge-Kommandos durchgeführt werden. Ein Lesebefehl kann somit in Ausführungsbeispielen, ähnlich wie bei anderen DRAM durchgeführt werden. Die Datenleitungen 850, bzw. der Datenbus, kann über die Schalter 880 mit den Latches, d. h. den Zustandsspeichern 830, verbunden werden und somit die Daten verfügbar gemacht werden. In Ausführungsbeispielen kann ein Schreibbefehl nun durch das Übernehmen von Daten der Datenleitung 850 in die entsprechenden Zustandsspeicher 830 erfolgen. In einem Ausführungsbeispiel können die Daten dann tatsächlich in die Zellen geschrieben werden, wenn die Wortleitung 810 in den Schreibzustand gebracht wird. Andernfalls könnte das Zurückschreiben auch beim Pre-Charge erfolgen. Eine Speicherauffrischung könnte dann beispielsweise lediglich durch ein Aktivierungssignal oder aber ein Aktivierungssignal und ein Pre-Charge-Signal erfolgen. Optional könnten im Ausführungsbeispiel während eines Pre-Charge-Kommandos die Schalter 890 aktiviert werden, und die Wortleitung 810 in den Schreibzustand gebracht werden.
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Ausführungsbeispiele von Speicherchips können somit DRAMs ersetzen, da sie über die gleiche Befehlsstruktur verfügen können und damit kompatibel gemacht werden können. Ferner können Ausführungsbeispiele aufgrund der verwendeten Zustandsspeicher, die ein sequentielles Auslesen der FB DRAM-Zellen mit nur einem Leseverstärker ermöglichen können, leistungseffizienter betrieben werden, da die Zellströme zeitlich verteilt werden können. Ferner können Ausführungsbeispiele eine höhere Zugriffsgeschwindigkeit liefern, da nicht abgewartet werden braucht, ob Daten geschrieben oder gelesen werden. In Ausführungsbeispielen können die Daten bei Eintreffen dieses Kommandos bereits in den Zustandsspeichern gehalten werden.
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Insbesondere wird darauf hingewiesen, dass abhängig von den Gegebenheiten, das erfindungsgemäße Schema auch in Software implementiert sein kann. Die Implementation kann auf einem digitalen Speichermedium, insbesondere einer Diskette, einer CD, einer DVD oder ähnlichem, mit elektronisch auslesbaren Steuersignalen erfolgen, die so mit einem programmierbaren Computersystem zusammenwirken können, dass das entsprechende Verfahren ausgeführt wird.
