JP2009070508A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

【課題】書込み用フィードバックトランジスタを簡略化した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、“１”および“０”に基づく第１および第２の電位レベルをセンスノードにラッチするラッチ回路と、“１”書き用電圧源と第１のビット線との間に接続され、ゲートが第１のセンスノードに接続された第１のフィードバックトランジスタと、第１の電源と第２のビット線との間に接続され、ゲートが第２のセンスノードに接続された第２のフィードバックトランジスタとを備え、第１の電位レベルは、第１のビット線を第１の電圧源に接続するように第１のフィードバックトランジスタを制御する電位レベルであり、第２の電位レベルは、データの読出し時に前記ビット線に印加する読出し電位と第１の電圧源の電位との間の書込み電位を第２のビット線に印加するように第２のフィードバックトランジスタを制御する電位レベルである。
【選択図】図３

Description

本発明は、半導体記憶装置およびその駆動方法に係り、例えば、フローティングボディに格納された多数キャリアの数によってデータを記憶する半導体記憶装置およびその駆動方法に関する。

近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリがある。ＦＢＣメモリは、フローティングボディ（以下、ボディともいう）を備えたＮ型ＭＯＳトランジスタを有する。ＦＢＣメモリは、このボディに蓄積されているホール数によってデータ“１”またはデータ“０”を記憶する。

例えば、ボディ領域内のホール数が多い状態をデータ“１”とし、ホール数が少ない状態をデータ“０”とする。この場合、データ“１”を格納するメモリセル（以下、“１”セルともいう）の閾値電圧は、データ“０”を格納するメモリセル（以下、“０”セルともいう）の閾値電圧よりも低くなる。従って、メモリセルからデータを読み出すときに、“１”セルに接続されたビット線の電位は、“０”セルに接続されたビット線の電位よりも低くなる。従って、読出しデータと同一データをメモリセルへ書き戻す場合、センスアンプは、読み出したデータを論理反転したデータに対応する電位をメモリセルへ印加する必要がある。そのため、従来のＦＢＣメモリにおいて、センスアンプは、読出しデータをセンスノードに保持するためのラッチ回路の他に、読出し時に接続されたビット線とは異なるビット線にセンスノードを接続するために書込み用フィードバックトランジスタを具備する必要があった。

従来、書込み用フィードバックトランジスタは、互いに逆極性のデータを伝達するビット線対のそれぞれに対してＮ型ＦＥＴおよびＰ型ＦＥＴの両方が必要であった。これは、ビット線対の各ビット線に対してデータ“１”を書き込む電位およびデータ“０”を書き込む電位を接続可能に構成する必要があるからである。このように、書込み用フィードバックトランジスタとしてＮ型ＦＥＴおよびＰ型ＦＥＴの両方を設けることは、センスアンプの回路規模を大きくすることを意味する。センスアンプはビット線対ごとに設けられているので、その回路規模が大きいことは、ＦＢＣメモリ装置全体を大きくさせる原因となる。
特開２００５−３０２２３４号公報

書込み用フィードバックトランジスタを簡略化し、回路規模の小さい半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶する複数のメモリセルと、前記メモリセルのゲートに接続されたワード線と、第１の論理データを記憶する前記メモリセルに接続された第１のビット線と、第２の論理データを記憶する前記メモリセルに接続された第２のビット線と、前記第１および第２のビット線にそれぞれ接続された第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間、および、前記第２のビット線と前記第２のセンスノードとの間のそれぞれに接続された複数のトランスファゲートと、前記第１の論理データに基づく第１の電位レベルを前記第１のセンスノードにラッチし、前記第２の論理データに基づく第２の電位レベルを前記第２のセンスノードにラッチするラッチ回路と、前記第１の論理データを書き込むために用いられる第１の電圧源ＦＢＬと前記第１のビット線との間に接続され、ゲートが前記第１のセンスノードに接続された第１のフィードバックトランジスタと、前記第１の電圧源と前記第２のビット線との間に接続され、ゲートが前記第２のセンスノードに接続された第２のフィードバックトランジスタとを備え、前記第１の電位レベルは、前記第１のビット線を前記第１の電圧源に接続するように前記第１のフィードバックトランジスタを制御する電位レベルであり、前記第２の電位レベルは、データの読出し時に前記ビット線に印加する読出し電位と前記第１の電圧源の電位との間の書込み電位を前記第２のビット線に印加するように前記第２のフィードバックトランジスタを制御する電位レベルである。

本発明に係る実施形態に従った半導体記憶装置の駆動方法は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶する複数のメモリセルと、前記メモリセルのゲートに接続されたワード線と、第１の論理データを記憶する前記メモリセルに接続された第１のビット線と、第２の論理データを記憶する前記メモリセルに接続された第２のビット線と、前記第１および第２のビット線にそれぞれ接続された第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間、および、前記第２のビット線と前記第２のセンスノードとの間のそれぞれに接続された複数のトランスファゲートと、前記第１の論理データに基づく第１の電位レベルを前記第１のセンスノードにラッチし、前記第２の論理データに基づく第２の電位レベルを前記第２のセンスノードにラッチするラッチ回路と、前記第１の論理データを書き込むために用いられる第１の電圧源と前記第１のビット線との間に接続され、ゲートが前記第１のセンスノードに接続された第１のフィードバックトランジスタと、前記第１の電圧源と前記第２のビット線との間に接続され、ゲートが前記第２のセンスノードに接続された第２のフィードバックトランジスタとを備えた半導体記憶装置の駆動方法であって、
データの書込みまたはデータの書戻し時に、前記第１のビット線を前記第１の電圧源に接続するために、前記第１の電位レベルによって前記第１のフィードバックトランジスタを導通させ、かつ、データの読出し時に前記ビット線に印加する読出し電位と前記第１の電圧源の電位との間の書込み電位を前記第２のビット線に印加するように、前記第２の電位レベルによって前記第２のフィードバックトランジスタを制御する。

本発明による半導体記憶装置は、書込み用フィードバックトランジスタを簡略化し、回路規模を小さくすることができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの構成の一例を示す回路図である。ＦＢＣメモリは、メモリセルＭＣと、センスアンプＳ／Ａｉ（ｉは整数）（以下、Ｓ／Ａともいう）と、ワード線ＷＬＬｉ、ＷＬＲｉ（以下、ＷＬＬ、ＷＬＲともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬＬ、ＢＬＲともいう）と、ビット線ｂＢＬＬｉ、ｂＢＬＲｉ（以下、ｂＢＬＬ、ｂＢＬＲともいう）と、イコライジング線ＥＱＬと、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）とを備えている。

本実施形態によるＦＢＣメモリは、２セル／ビット方式を採用している。２セル／ビット方式とは、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲに接続され、同一ワード線上で隣り合う２つのメモリセルＭＣに逆極性のデータを書き込むことによって１ビットデータを格納する方式である。逆極性のデータとは、データ“０”とデータ“１”との関係のように相補の関係を有するデータである。データの読出しでは、逆極性のデータの一方のデータを他方のデータの基準とし、かつ、他方のデータを一方のデータの基準とする。従って、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲは、互いに逆極性のデータを伝達する。これにより、センスアンプＳ／Ａは、センスノードＳＮ、ｂＳＮに流れる電流差によって、データ“１”とデータ“０”とを検出している。

メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬＬ、ＷＬＲは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。本実施形態において、ワード線ＷＬ、ＷＬＲは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図１では、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬＬ、ＢＬＲは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬＬ、ＢＬＲは、センスアンプＳ／Ａの左右に５１２本ずつ設けられている。図１では、ＢＬＬ０〜ＢＬＬ５１１およびＢＬＲ０〜ＢＬＲ５１１で示されている。ワード線とビット線とは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。

イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬＬ、ＢＬＲとグランドとの間に接続されている。イコライジングでは、ビット線ＢＬＬ、ＢＬＲをグランドに接続することによって各ビット線ＢＬＬ、ＢＬＲの電位を接地電位に等しくする。

図２は、メモリセルＭＣの構造の一例を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。フローティングボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。フローティングボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、フローティングボディ５０内の多数キャリアの数によってデータを記憶することができる。

本実施形態では、メモリセルＭＣはＮ型ＭＩＳＦＥＴである。ボディ５０に蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。

データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。

データ“０”を書き込むときには、ワード線ＷＬを高レベル電位（例えば、１．５Ｖ）に立ち上げる。さらに、メモリセルＭＣが五極管動作を行わない程度にビット線ＢＬの電位を“０”書込み電位に立ち上げる。この“０”書込み電位は、読出し時にビット線に印加される読出し電位よりも高く、かつ、データ“１”の書込み時にビット線に印加される“１”書込み電位よりも低い電位である。このとき、ビット線電位は、例えば、０．７Ｖである。

後述のように、データ読出し動作においても、ビット線電位は、メモリセルＭＣが五極管動作を行わない程度に低く設定される。しかし、読出しでは、“１”セルのデータを破壊しないように、即ち、“１”セルに蓄積されたホールを排除しないように、ビット線の読出し電位は、比較的接地電位に近い電位（例えば、０．２Ｖ）に設定される。これに対し、“０”書込み電位は、“１”セルに蓄積されたホールをソース側へ押し出すように読出し時のビット線電位よりも高い電位（例えば、０．７Ｖ）に設定される。

この“０”書込み電位をビット線に印加すると、ボディ−ゲート間の容量結合及びボディ−ドレイン間の容量結合により、ボディ５０の電位が上昇する。これにより、ボディ５０内のホールがソース６０側へ押し出される。その結果、データ“０”がメモリセルＭＣに記憶される。

データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”およびデータ“０”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。

図３は、本実施形態によるセンスアンプＳ／Ａの構成の一例を示す回路図である。センスアンプＳ／Ａは、左右に設けられたビット線対ＢＬＬ、ｂＢＬＬおよびビット線対ＢＬＲ、ｂＢＬＲに接続されており、２つのビット線対に対応して設けられている。実際のデータ読出し／書込み動作では、センスアンプＳ／Ａは、いずれか一方のビット線対からデータを受け取り、あるいは、そのビット線対へデータを送る。このとき、他方のビット線対は、トランスファゲートによってセンスノード対から切断されている。

センスアンプＳ／Ａは、一対のセンスノードＳＮ、ｂＳＮを含む。センスノードＳＮは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続されている。センスノードｂＳＮは、トランスファゲートＴＧＬ２を介してビット線ｂＢＬＬに接続され、トランスファゲートＴＧＲ２を介してビット線ｂＢＬＲに接続されている。トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ２およびＴＧＲ２はＮ型ＦＥＴで構成されている。トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ２およびＴＧＲ２は、データの読出し時に活性化される。

トランスファゲートＴＧＬ１およびＴＧＬ２は、それぞれセンスノードＳＮとビット線ＢＬＬとの間、センスノードｂＳＮとビット線ｂＢＬＬとの間に接続されており、信号ΦｔＬによってオン／オフ制御される。トランスファゲートＴＧＲ１およびＴＧＲ２は、それぞれセンスノードＳＮとビット線ＢＬＲとの間、センスノードｂＳＮとビット線ｂＢＬＲとの間に接続されており、ΦｔＲによってオン／オフ制御される。読出し／書込み動作時において、信号ΦｔＬまたはΦｔＲのいずれか一方のみが活性化され、他方は不活性である。

ここで、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。

センスアンプＳ／Ａは、クロスカップル型ダイナミックラッチ回路（以下、ラッチ回路という）ＬＣ１およびＬＣ２を含む。ラッチ回路ＬＣ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードｂＳＮに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。ラッチ回路ＬＣ２は、センスノードＳＮとｂＳＮとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードｂＳＮに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。ラッチ回路ＬＣ１およびＬＣ２は、信号ＳＡＰおよびｂＳＡＮの活性化によってそれぞれ駆動される。ラッチ回路ＬＣ１およびＬＣ２は、センスノード対ＳＡとｂＳＮとの電位差を増幅し、ラッチする。

短絡スイッチとしてのｐ型トランジスタＴＰ３は、センスノードＳＮとｂＳＮとの間に接続されており、信号ＳＨＯＲＴによって制御される。トランジスタＴＰ３は、読出し／書込み動作前にセンスノードＳＮとｂＳＮとを短絡することによってセンスノードＳＮとｂＳＮとをイコライジングする。

ｎ型トランジスタＴＮ４は、ＤＱ線とセンスノードＳＮとの間に接続され、ｎ型トランジスタＴＮ５はｂＤＱ線とセンスノードｂＳＮとの間に接続されている。トランジスタＴＮ４およびＴＮ５の各ゲートは、カラム選択線ＣＳＬに接続されている。ＤＱ線およびｂＤＱ線は、ＤＱバッファ（図示せず）に接続されている。ＤＱバッファは、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮおよびｂＳＮがＤＱバッファに接続することを可能とする。

センスアンプＳ／Ａは、メモリセルＭＣへのデータ書込み時に活性化されるフィードバック信号線ＦＢＬ、ＦＢＲと、書込み用フィードバックトランジスタＴＰ４〜ＴＰ７とを備えている。第１の電圧源としてのフィードバック信号線ＦＢＬ、ＦＢＲは、メモリセルＭＣへデータ“１”を書き込む際に、ハイレベル電位ＶＢＬＨをビット線に供給する電源線である。ハイレベル電位ＶＢＬＨをメモリセルＭＣに印加することによって、そのメモリセルＭＣにデータ“１”を書き込むことができる。尚、データ“０”を書き込むための低レベル電源は、本実施形態では設けられていない。

書込み用フィードバックトランジスタＴＰ４〜ＴＰ７は、それぞれ同じ構成のｐ型ＦＥＴで構成されている。書込み用フィードバックトランジスタＴＰ４は、信号線ＦＢＬとビット線ＢＬＬとの間に接続されている。書込み用フィードバックトランジスタＴＰ５は、信号線ＦＢＬとビット線ｂＢＬＬとの間に接続されている。書込み用フィードバックトランジスタＴＰ６は、信号線ＦＢＲとビット線ＢＬＲとの間に接続されている。書込み用フィードバックトランジスタＴＰ７は、信号線ＦＢＲとビット線ｂＢＬＲとの間に接続されている。書込み用フィードバックトランジスタＴＰ４、ＴＰ５の各ゲートは、それぞれセンスノードＳＮ、ｂＳＮに接続されている。書込み用フィードバックトランジスタＴＰ６、ＴＰ７の各ゲートは、それぞれセンスノードＳＮ、ｂＳＮに接続されている。

データの書込み時あるいはデータの書戻し時に、書込み用フィードバックトランジスタＴＰ４、ＴＰ５の一方は、データ“１”をメモリセルＭＣに書き込むために強いオン状態となり、その他方は、データ“０”を書き込むために弱いオン状態となる。強いオン状態は、データ“１”をメモリセルＭＣへ書き込むために、高レベル電位ＶＢＬＨをビット線に充分に低い抵抗で接続する状態である。弱いオン状態は、データ“０”をメモリセルＭＣへ書き込むために、高レベル電位ＶＢＬＨをビット線に高抵抗で接続する状態である。

トランジスタＴＰ５を弱いオン状態とすることによって、ビット線ｂＢＬＬの電位を上述の“０”書込み電位ＶＢＬＬに設定する。

例えば、ビット線ＢＬＬに接続されたメモリセルＭＣにデータ“１”を書き込み、ビット線ｂＢＬＬに接続されたメモリセルＭＣにデータ“０”を書き込むとする。この場合、センスノードＳＮの電位は、第１の電位レベルとしての低レベル電位ＶＳＳとなっており、センスノードｂＳＮの電位は、低レベル電位ＶＳＳよりも大きく、かつ、データ“１”を書き込むときの高レベル電位ＶＢＬＨよりも小さい第２の電位レベルＶＳＡＰとなっている。

第１の電位レベルＶＳＳは、ビット線ＢＬＬを電圧源ＦＢＬに低抵抗で接続するようにフィードバックトランジスタＴＰ４を制御する電位である。

第２の電位レベルＶＳＡＰは、データの読出し時にビット線ｂＢＬＬに印加する読出し電位と電圧源ＦＢＬの電位（ＶＢＬＨ）との間のいずれかの書込み電位をビット線ｂＢＬＬに印加するようにフィードバックトランジスタＴＰ５を制御する電位である。より詳細には、第２の電位レベルＶＳＡＰは、データを読み出すときにビット線に印加されるセンスノードＳＮにラッチされる第１の電位レベルＶＳＳよりも大きく、かつ、“１”書込み電位ＶＢＬＨからトランジスタＴＰ５の閾値電位の絶対値｜Ｖｔｈｐ｜を減じた値よりも小さい電位である。即ち、第２の電位レベルＶＳＡＰは、式１を満たす電位である。
ＶＳＳ＜ＶＳＡＰ＜ＶＢＬＨ−｜Ｖｔｈｐ｜ （式１）

フィードバックトランジスタＴＰ５は、式１を満たす第２の電位レベルＶＳＡＰを受け、信号線ＦＢＬとビット線ｂＢＬＬとの間を弱いオン状態にする。これにより、ビット線ｂＢＬＬは、“０”書込み用の電位ＶＢＬＬに設定される。電位ＶＢＬＬは、データ“０”をメモリセルＭＣに書き込むときにビット線に印加する電圧である。その結果、ビット線ｂＢＬＬに接続されたメモリセルＭＣにデータ“０”が書き込まれる（書き戻される）。

図４は、第２の電位レベルＶＳＡＰを生成するＶＳＡＰ生成回路の構成の一例を示す回路図である。ＶＳＡＰ生成回路は、レプリカメモリセルＭＣｒｅｐと、レプリカフィードバックトランジスタＴＰｒｅｐと、増幅器ＡＭＰと、ＶＳＡＰ出力回路とを含む。

レプリカメモリセルＭＣｒｅｐは、通常のデータを格納するメモリセルＭＣと同じ構成を有するＮ型ＦＥＴである。レプリカメモリセルＭＣｒｅｐは、メモリセルＭＣと同時に製造される。従って、レプリカメモリセルＭＣｒｅｐの電気的特性は、メモリセルＭＣのそれとほぼ同じである。レプリカフィードバックトランジスタＴＰｒｅｐは、フィードバックトランジスタＴＰ４〜ＴＰ７と同じ構成を有するＰ型ＦＥＴである。レプリカフィードバックトランジスタＴＰｒｅｐは、フィードバックトランジスタＴＰ４〜ＴＰ７と同時に製造される。従って、レプリカフィードバックトランジスタＴＰｒｅｐの電気的特性は、フィードバックトランジスタＴＰ４〜ＴＰ７のそれとほぼ同じである。レプリカメモリセルＭＣｒｅｐおよびレプリカフィードバックトランジスタＴＰｒｅｐは、高レベル電位ＶＢＬＨとグランドＶＳＳとの間に直列に接続されている。レプリカメモリセルＭＣｒｅｐのゲートは、読出し／書込み時に選択されたワード線に印加される高レベル電位ＶＷＬに設定されている。上記の具体例では、電位ＶＷＬは、１．５Ｖである。

増幅器ＡＭＰの非反転入力は、レプリカメモリセルＭＣｒｅｐとレプリカフィードバックトランジスタＴＰｒｅｐとの間のノードＮｒｅｐに接続されており、増幅器ＡＭＰの反転入力は、“０”書込み電位ＶＢＬＬに接続される。さらに、増幅器ＡＭＰの出力は、レプリカメモリセルＭＣｒｅｐのゲートおよびＶＳＡＰ出力回路に接続されている。ＶＳＡＰ出力回路は、増幅器ＡＭＰの出力ＶＳＡＰ＿ＲＥＦを適切なタイミングでＶＳＡＰとしてセンスアンプＳ／Ａへ出力する。

ＶＳＡＰ生成回路の動作を説明する。レプリカメモリセルＭＣｒｅｐおよびレプリカフィードバックトランジスタＴＰｒｅｐは、それぞれメモリセルＭＣおよびフィードバックトランスファゲートＴＰ４〜ＴＰ７と同じ状況にある。よって、ノードＮｒｅｐは、ビット線と同じ状況にある。増幅器ＡＭＰは、ノードＮｒｅｐの電位が“０”書込み電位ＶＢＬＬになるようにレプリカメモリセルＭＣｒｅｐのゲート電圧を調節する役目を果たす。より詳細には、増幅器ＡＭＰは、ノードＮｒｅｐの電位と電位ＶＢＬＬとの差を増幅してレプリカフィードバックトランジスタＴＰｒｅｐのゲートに出力する。もし、Ｎｒｅｐの電位がＶＢＬＬよりも高い場合、増幅器ＡＭＰは、正電圧を出力し、レプリカメモリセルＭＣｒｅｐを不活性状態側へ移行させる。レプリカメモリセルＭＣｒｅｐが閉じようとすると、Ｎｒｅｐの電位は低下する。もし、Ｎｒｅｐの電位がＶＢＬＬよりも低い場合、増幅器ＡＭＰは、負電圧を出力し、レプリカメモリセルＭＣｒｅｐを活性状態側へ移行させる。レプリカメモリセルＭＣｒｅｐが開こうとすると、Ｎｒｅｐの電位は上昇する。このような動作を繰り返すことにより、ノードＮｒｅｐの電位は、ＶＢＬＬで定常状態となる。このときのレプリカメモリセルＭＣｒｅｐのゲート電位が、ビット線の電位を“０”書込み電位ＶＢＬＬにする第２の電位レベルＶＳＡＰとなる。尚、ＶＳＡＰ＿ＲＥＦ＝ＶＳＡＰである。ＶＳＡＰ出力回路がＶＳＡＰ＿ＲＥＦを第２の電位レベルＶＳＡＰとして出力する。

このように、ＶＳＡＰ生成回路は、“０”書込みのためにビット線ｂＢＬＬに印加すべきＶＢＬＬを外部から受け、第２の電位レベルＶＳＡＰをセンスノードへ出力することができる。センスアンプＳ／Ａは、第２の電位レベルＶＳＡＰをセンスノードで受け、ビット線へ“０”書き用の電位ＶＢＬＬを印加する。即ち、ＶＳＡＰ生成回路は、ビット線へ伝達すべき“０”書き用の電位ＶＢＬＬを入力すれば、この電位ＶＢＬＬを適切なセンスノード電位（ＶＳＡＰ）へ変換することができる。適切なセンスノード電位は、電位ＶＢＬＬをビット線ｂＢＬＬへ印加するためにトランジスタＴＰ５に印加すべきゲート電位である。

次に、本実施形態によるＦＢＣメモリの全体のリフレッシュ動作を説明する。本実施形態では、センスアンプＳ／Ａは、ビット線ＢＬＬを介して“１”セルをリフレッシュし、ビット線ｂＢＬＬを介して“０”セルをリフレッシュするものとする。

図５（Ａ）から図５（Ｅ）は、データ読出し動作およびリフレッシュ動作におけるデータの書戻し（リストア）動作を示すタイミング図である。リフレッシュ動作とは、一旦、読み出したデータをセンスノード対ＳＡ、ｂＳＡにラッチし、これと同一論理データをメモリセルＭＣへ書き戻す（リストアする）動作である。リフレッシュ動作は、チャージポンピング現象でデータ“１”が“０”に変化してしまうこと、並びに、リーク電流やＧＩＤＬによってデータ“０”が“１”に変化してしまうことを抑制する。

チャージポンピング現象とは以下の通りである。メモリセルをオン状態にしたときに反転層内の電子の一部がゲート酸化膜とボディ領域との界面にある界面準位にトラップされる。ボディ領域に蓄積されていた正孔はこの電子と再結合して消滅する。通常、ワード線が活性化された場合、非選択のメモリセルにはデータは書き戻されない。よって、選択メモリセルのデータの読出し／書込み時に非選択メモリセルのオン／オフが繰り返されると、データ“１”を記憶する非選択メモリセルのボディ領域に蓄積されていた正孔が徐々に減少してしまう。その結果、非選択メモリセルのデータ“１”の状態はデータ “０”に変化してしまう。この現象をチャージポンピング現象という。

［読出し動作］
図５（Ｄ）に示すように、ｔ１において、信号ＥＱＬをロウレベルにすることによって、図１に示すイコライジングトランジスタＴＥＱＬ、ＴＥＱＲを閉じる。これにより、グランドに短絡していたビット線ＢＬＬおよびＢＬＲを全て高インピーダンス状態にする。これと同時に、信号ｂＳＨＯＲＴをハイレベルにすることによってセンスノード対ＳＮとｂＳＮとの間を切断する。これにより、メモリセルアレイＭＣＡＬ内のビット線ＢＬＬが相互に分離される。

当初、信号ΦＴＬ、ΦＴＲは、ともに不活性（ロウレベル）であり、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２は、センスノード対とビット線対との間を切断している。ｔ１において、信号ΦＴＲを不活性状態にしたまま、図５（Ｅ）に示すように信号ΦＴＬをハイレベルに活性化させる。これにより、トランスファゲートＴＧＬ１、ＴＧＬ２が、ビット線対ＢＬＬ、ｂＢＬＬをセンスノード対ＳＮ、ｂＳＮにそれぞれ接続する。

ｔ１の直後に、図５（Ｄ）に示すようにワード線ＷＬＬが選択的に活性化される。これにより、選択ワード線に接続されたメモリセルＭＣが選択される。このとき、図５（Ｃ）に示すように、信号ｂＳＡＮおよびＳＡＰはともにハイレベル（ＶＢＬＨ＝１．７Ｖ）である。信号ｂＳＡＮはハイレベルにおいて不活性状態であり、信号ＳＡＰはハイレベルにおいて活性状態である。つまり、ラッチ回路ＬＣ２は信号ｂＳＡＮにより駆動されないが、ラッチ回路ＬＣ１は信号ＳＡＰにより駆動される。これにより、ラッチ回路ＬＣ１が電流負荷回路として機能し、ビット線対ＢＬＬ、ｂＢＬＬを介してメモリセルＭＣへ電流を供給する。

ビット線対ＢＬＬ、ｂＢＬＬに接続された２つのメモリセルＭＣは、互いに逆極性のデータを格納する。従って、図５（Ａ）に示すように、センスノード対ＳＮ、ｂＳＮに逆極性の信号が発展する。本実施形態では、センスノードＳＮがデータ“１”をセンスし、センスノードｂＳＮがデータ“０”をセンスしている。

センスノード対ＳＮ，ｂＳＮに充分な信号差（電位差）が生じた時点（ｔ２）で、図５（Ｅ）に示すように信号ΦＴＬを低レベル（ＶＳＳ＝０）に不活性にし、センスノード対ＳＮ、ｂＳＮをビット線対ＢＬＬ，ｂＢＬＬから切断する。その直後に、図５（Ｃ）に示すように、信号ｂＳＡＮを低レベル（ＶＳＳ）に活性化する。これと同時に、信号ＳＡＰは、ハイレベルＶＢＬＨよりも少し低い電位ＶＳＡＰ（例えば、１．２Ｖ）に低下する。この電位ＶＳＡＰは、図４を参照して説明したように、ビット線ｂＢＬＬに“０”書込み電位ＶＢＬＬを印加するために、トランジスタＴＰ５のゲートに印加されるべき電位である。

信号ｂＳＡＮによりラッチ回路ＬＣ２が活性化され、かつ、信号ＳＡＰによりラッチ回路ＬＣ１が活性化される。これにより、図５（Ａ）に示すように、センスノードＳＮとｂＳＮとの間の信号差が増幅される。本実施形態では、センスノードＳＮの電位は第１の電位レベルＶＳＳ（０Ｖ）まで低下し、センスノードｂＳＮの電位は第２の電位レベルＶＳＡＰ（例えば、１．２Ｖ）まで上昇する。ラッチ回路ＬＣ１、ＬＣ２は、センスノードＳＮに、“１”セルに基づく第１の電位レベルＶＳＳをラッチし、尚且つ、センスノードｂＳＮに、“０”セルに基づく第２の電位レベルＶＳＡＰをラッチする。

［リストア動作］
次に、データのリストアを実行する。ｔ３において、図５（Ｅ）に示すように、信号線ＦＢＬがハイレベル（ＶＢＬＨ）に活性化される。このとき、トランジスタＴＰ４のゲート電位は、ロウレベル（ＶＳＳ）である。よって、トランジスタＴＰ４はオンになる。信号線ＦＢＬは、ノードＮ１を介してビット線ＢＬＬに接続される。これにより、ビット線ＢＬＬに接続されたメモリセルＭＣにデータ“１”がリストアされる。トランジスタＴＰ５のゲート電位は、ハイレベルＶＢＬＨよりも少し低いＶＳＡＰである。よって、トランジスタＴＰ５は弱いオン状態となっている。トランジスタＴＰ５は、電位ＶＳＡＰを受け、ビット線ｂＢＬＬを“０”書込み電位ＶＢＬＬにするように信号ＦＢＬをビット線ｂＢＬＬへ接続する。これにより、ビット線ＢＬＬおよび選択ワード線に接続されたメモリセルＭＣには、データ“１”がリストアされ、ビット線ｂＢＬＬおよび選択ワード線に接続されたメモリセルＭＣには、データ“０”がリストアされる。

以上、ビット線対ＢＬＬ、ｂＢＬＬに接続されたメモリセルＭＣのリフレッシュ動作について説明したが、ビット線対ＢＬＲ、ｂＢＬＲに接続されたメモリセルＭＣのリフレッシュ動作についても同様のことが言える。

また、データをセンスアンプＳ／Ａの外部へ読み出す動作では、カラム選択線ＣＳＬを活性化し、ＤＱ線を駆動させる。この動作は、“０”をリストアする動作と同時に実行しても、ラッチ回路ＬＣ２に過大な電流は流れない。尚、このデータ読出し動作では、カラム選択線ＣＳＬを活性化する動作が含まれる点でリフレッシュ動作と異なる。データ読出し動作のその他の動作は、リフレッシュ動作と同様でよい。

本実施形態において、一般的には、センスアンプＳ／Ａは、メモリセルＭＣと同様に、ＳＯＩ基板上に形成される。この場合、図３に示すトランジスタＴＮ１〜ＴＮ５、ＴＰ１〜ＴＰ７、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２の各ボディは、フローティング状態となる。ここで、データ検出（初期センス）に関わるトランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２、ＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２の閾値電圧は等しいことが好ましい。よって、これらのトランジスタおよびトランスファゲートでは、ボディコンタクト(図示せず)を形成し、ボディを所定の電位に固定することによって、その閾値電圧を安定させることが好ましい。一方、データ検出に関係しないトランジスタＴＰ４〜ＴＰ７、ＴＮ４、ＴＮ５は、閾値電圧に多少ばらつきがあっても差し支えない。従って、トランジスタＴＰ４〜ＴＰ７、ＴＮ４、ＴＮ５については、電流駆動能力の向上およびチップ面積の削減の観点から、ボディコンタクトを設けないことが好ましい。これにより、センスアンプＳ／Ａは、高速かつ正確にデータを検出することができ、かつ、実装面積を小さくすることができる。

上記実施形態のセンスアンプＳ／Ａを構成するトランジスタおよびトランスファゲートの導電型は論理的に逆であってもよい。即ち、センスアンプＳ／Ａ内のＰ型トランジスタＴＰ１〜ＴＰ７に代えてＮ型トランジスタを採用し、かつ、Ｎ型トランジスタＴＮ１〜ＴＮ５、ＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２に代えてＰ型トランジスタを採用してもよい。この場合、これらのトランジスタおよびトランスファゲートの制御信号の電位レベルも論理的に逆にする。

また、メモリセルは、ＮＭＯＳに代えてＰＭＯＳであってもよい。この場合、電源の電位レベル（ＶＢＬＨ、ＶＳＳ）は、論理的に反転させる必要がある。

本実施形態によるＦＢＣメモリは、書込み（リストア）用のフィードバックトランジスタとして、各ビット線に対して１つのトランジスタを備えているだけである。従って、センスアンプＳ／Ａの回路規模を小さくすることができる。センスアンプＳ／Ａは、通常、ビット線対ごとに設けられているので、センスアンプＳ／Ａの回路規模を小さくすることは、メモリ全体の回路規模を小さくすることにつながる。

図５（Ｃ）に示すように、本実施形態では、信号ＳＡＰは、初期センスまで（〜ｔ２）、ハイレベルＶＢＬＨ（１．７Ｖ）であり、その後、ＶＳＡＰ（１．２Ｖ）となる。これにより、初期センス時の信号差が大きくなる。しかし、信号ＳＡＰは、常時、ＶＳＡＰ（１．２Ｖ）であってもよい。この場合、初期センス時の信号差が幾分小さくなるが、信号ＳＡＰの電位を一定に固定した状態でリフレッシュ動作を実行することができる。

尚、データ保持時のソース線電位ＶＳＬは、接地電位（０Ｖ）であってもよい。しかし、図５（Ｅ）に示すように、データ保持時のソース線電位ＶＳＬは、接地電位と高レベル電位ＶＢＬＨとの間の中間電位（例えば、１Ｖ）であってもよい。データ保持時のソース線電位ＶＳＬをこの中間電位にすれば、データ保持時におけるワード線電位ＶＷＬを浅くする（絶対値として小さくする）ことができる。データ保持時のソース線電位ＶＳＬを中間電位にすることによって、ワード線電位ＶＷＬの振幅を低減させるのに有効である。特に、ＢＯＸ層２０が厚くボディ−ゲート間容量が大きい場合にデータ保持時のソース線電位ＶＳＬを中間電位にすることは有効である。データ読出し／書込み時には、ソース線電位ＶＳＬは接地電位になる。従って、データ保持時のソース線電位ＶＳＬが中間電位であっても、上記実施形態の動作には差し支えない。

（第２の実施形態）
第２の実施形態では、ラッチ回路ＬＣ１、ＬＣ２を構成するトランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２のゲート絶縁膜の膜厚は、フィードバックトランジスタＴＰ４およびＴＰ５のゲート絶縁膜の膜厚よりも薄い。より詳細には、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２よりもセンスノードＳＮ、ｂＳＮの側に接続されたトランジスタＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ５のゲート絶縁膜の膜厚は、ビット線ＢＬ、ｂＢＬ側に接続されたトランジスタＴＰ４〜ＴＰ７、ＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２のゲート絶縁膜の膜厚よりも薄く形成されている。

センスノードＳＮ、ｂＳＮの側に接続されたトランジスタＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ５は、リストア時にトランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２によってビット線から切断されている。このためセンスノードＳＮ、ｂＳＮの側に接続されたトランジスタＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ５には、“１”書き用の高電圧ＶＢＬＨ（信号ＦＢＬ）が印加されない。従って、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２よりもセンスノードＳＮ、ｂＳＮの側に接続されたトランジスタＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ５のゲート絶縁膜の膜厚は、ビット線ＢＬ、ｂＢＬ側に接続されたトランジスタＴＰ４〜ＴＰ７、ＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２のゲート絶縁膜の膜厚よりも薄くてよい。

近年のＬＯＧＩＣプロセスを用いた場合、アクセススピードを優先するために標準ロジック部にはゲート絶縁膜が薄く、高速動作可能なトランジスタを使用し、一方、アナログ回路、メモリの一部の回路およびＩ／Ｏ回路には、ゲート絶縁膜の厚い高耐圧トランジスタを使用する。このようなプロセスを採用する場合、ラッチ回路ＬＣ１、ＬＣ２を構成するトランジスタ（ＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２）、ＣＳＬゲートを構成するトランジスタ（ＴＮ４、ＴＮ５）、および、センスノードＳＮ、ｂＳＮをイコライジングするトランジスタ（ＴＰ３）には、アクセススピードを優先するためにゲート絶縁膜の薄いトランジスタを採用する。一方、センスアンプＳ／Ａ中のそれ以外のトランジスタには、高耐圧を確保するためにゲート絶縁膜の厚いトランジスタを採用する。

センスノードＳＮ、ｂＳＮの側に接続されたトランジスタのゲート絶縁膜を薄くすることによって、これらのトランジスタをさらに小型化することができる。よって、第２の実施形態は、ＦＢＣメモリの性能を維持しつつ、ＦＢＣメモリを小型化することができる。

（第３の実施形態）
図６は、本発明に係る第３の実施形態に従ったセンスアンプＳ／Ａの回路図である。第３の実施形態では、第２の電位レベル（中間電位レベル）は、信号ｂＳＡＮから印加される。第２の電位レベルＶｂＳＡＮは、低レベル電位ＶＳＳよりも大きく、かつ、高レベル電位ＶＢＬＨよりも小さい。このとき、第１の電位レベルＶＳＡＰは、高電位レベルＶＢＬＨとなっている。第１の電位レベルＶＢＬＨは、データ“１”書きの電位であり、上記実施形態と同様に、例えば、１．７Ｖである。第２の電位レベルＶｂＳＡＮは、メモリセルＭＣへデータ“０”を書き込む際にビット線に印加される電圧（ＶＢＬＬ）であり、例えば、０．７Ｖである。

第３の実施形態によるセンスアンプＳ／Ａは、ｎ型トランジスタＴＮ６〜ＴＮ９をさらに備えている。トランジスタＴＮ６は、ビット線ｂＢＬＬとセンスノードＳＮとの間に接続されており、そのゲートは、フィードバック信号線ＦＢＬに接続されている。トランジスタＴＮ７は、ビット線ＢＬＬとセンスノードｂＳＮとの間に接続されており、そのゲートは、フィードバック信号線ＦＢＬに接続されている。トランジスタＴＮ８は、ビット線ＢＬＲとセンスノードｂＳＮとの間に接続されており、そのゲートは、フィードバック信号線ＦＢＲに接続されている。トランジスタＴＮ９は、ビット線ｂＢＬＲとセンスノードＳＮとの間に接続されており、そのゲートは、フィードバック信号線ＦＢＲに接続されている。トランジスタＴＮ６〜ＴＮ９は、データをメモリセルＭＣへ書き戻す際にフィードバック信号線ＦＢＬ、ＦＢＲの活性化によってオンする。しかし、データ“１”書きは、トランジスタＴＰ４〜ＴＰ７のいずれかが高レベル電位ＶＢＬＨをビット線へ接続することによって実行される。従って、トランジスタＴＮ６〜ＴＮ９は、データ“０”書きの際に電位ＶｂＳＡＮ（ＶＢＬＬ）をビット線に印加するために用いられる。

電位ＶｂＳＡＮの生成回路は、図４に示すＶＳＡＰ生成回路を応用すれば当業界の当業者であれば容易に推測することができるので、ここでは説明を省略する。第３の実施形態のその他の構成は、第１または第２の実施形態の構成と同様でよい。

図７（Ａ）〜図７（Ｅ）は、第３の実施形態によるセンスアンプＳ／Ａの動作を示すタイミング図である。図７（Ａ）〜図７（Ｅ）は、それぞれ図５（Ａ）〜図５（Ｅ）に相当する。図７（Ａ）および図７（Ｃ）が図５（Ａ）および図５（Ｃ）と異なる。

第１の実施形態と同様に、第３の実施形態でも、例えば、ビット線ＢＬＬに接続されたメモリセルＭＣにデータ“１”を書き戻し、ビット線ｂＢＬＬに接続されたメモリセルＭＣにデータ“０”を書き戻すものとする。

図７（Ｃ）に示すように、ｔ２までは、信号ｂＳＡＮおよびＳＡＰはともにハイレベル（ＶＢＬＨ＝１．７Ｖ）である。信号ｂＳＡＮはハイレベルにおいて不活性状態であり、信号ＳＡＰはハイレベルにおいて活性状態である。これにより、ラッチ回路ＬＣ１が電流負荷回路として機能し、ビット線対ＢＬＬ、ｂＢＬＬを介してメモリセルＭＣへ電流を供給する。

［読出し動作］
ｔ２において、信号ＳＡＰの電位が高電位レベル（第１の電位レベル）ＶＢＬＨに維持された状態で、信号ｂＳＡＮの電位は、高レベル電位ＶＢＬＨから第２の電位レベルＶｂＳＡＮ（ＶＡＡ＜ＶｂＳＡＮ＜ＶＢＬＨ）に低下する。第２の電位レベルＶｂＳＡＮは、“０”書き電位ＶＢＬＬに等しい。これにより、ラッチ回路ＬＣ１およびラッチ回路ＬＣ２がともに活性化され、図５（Ａ）に示すように、センスノードＳＮとｂＳＮとの間の信号差が増幅される。センスノードｂＳＮは、データ“０”を読み出しており、その電位は高レベル電位ＶＢＬＨである。センスノードＳＮは、データ“１”を読み出しており、その電位は第２の電位レベルＶｂＳＡＮ（ＶＢＬＬ）である。

［リストア動作］
次に、データのリストアを実行する。ｔ３において、信号線ＦＢＬがハイレベル（ＶＢＬＨ）に活性化される。このとき、トランジスタＴＰ４のゲート電位は、第２の電位レベルＶｂＳＡＮ（ＶＢＬＬ）である。よって、トランジスタＴＰ４はオン状態になる。これにより、フィードバック信号線ＦＢＬがビット線ＢＬＬに接続され、ビット線ＢＬＬに接続されたメモリセルＭＣにデータ“１”がリストアされる。一方、トランジスタＴＰ５のゲート電位は、高電位レベルＶＢＬＨである。よって、トランジスタＴＰ５はオフ状態である。

トランジスタＴＮ６、ＴＮ７がオンする。これにより、高レベル電位ＶＢＬＨのセンスノードｂＳＮがビット線ＢＬＬに接続されるとともに、第２の電位レベルＶｂＳＡＮ（ＶＢＬＬ）のセンスノードＳＮがビット線ｂＢＬＬに接続される。ビット線ＢＬＬには、トランジスタＴＰ４を介して高レベル電位ＶＢＬＨが既に印加される。

一方、ビット線ｂＢＬＬには、トランジスタＴＮ６を介して第２の電位レベルＶｂＳＡＮ（ＶＢＬＬ）が印加される。これにより、ビット線ｂＢＬＬに接続されたメモリセルＭＣにデータ“０”がリストアされる。即ち、第３の実施形態では、データ“１”書きは、トランジスタＴＰ４〜ＴＰ７のいずれかを介して行われるが、データ“０”書きは、トランジスタＴＮ６〜ＴＮ９のいずれかを介して行われる。このように、トランジスタＴＮ６〜ＴＮ９は、データ“０”をメモリセルＭＣに書き込むために設けられたトランジスタである。第３の実施形態のその他の動作は、第１または第２の実施形態と同様でよい。

信号ｂＳＡＮを第２の電位レベルＶｂＳＡＮ（ＶＢＬＬ）とし、信号ＳＡＰを高電位レベルＶＢＬＨとしても、センスアンプＳ／ＡがトランジスタＴＮ６〜ＴＮ９をさらに備えることによって、第３の実施形態は、第１または第２の実施形態と同様の効果を得ることができる。

本発明に係る実施形態に従ったＦＢＣメモリの構成の一例を示す回路図。 メモリセルＭＣの構造の一例を示す断面図。 本実施形態によるセンスアンプＳ／Ａの構成の一例を示す回路図。 第２の電位レベルＶＳＡＰを生成するＶＳＡＰ生成回路の構成の一例を示す回路図。 データ読出し動作およびリフレッシュ動作におけるデータの書戻し動作を示すタイミング図。 本発明に係る第３の実施形態に従ったセンスアンプＳ／Ａの回路図。 第３の実施形態によるセンスアンプＳ／Ａの動作を示すタイミング図。

符号の説明

ＭＣ…メモリセル
Ｓ／Ａ…センスアンプ
ＷＬ…ワード線
ＢＬＬ、ｂＢＬＬ…ビット線
ＳＮ、ｂＳＮ…センスノード
ＴＧＬ１、ＴＧＬ２、ＴＧＲ２、ＴＧＲ２…トランスファゲート
ＬＣ１、ＬＣ２…ラッチ回路
ＦＢＬ、ＦＢＲ…フィードバック信号線
ＴＰ４〜ＴＰ７…フィードバックトランジスタ
ＭＣｒｅｐ…レプリカメモリセル
ＴＰｒｅｐ…レプリカフィードバックトランジスタ
ＡＭＰ…増幅器

Claims (5)

1. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶する複数のメモリセルと、
   前記メモリセルのゲートに接続されたワード線と、
   第１の論理データを記憶する前記メモリセルに接続された第１のビット線と、
   第２の論理データを記憶する前記メモリセルに接続された第２のビット線と、
   前記第１および第２のビット線にそれぞれ接続された第１のセンスノードおよび第２のセンスノードと、
   前記第１のビット線と前記第１のセンスノードとの間、および、前記第２のビット線と前記第２のセンスノードとの間のそれぞれに接続された複数のトランスファゲートと、
   前記第１の論理データに基づく第１の電位レベルを前記第１のセンスノードにラッチし、前記第２の論理データに基づく第２の電位レベルを前記第２のセンスノードにラッチするラッチ回路と、
   前記第１の論理データを書き込むために用いられる第１の電圧源ＦＢＬと前記第１のビット線との間に接続され、ゲートが前記第１のセンスノードに接続された第１のフィードバックトランジスタと、
   前記第１の電圧源と前記第２のビット線との間に接続され、ゲートが前記第２のセンスノードに接続された第２のフィードバックトランジスタとを備え、
   前記第１の電位レベルは、前記第１のビット線を前記第１の電圧源に接続するように前記第１のフィードバックトランジスタを制御する電位レベルであり、
   前記第２の電位レベルは、データの読出し時に前記ビット線に印加する読出し電位と前記第１の電圧源の電位との間の書込み電位を前記第２のビット線に印加するように前記第２のフィードバックトランジスタを制御する電位レベルであることを特徴とする半導体記憶装置。
2. 前記メモリセルと同じ構成を有するレプリカセルと、
   前記第２のフィードバックトランジスタと同じ構成を有するレプリカフィードバックトランジスタと、
   前記レプリカセルと前記レプリカフィードバックトランジスタとの間のノード電位と前記第２の論理データを書き込むときの前記第２のビット線の書込み電位との差を前記レプリカフィードバックトランジスタのゲートに出力する増幅器と、
   前記増幅器の出力を前記第２の電位レベルとして出力する出力部とを含む第２の電位生成回路をさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
3. データ保持時における前記メモリセルのソース電位は、接地電位と前記第１の電圧源の電位との間の電位であることを特徴とする請求項１または請求項２のいずれかに記載の半導体記憶装置。
4. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶する複数のメモリセルと、前記メモリセルのゲートに接続されたワード線と、第１の論理データを記憶する前記メモリセルに接続された第１のビット線と、第２の論理データを記憶する前記メモリセルに接続された第２のビット線と、前記第１および第２のビット線にそれぞれ接続された第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間、および、前記第２のビット線と前記第２のセンスノードとの間のそれぞれに接続された複数のトランスファゲートと、前記第１の論理データに基づく第１の電位レベルを前記第１のセンスノードにラッチし、前記第２の論理データに基づく第２の電位レベルを前記第２のセンスノードにラッチするラッチ回路と、前記第１の論理データを書き込むために用いられる第１の電圧源と前記第１のビット線との間に接続され、ゲートが前記第１のセンスノードに接続された第１のフィードバックトランジスタと、前記第１の電圧源と前記第２のビット線との間に接続され、ゲートが前記第２のセンスノードに接続された第２のフィードバックトランジスタとを備えた半導体記憶装置の駆動方法であって、
   データの書込みまたはデータの書戻し時に、前記第１のビット線を前記第１の電圧源に接続するために、前記第１の電位レベルによって前記第１のフィードバックトランジスタを導通させ、かつ、データの読出し時に前記ビット線に印加する読出し電位と前記第１の電圧源の電位との間の書込み電位を前記第２のビット線に印加するように、前記第２の電位レベルによって前記第２のフィードバックトランジスタを制御することを具備した半導体記憶装置の駆動方法。
5. 前記半導体記憶装置は、前記第２の論理データを記憶する前記メモリセルと同じ構成を有するレプリカセルと、前記第２のフィードバックトランジスタと同じ構成を有するレプリカフィードバックトランジスタと、前記レプリカセルと前記レプリカフィードバックトランジスタとの間のノード電位と前記第２の論理データを書き込むときの書込み電位との差を前記第２のビット線の電位と前記レプリカフィードバックトランジスタのゲートに出力する増幅器とを備え、
   前記第２の電位レベルは、前記増幅器の出力電位であることを特徴とする請求項４に記載の半導体記憶装置の駆動方法。

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