JPH03176895A - 仮想接地ｅｐｒｏｍアレイの読み取りおよびプログラミング方法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置の分野に関するものである。

とくに、本発明は電気的にプログラム可能な種類の金属
−酸化物一半導体（ＭＯＳ）読出し専用装置に関するも
のである。

〔従来の技術〕

高速かつ低価格の半導体メモリ装置に対する絶えざる需
要のために、読出し専用型メモリ装置について仮想接地
構造が開発されてきた。仮想接地メモリ装置はアレイ密
度を高くすると同時に、従来のニレベルポリシリコンｎ
チャネルプロセスこのプロセス互換性を維持する周知の
技術である。仮想接地メモリアレイの代表的な例が米国
特許筒３．９１６，１６９号、第３，９３４，２３３号
、第４，０２１７８１号、第４，３８７，４４７号に開
示されている。仮想接地アレイに使用するフラッシュ形
の無接点で、電気的にプログラム可能かつ電気的に消去
可能なメモリセル（ＥＰＲＯＭ）を製造する方法が米国
特許筒４，７８０，４２４号に開示されている。この米
国特許は本願の出願人が所有している。この米国特許の
無接点セルは、フィールド酸化物領域の下側に配置され
た細長いソース領域とドレイン領域を用いる。ドレイン
領域はソース領域より浅く、ソース領域は傾斜接合によ
って一層特徴づけられる。

〔発明が解決しようとする課題〕

仮想接地メモリはビット密度が高いことが利点であるが
、欠点がないわけではない。無接なしＥＰＲＯＭおよび
一般的に仮想接地メモリの１つの欠点は、隣接するセル
の間の望ましくない相互作用である。この妨害はプログ
ラム擾乱条件、（すなわち、選択されていない隣接する
セルの望ましくないプログラミング）、または望ましく
ない電流成分による読出しアクセスの劣化として通常水
される。両方の状況において、妨害は、選択された語線
の下側の隣接する列に配置されている電気的にプログラ
ム可能な読出し専用メモリに対するものである。隣接す
るセルの間の相互作用によって、個々のセルの読出し、
消去およびプログラミングを妨害する寄生電流が形成さ
れることもある。最終的には、メモリアレイのアクセス
速度と完全性がそれらの問題により悪影響を受ける。

〔課題を解決するための手段〕

従来の仮想接地アーキテクチャに関連する諸欠点を克復
するために、本発明は、仮想接地ＥＰＲＯＭメモリアレ
イにおける読出しモー　ド動作中に寄生電流をなくす方
法および装置を提供するものである。重要なことに、本
発明はデータアクセス速度をぎせいにすることなしにこ
の結果を達成する。

本発明は、隣接するビット線（選択したセルに隣接する
）に沿って読出しバイアス電位を設定する。

これは隣接する列からの起シ得る妨害を遮へいし、選択
された列の充電と放電の速さを増す。

また、プログラミング中に隣接するセルの擾乱を避ける
ために、列間通過ゲートを、選択された列電圧の遅い変
化とともに用いるバイアス除去技術を採用する。

この明細書においては、浮動ゲート電界効果トランジス
タで構成されたメモリセルの行と列のアレイを有する種
類の、電気的にプログラム可能なメモリ装置を開示する
ものである。各トランジスタは浮動ゲートと、制御電極
と、ドレインと、ンスとを含む。

本発明の一実施例に従って、隣接するセルに寄生電流が
流れることを避けるように、セルの制御ｔｉへ結合され
ている行線をまず選択することにより、アレイ中のメモ
リセルがアクセスされる。

次に、セルのソースへ結合されている第１０列線が接地
される。それと同時に、第１０電位が第２の列線へ加え
られ、第２の電位が第３の列線へ加えられる。第２の列
線はセルのドレインへ結合され、第３の列線は隣接する
セル、すなわち、寄生電流の流れを阻止すべきセルのド
レインへ結合される。第１０電位は読出し電流を選択さ
れたセルに条件つきで流す。この条件つき電流の値はメ
モリセルの内容をもちろん示す。

別の実施例においては、複数の行線を含む浮動ゲートメ
モリアレイ中の隣接するセルのプログラミングの乱れを
避ける方法が得られる。各行中の全てのセルの制御電極
は行線と、１つおきの第１０列線および第２の列線へ結
合される。各列中の全てのセルの第１０領域と第２の領
域は第１０列線と第２の列線へそれぞれ結合される。

プログラミング中に隣接するセルの乱れを避ける方法は
、プログラムすべきセルと、その行中の隣接するセルと
へ結合されている行線へ第１０電位を加える過程を有す
る。次に、そのセルの一方の側における第１０列線と第
２の列線の全てが第１０回路点へ結合される。その側と
は反対の側の第１０列線と第２の列線の全てが第２の回
路点へ結合される。次に、第１０回路点が接地され、第
２の回路点における電位が所定の割合で第２の電位へ上
昇させられる。それによシミ子がトンネル効果によって
、プログラムされているセルの浮動ゲートへ移動させら
れる。重要なことに、選択されたセルの他方の側におけ
る第１０列線と第２の列線のおのおのにおける電位が、
それらの隣接する全てのセルのプログラミング状態を乱
すためには不十分である。

〔実施例〕

まず、従来のＥＦＲＯＭ　　メモリアレイの一部が示さ
れている第１図を参照する。第１図には個々のセルから
データを読出すだめの従来の方法も示されている。第１
図のメモリアレイは複数の浮動ゲートメモリ装［１０を
有する。各メモリ装置は浮動ゲート１４と、制御ゲート
１１と、列１１１２へ結合されるソース電極と、列線１
３へ結合されるドレイン電極とを有する。通常は、列線
１２と１３は埋込まれたビット線を有する。それらのビ
ット線は、１つの列内の浮動ゲートトランジスタ１０の
ソース領域とドレイン領域の一部として製造される。

当業者は周知のように、読出し動作中は列ＡｌＮ２へ結
合されている電極は装置のドレインとして動作でき、列
線１３へ結合されている電極はソースとして動作できる
。書込み動作中はこの状況は逆になシ、列線１３へ結合
されている電極はドレインとして機能し、列線１２へ結
合されている電極はソースとして機能する。（混乱を避
けるために、列線１２と１３へそれぞれ結合されている
電極をそれぞれソースおよびドレインと呼ぶことにする
。

特定の動作に対する各電極の機能は理解される通シであ
る。）第１図に示すように、１つの行中の全ての制御ゲ
ート１１は行線１５へ結合される。

行線１５は語線とも呼ばれる。

第１図のアレイにおける読出し動作に関連する諸問題を
より良く理解するために、下記の例について考える。ユ
ーザーがメモリセル１０ｂの内容を読出すことを望んだ
と仮定する。典型的には、ソース線１２ｂ　がトランジ
スタ１８を介して接地され、語線１５ｍは高い正の電位
へ上昇させられる。関連するドレイン列線１３ａ　がト
ランジスタ１７を介して、回路点１９に供給されたドレ
イン読出しバイアス電位へ結合される。このドレイン読
出しバイアス電位は第１図には記号ＤＲＢで示されてい
る。一般に１〜２ボルトのオーダーであるＤＲＢｔ位が
ドレイン列線１３ａへ加えられると、読出し電流ＩＲが
メモリセル１（ｌｂ　　に流させる。メモリセル１０ｂ
　の内容が電流■１０大きさから直接決定される。

第１図に示されている方法に存する問題は、隣ｉするメ
モリセル１０ａ　　のソース列線１２ａＫ、ＤＲＢ電位
とは異なる電位か供給されたとすると、寄生電流がメモ
リセル１０ａを流れることがあることである。この寄生
電流は、メモリセル１０ｂの読出し中に誤シを生じさせ
るように、電流工。

を妨害する。ＤＲＢ　を位は約１６２ボルトであること
が最もしばしばある。ソース列１５１２ｍにおける電位
が１．２ボルトより低いとすると、読出し電流■８の一
部が隣シのメモリセル１０鳳へ分流すせられる。従来は
この問題を解決するために、メモリアレイ中の隣接する
列線は第１図に示すよりに浮動されｆｃままにされてい
た。しかし、ＥＦＲＯＭメモリアレイ内の隣接するビッ
ト線の浮動によって、読出し動作中に妨害する寄生電流
の存在を完全になくすことはない。

読出し動作中に寄生電流の問題を避けるために従来用い
られてきたやシ方を第２図に示す。アレイ内の隣接する
列線を浮動させる代りに、記憶セル１０ｂ　の一方の側
の全ての列線を接地し、記憶セル１０ｂ　の他方の側の
全ての列線をＤＲＢ電位へ結合する。−例として、ソー
スピット線すなわちソース列線１２ｂが、このソース列
線の右側の他の全ての列線とともに、トランジスタ１８
を介して接地される。同様に、記憶セル１０ｂの左側の
全てのソース列線（たとえばソース列７９１２　ａ等）
はトランジスタ１１を介して接地される。このように構
成することによシ、寄生電流が隣接する記憶セル１０ｍ
　を流れることを効果的になくす。

何加ビット線を列線１３ａへ接続することから生ずる大
きな容量の友めに、アクセス時間が長くなる。

好適な実施例の説明 この明細書では、浮動ゲートメモリ装置を用いる半導体
メモリアレイの読出し／プログラミング特性を改善する
装置と方法を開示する。本発明を完全に理解できるよう
にするために、以下の説明においては、特定の導電形、
ブロックサイズ電圧等のような特定の事項の詳細につい
て数多く述べである。しかし、そのような特定の詳細事
項なしに本発明を実施できることが当業者には明らかで
あろう。その他の場合には、本発明を不必要に詳しく説
明して本発明をあいまいにしないようにするために、周
知の構造および周知の回路は詳しくは示さ々かった。

読出し動作 次に第３図を参照する。この図には本発明の好適な方法
が示されている。第３図のＥＰＲＯＭアレイはメモリセ
ル１０の行と列のアレイを含む。各メモリセルはこの技
術において周知の電気的にプログラム可能ガ絶縁グー）
ｎチャネル電界効果トランジスタである。あ行内の各メ
モリセル１００制御ゲートは１本の行線１５へ接続され
、ソース領域はソース列線１２へ結合され、対応するド
レイン領域がドレイン列線１３へ結合される。この実施
例においては、ソース列線１２とドレイン列線１３は細
長い、平行な離隔されている拡散領域で形成された城込
みピッ）ａを有する。

メモリセル１０ｂ　の内容を読出すために、語線すなわ
ち行１ｗ１１５を高い正の電位へ上昇させることにより
その行線１５をまず選択する。それと同時に、ソース列
線１２ｂかトランジスタ１８を介して接地される。メモ
リセル１０ｂの右側の残りのドレイン列線（たとえば１
３ｂ等）は浮動書せられたままである。ドレイン列Ｉｍ
！１３　ａは、回路点１９に供給されている読出しドレ
インバイアス電位（Ｉ’ＤＲＢＩ　　として示されてい
る）へ、トランジスタ１７を介して結合される。隣接す
るソース列線１２ａを回路点１９に供給されている同じ
ＤＲＢ電位へ結合する代シに、第３図に示す方法は、回
路点２２へ供給される別々の読出しドレインバイアス電
位（ｒＤＲＰＪとして示されている）を用いる。回路点
２２は隣接するソース列線１２ａヘトランジスタ２０を
介して結合される。ソース列線１２ａの左側の他の全て
のソース列線は浮動させられる。

回路点２２へ供給される読出しドレインバイアス電位Ｒ
ＤＰの値は、回路点１９へ供給されるＲＤＢ電位の値と
同じであって、たとえば両方とも約１．２ボルトである
。同じ電圧値を供給することによシ、読出し電流はトラ
ンジスタ１０ａへ分流されず、全てトランジスタ１０ｂ
　を流れる。まもなく説明するが、回路点２２にＲＤＰ
電位を供給する回路は、回路点１９にＤＲＢ電位を供給
する回路とは異なる。

次に、本発明の好適な実施例のＹ復号器２５へ電気回路
図が示されている第４図を参照する。このＹ復号器はソ
ースビット線すなわちソース列線１２と、ドレインビッ
ト線すなわちドレイン列線１３とを有する。列線１２と
１３の間に個々の電界効果トランジスタ２６が結合され
る。各電界効果トランジスタ２６のゲートは線２Ｔに沿
う信号線ＹＤＢへ結合される。列線１２と１３は第３図
に示すＥＰＲＯＭアレイの列線をもちろん構成する。電
界効果トランジスタ２６は、各種のプログラミング動作
中に種々の列線な減結合するために用いられる列間バス
ゲートトランジスタを構成する。電界効果トランジスタ
２６の機能については後で詳しく説明する。

個々のドレイン列線は電界効果トランジスタ４１０１つ
の端子に終端し、トランジスタ４１０他の端子は線に沿
う読出しドレインバイアス電位ＤＲＢへ接続される。個
々のトランジスタ４１０ゲートはバス２９ｒＹ＋Ｊ　へ
おのおの結合される。第４図において、復号器２５は８
ビツト帽のアレイを受ける様子が示されている。し九が
って、バス２９は８ビット幅であって、各ビットはトラ
ンジスタ４１０別々のゲートへ結合される。読出し動作
中はバス２９の個々の線は、あるドレイン列線１３をＤ
ＲＢ’ｌｉ位へ結合するために選択される。

同様にして、個々の各ソース列線１２は電界効果トラン
ジスタ４２の１つの端子へ結合される。

そのトランジスタの別の端子はソース読出しバイアス線
ｒｓＲＢＪ　３１へ結合される。個々のトランジスタ４
２のゲートはバスｒＹｓＩＪ３３へ結合される。通常は
、ソース読出しバイアス線５ＲＢ３１は読出し中にアー
ス電位へ結合され、適切なバスＹ、、３３　　は高い電
位にされて、選択されたソス列線１２をトランジスタ４
２を介して接地される。

第２の読出しドレインバイアス電位ＲＤＰが線３４を介
して供給される。その線３４は電界効果トランジスタ４
３０１つの端子へ結合される。各トランジスタ４３の別
の端子は個々のソース列線１２へ結合される。トランジ
スタ４３のゲートは選択線バスＹ＊ｐ３５へ結合される
。個々のメモリセルの内容を読出す時には、選択線Ｙ８
、とＹｌがソース列線とドレイン列線をそれぞれ接地し
、ＤＲＢ電位へ結合する。ＹＩＰバスの１本の線を用い
て、ＤＲＢ電位へ現在結合されているドレイン列線のす
ぐ次のソース列線を選択する。この選択されたソース列
線は線３４上のＤＲＢ電位へ結合される。前記のように
、電位ＲＤＰ　とＤＲＢの値は同じである。しかし、各
電位は別々の回路によシ別々の回路点に沿って供給され
る。

個々のソース列線１２はｐチャネル電界効果トランジス
タ４６の１つの端子に終端する。トランジスタ４６の他
の端子は線４０に供給されている電位ｖｐｐへ結合され
る。各ｐチャネル電界効果トランジスタ４６のｎ井戸も
電位Ｖｌ）Ｐへ結合される。各トランジスタ４６のゲー
トはバスＹｐｐ３８へ結合される。全体のＥＰＲＯＭア
レイの内容を同時に消去するフラッシュ消去動作を行う
ためにトランジスタ４６が含まれる。たとえば、第３図
のメモリアレイを消去するために、トランジスタ４６の
ゲートを接地することによシ、電源電位ｖｐｐがアレイ
の個々のソース列線１２へ結合される。それと同時に、
アレイ中の全ての語線１５が結合される。この結呆とし
て全体のアレイが７ラツシユ消去される。もちろん、ア
レイ内のメモリセルを消去する他の数多くの方法も存在
する。

次に、読出し動作中にＤＲＢ！圧を供給する読出しドレ
インバイアス回路の電気回路図が示されている第５図を
参照する。第５図の回路は２つのブロック５１と５２を
含むものと考えることができる。回路ブロック５１はｐ
チャネル電界効果トランジスタ５３．５４と、少くとも
１つのｎチャネル電界効果トランジスタ５５とを有する
。トランジスタ５３〜５５は、電源電位Ｖｃｃがら回路
点６１を通って流れる電流に対しである抵抗を与えるよ
うに構成される。ブロック５２は帰還付きの簡単なスイ
ッチング装置として機能し、読出し可能化入力線５９が
［低レベル」から「高レベル」へ移行し九のに続いて、
約１．２ボルトの適切なりＲＢ電位が回路点１９に発生
される。

読出し可能化入力線５９が高レベルにされると、ブロッ
ク５２が起動されて電流がトランジスタ５８に流れ、回
路点１９に適切な電圧を生ずる。トランジスタ５８を流
れる電流によシ、ブロック５１によυ生じている抵抗値
に電圧降下が発生される。

この電圧降下の値は読出し電流■□の大歯）さの関数で
ある。したがって、回路点６１に現われる電圧降下は電
流ＩＲとブロック５１０抵抗値に太きく依存する。

回路点６１は、ブロック５１における電圧降下の大きさ
を検出するために用いられるセンス演算増幅器へ接続さ
れる。この電圧降下の大きさを用すて、現在アクセスさ
れているメモリセルの内容を定める。Ｉ−たがって、プ
［コック５１に関連する抵抗値を比較的高くすることに
よシ感度が高くなる。この高い抵抗値は、選択されたド
レイン列線の大きさを定めることができる容量に組合わ
されて、第３図のＥＦＲＯＭメモリアレイにおけるアク
セス時間を決定する限定的な要因である。

次に、ＲＤＰ電位を供給する読出しドレインバイアス回
路６４の好適な実施例の電気回路図が示されている、第
６図を参照する。この回路６４はｐチャネル電界効果ト
ランジスタ６５．６８．７０とｎチャネル電界効果トラ
ンジスタ６７．６９．７２とを有する。基本的には、回
路６４の機能は回路５０中のブロック５２０機能とほぼ
同じである。すなわち、ＲＤＢＡＣＴ入力線６３が高い
電位にされると、回路点２２に約１．２ボルトのＲＤＰ
電位が生ずるように回路６４が起動される。

回路６４においては、トランジスタ６６〜６９が電源電
位Ｖｃｃとアースの間に電流ミラーを構成する。トラン
ジスタ２２は回路５０からのスイッチングトランジスタ
５８と同様に動作する。しかし、トランジスタγ２のド
レインが電源電位Ｖｃｃへ直結され、高いインピーダン
スの１つの回路点へは接続されないことに注目されたい
。また、回路点２２におけるインピーダンスを低くする
ことを助けるために、トランジスタ７２の容量は非常に
大きい（すなわち、２００／２）であることにも注目さ
れたい。明らかに、回路点２２におけるインピーダンス
が低いことは、アレイ中の隣接するビット線、すなわち
、（アクセスされているセルに隣接する）の電位を、そ
れの読出しドレインバイアス電位捷で比較的速く上昇で
きることを意味する。

更に、ＤＲＢ回路が隣接する列線をドライブする必要が
もはやない（これは従来のある技術とは異なる）という
事実によシ、選択したメモリセルをアクセスする時間を
劇的に短くできる。本質的には、本発明は通常の読出し
ドレインバイアス電位電圧源を、選択されたセルを流れ
る読出し電流の大きさを検出するための専用のものと、
寄生電流の流れによる隣接セルからの妨害をなくすため
の専用の電源この２つの別々の電源に分ける。後者の電
源はアレイにおけるアクセス時間を短くする丸めに、低
い出力インピーダンスを有するように指定される。

プログラミング動作 従来、ＥＰＲＯＭメモリセルのプログラミング中はソー
スは接地され、ドレインは約７ボルトまで上昇させられ
、制御ゲートは約１２ボルトのプログラミング電位まで
上昇させられる。その結果として生じた強い電界のため
にホット電子が発生される。それらの電子は装置の浮動
ゲート部材へ弓きつけられる。

「プログラミングを乱すコという用語は、同じ行に沿５
隣接するセルが、意図しないのにある程度プログラムさ
れるようになることがあることを指すものである。たと
えば、与えられた行中の語線が１２ボルトのプログラミ
ング電位まで上昇させられると、選択されたセル（すな
わち、読出すべきセル）のすぐ隣シのセルの制御ゲート
も１２ボルトの電位になる。隣接するセルは、約７ボル
トの電位まで上昇させられるドレイン線の共有も行うか
ら、隣接するセルのチャネルに強い電界が発生される可
能性が存在する。そのために隣接するＥＰＲＯＭセルは
寄生的にプログラムされることになる。隣接するソース
線とドレイン線をほぼ同じ電位に維持できるものとする
と、寄生プログラミングを避けられることが明らかであ
る。選択されたセルと同じ行線中の隣接するセルのプロ
グラミングの乱れを避ける友めに、列間バスゲートを組
込むバイアス変化を、選択した動電圧を徐々に変化させ
る技術とともに本発明は採用する。

第４図に複数のｎチャネル電界効果トランジスタ２６が
示されている。各トランジスタの制御ゲトは１６ビツト
バス、ＹＤＢ、へ結合される。

各トランジスタ２６はソース列線１２とドレイン列線１
３の間へ接続される。アレイ列中の選択されたセルのプ
ログラミング中は、ソース列線１２がトランジスタ１８
（第３図）を介してまず接地される。アレイのその側に
おける他の全てのソース列線とドレイン列線（す々わち
、第３図における線１３ｂ等）も、選択されたセルの右
側の列間バスゲートトランジス／２６へ結合されている
制御ゲートの電位を上昇させることによって、接地され
る。したがって、ソース列線１２へ接続されているアー
ス電位は、アレイのその側における他の列線を通って伝
わる。

選択されたメモリセルの左側の全ての列線のバイアスを
変化させるために同じゃυ方が用いられる。すなわち、
ドレイン列線１３へ結合されているプログラミング電位
は、選択されたメモリセルの左側の全ての列線へ列間バ
スゲート２６を介して伝わることが、選択されたメモリ
セルの左側のトランジスタ２６の制御ゲートを高い電位
へ上昇させることによシ、許される。

要約すると、選択し九メモリセルをプログラムする時は
、選択されたメモリセルのソース側の全ての列線が接地
され、選択されたセルのドレイン側の全ての列線が約７
ボルトのプログラミング電位へ結合される。このように
してバイアスを変化することによシ、どの隣接するセル
にも強い゛電界が発生されることが効果的に阻止される
。前記したように、隣接するセルのソース端子とドレイ
ン端子の間に強い電界が生ずると、そのセルか望ましく
ない寄生プログラミングされる結果に容易になる。

各トランジスタ２６はそれのチャネル領域にある抵抗値
を有し、各列線は容量を有することがわかる。したがっ
て、ドレイン列線へ加えられているプログラミング電位
が非常に速く（すなわち、高いランプ率）上昇させられ
たとすると、大きな電位差が生ずることがある。たとえ
ば、第３図のドレイン列線１３が７ボルトのプログラミ
ング電位へ非常に速く上昇させられると何が起るかを考
えてみる。トランジスタ２６には抵抗分があシ、列線１
２と１３には容量分があるから、隣接するソース列線１
２ａにおける電位はドレイン列線１３における電位よシ
も遅らされる。したがって、信号路は通常の伝送線の特
性をとる。

プログラミング電位の伝播遅れのために、隣接する列線
１３ｍと１２ａの間に電位の傾きが生ずる。電位差が十
分に大きければ、隣接するセル１０ａのプログラミング
が起る。理想的には、選択されていないＥＰＲＯＭセル
の接続されている２本の列線の間の一位差拡零にすべき
である。いずれにしても、その電位差はある限界−プロ
グラミングが起るまで耐えることができる電界の最大の
強さ−よシ小さくなければならない。この電位差をある
許容限界よシ小さく維持するために、ドレイン列線１３
へ加えられるプログラミング電位を制御された率で上昇
させる。

１マイクロ秒当り約１０ボルトまたはそれよシ低い変化
率が、プログラミングの乱れを避けるために適当である
ことが実験によシ示されている。

この値以下では、接続されている各列線に沿う電位が／
Ｉ？Ｅは連係して上昇する。いいかえると、１マイクロ
秒当シ１０ボルト以下では、任意の２本の隣接する列線
の間に生ずる電位差は、そのメモリセルを寄生的にプロ
グラムするためには一般に不十分である。寄生プログラ
ミングを無視できるか、速度がＭ要でなければ、列間パ
スゲート２６を希望によシ省くことができることを理解
すべきである。

【図面の簡単な説明】

第１図は個々のセルに格納されている情報をアクセスす
る従来の方法も示す、浮動ゲートトランジスタを用いる
従来のＥＦＲＯＭアレイの一部の電気回路図、第２図は
個々のセルから情報をアクセスする別の方法を示す、浮
動ゲートトランジスタを用いる従来のＥＦＲＯＭ　アレ
イの一部の電気回路図、第３図は本発明の方法に従って
セルから情報をアクセスする、ＥＦＲＯＭアレイの一部
の電気回路図、第４図は本発明の好適な実施例に関連す
第６図はＲＤＰ読出しドレインバイアス回路の好適な実
施例の回路図である。 １２．１２ａ、１２ｂ・・・・ソース列線、１３゜１３
ａ、１３ｂ　　・・・・ドレイン列線、１５・・・・行
線。

Claims (3)

【特許請求の範囲】
1. （１）制御電極と、ドレインと、ソースとを有する浮動
   ゲート電界効果トランジスタをおのおの備える、メモリ
   セルの行と列のアレイを有する種類の電気的にプログラ
   ム可能なメモリ装置において、前記セルの制御電極へ結
   合されている行線を選択する過程と、 前記セルのソースへ結合されている第１の列線を接地す
   る過程と、 前記セルのドレインへ結合されている第２の列線へ第１
   の電位を加え、それと同時に、前記隣接するセルのドレ
   インへ結合されている第３の列線へ第２の電位を加える
   過程と、 を備え、前記第１の電位は、前記メモリセルの内容を示
   す値を有する読出し電流を前記セルに条件つきで流させ
   る、隣接するセルに寄生電流が流れることを避けるメモ
   リセルのアレイ中のセルをアクセスする方法。
2. （２）アレイを形成するように行と列に配置され、制御
   電極と、前記基板の導電形とは異なる導電形を有する第
   １の領域および第２の領域とをおのおの有する複数のメ
   モリセルと、 各行中の全てのセルの制御電極へおのおの結合される複
   数の行線と、 各列の全てのセルの第１の領域と第２の領域へそれぞれ
   結合される１つおきの第１の列線および第２の列線と、 メモリセルをアクセスするために行線を選択する行復号
   手段と、 第２の列線を接地し、第１の列線を第１の電位へ結合し
   て、前記記憶セル中に電流を条件づきで流させることに
   より、前記セルの内容をアクセスする列復号手段と、 を備え、この列復号手段は前記セルに隣接する別の第２
   の列線を第２の電位へも結合して、アクセス中に隣接す
   るセルからの妨害を避ける、電気的にプログラム可能な
   半導体装置。
3. （３）アレイを形成するように行と列に配置され、基板
   の導電形とは異なる導電形を有する制御電極と第１の領
   域および第２の領域をおのおの有する複数の浮動ゲート
   メモリセルと、各行の全てのセルの制御電極へおのおの
   結合される複数の打線と、各列の全てのセルの第１０領
   域と第２の領域へそれぞれ結合される１つおきの第１の
   列線および第２の列線とを含む電気的にプログラム可能
   な半導体メモリ装置において、 前記セルと前記隣接するセルへ結合されている行線へ第
   １の電位を加える過程と、 前記セルの一方の側における第１の列線と第２の列線の
   全てを第１の回路点へ結合する過程と、前記セルの他方
   の側における第１の列線と第２の列線の全てを第２の回
   路点へ結合する過程と、前記第１０回路点を接地する過
   程と、 前記第２の回路点における電位を所定の割合で第２の電
   位まで上昇させて、電子を前記セルの浮動ゲートまでト
   ンネル効果で移動させる過程と、を備え、前記セルの前
   記他方の側における前記第１の列線と前記第２の列線の
   おのおのにおける電位が前記隣接するセルのプログラミ
   ング状態を乱すのに十分であるように、前記所定の割合
   は制御される、浮動ゲートメモリセルのアレイ内の隣接
   するセルの妨害を避けるセルをプログラミングする方法
   。