JPH06187074A - 電力消費を節減する方法および装置 - Google Patents
電力消費を節減する方法および装置Info
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- JPH06187074A JPH06187074A JP17213093A JP17213093A JPH06187074A JP H06187074 A JPH06187074 A JP H06187074A JP 17213093 A JP17213093 A JP 17213093A JP 17213093 A JP17213093 A JP 17213093A JP H06187074 A JPH06187074 A JP H06187074A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【目的】 コンピュータの消費電力を節約する。
【構成】 電力消費の節減をするために、デバイスにお
けるアドレス変移の検出を用いる方法および装置。アド
レス・バス上でのアドレスの遷移を検出する。アドレス
遷移の検出回路によれば、新規なアドレスの遷移に対す
る新規なデータを処理するための回路が可能化される。
その後で、デバイスによる新規なアドレスの処理がなさ
れる。そして、次のアドレス遷移の検出がなされるまで
は直流電力の消費を節減するために、アドレス遷移変移
を処理するための回路が、アドレス遷移の検出および電
力節減回路によって不可能にされる。
けるアドレス変移の検出を用いる方法および装置。アド
レス・バス上でのアドレスの遷移を検出する。アドレス
遷移の検出回路によれば、新規なアドレスの遷移に対す
る新規なデータを処理するための回路が可能化される。
その後で、デバイスによる新規なアドレスの処理がなさ
れる。そして、次のアドレス遷移の検出がなされるまで
は直流電力の消費を節減するために、アドレス遷移変移
を処理するための回路が、アドレス遷移の検出および電
力節減回路によって不可能にされる。
Description
【０００１】
【産業上の利用分野】この発明は、コンピュータ・シス
テム・アーキテクチュアおよび集積回路デバイスに関す
るものである。より詳細にいえば、この発明は、コンピ
ュータ・システムにおけるデバイスの電力消費を最小限
にすることに関するものである。
テム・アーキテクチュアおよび集積回路デバイスに関す
るものである。より詳細にいえば、この発明は、コンピ
ュータ・システムにおけるデバイスの電力消費を最小限
にすることに関するものである。
【０００２】
【従来の技術】コンピュータ・システムにおけるデバイ
スは、アドレス・バスを通して送信されるアドレス信
号、および、データ・バスを通して送信されるデータ信
号を用いて通信のために結合されることが多い。アドレ
ス・バスおよびデータ・バスを介する通信のために結合
されたデバイスに典型的に含まれているものは、アドレ
ス・バスを介してアドレスを受信するための回路、その
アドレスに応答する回路、および、データ・バスを介し
てデータを送信するための回路である。
スは、アドレス・バスを通して送信されるアドレス信
号、および、データ・バスを通して送信されるデータ信
号を用いて通信のために結合されることが多い。アドレ
ス・バスおよびデータ・バスを介する通信のために結合
されたデバイスに典型的に含まれているものは、アドレ
ス・バスを介してアドレスを受信するための回路、その
アドレスに応答する回路、および、データ・バスを介し
てデータを送信するための回路である。
【０００３】例えば、典型的なメモリ・デバイスではア
ドレス・バスを介してアドレスを受け入れ、これに次い
で、データを蓄積する内部メモリ・アレイへアクセスす
る。このメモリ・デバイスに典型的に含まれているもの
は、メモリ・アレイをアクセスをするための回路、メモ
リ・アレイの内容をセンスするための回路、および、デ
ータ・バスを介してメモリ・アレイからデータを伝送す
るための回路である。
ドレス・バスを介してアドレスを受け入れ、これに次い
で、データを蓄積する内部メモリ・アレイへアクセスす
る。このメモリ・デバイスに典型的に含まれているもの
は、メモリ・アレイをアクセスをするための回路、メモ
リ・アレイの内容をセンスするための回路、および、デ
ータ・バスを介してメモリ・アレイからデータを伝送す
るための回路である。
【０００４】不都合なことに、アドレス・バスを介して
アドレスを受け入れるための、そのアドレスに応答する
ための、そして、データ・バスを介してデータを伝送す
るためのデバイスの回路は、典型的には、使用されない
ときでも一定の直流電流が流れるものである。例えば典
型的なメモリ・デバイスにおいては、メモリ・アレイを
アクセスするための、そのメモリ・アレイの内容をセン
スするための、そして、データ・バスを介してメモリ・
アレイからデータを伝送するための回路は、アドレス・
バス上のアドレス変移の間に直流電流が流れるものであ
る。その結果としてそのデバイスは過度の直流電流を消
費し、このためにシステムは過度の電力を消費すること
になる。
アドレスを受け入れるための、そのアドレスに応答する
ための、そして、データ・バスを介してデータを伝送す
るためのデバイスの回路は、典型的には、使用されない
ときでも一定の直流電流が流れるものである。例えば典
型的なメモリ・デバイスにおいては、メモリ・アレイを
アクセスするための、そのメモリ・アレイの内容をセン
スするための、そして、データ・バスを介してメモリ・
アレイからデータを伝送するための回路は、アドレス・
バス上のアドレス変移の間に直流電流が流れるものであ
る。その結果としてそのデバイスは過度の直流電流を消
費し、このためにシステムは過度の電力を消費すること
になる。
【０００５】ある種のこれまでのデバイスは、電力の消
費を節減するスタンバイ・モードを有している。このよ
うなデバイスは、ＣＰＵに対して、そのデバイスが必要
とされないときにスタンバイ・モードへの切り替えを要
求する。次いで、デバイスが必要になったときには、Ｃ
ＰＵによってノーマル・モードに戻るように切り替えら
れる。しかしながら、このスタンバイ・モードは、通常
のシステムの操作におけるアクセスの間のデバイスの電
力消費を節減するのには不適当なものである。デバイス
のモードを切り替えるために必要とされるオーバヘッド
は、そのデバイスに対するスループットを著しく減少さ
せるものである。
費を節減するスタンバイ・モードを有している。このよ
うなデバイスは、ＣＰＵに対して、そのデバイスが必要
とされないときにスタンバイ・モードへの切り替えを要
求する。次いで、デバイスが必要になったときには、Ｃ
ＰＵによってノーマル・モードに戻るように切り替えら
れる。しかしながら、このスタンバイ・モードは、通常
のシステムの操作におけるアクセスの間のデバイスの電
力消費を節減するのには不適当なものである。デバイス
のモードを切り替えるために必要とされるオーバヘッド
は、そのデバイスに対するスループットを著しく減少さ
せるものである。
【０００６】
【発明の概要および目的】この発明の一つの目的は、コ
ンピュータ・システムにおけるデバイスの電力消費を節
減することにある。
ンピュータ・システムにおけるデバイスの電力消費を節
減することにある。
【０００７】この発明の別の目的は、コンピュータ・シ
ステムにおいてアドレス・バスに結合されたデバイスの
ノーマル動作の間に、その電力消費を節減することにあ
る。
ステムにおいてアドレス・バスに結合されたデバイスの
ノーマル動作の間に、その電力消費を節減することにあ
る。
【０００８】この発明の別の目的は、アドレス・バスを
介して検出されたアドレスの遷移に従って、ある一つの
デバイス内の回路を選択的に可能化し、また、不可能化
することにある。
介して検出されたアドレスの遷移に従って、ある一つの
デバイス内の回路を選択的に可能化し、また、不可能化
することにある。
【０００９】この発明の別の目的は、アドレス遷移を検
出して、メモリ・アレイのアクセス回路、センス・アン
プ回路および出力バッファ回路を可能化および不可能化
することにより、メモリ・デバイスの電力消費を節減す
ることにある。
出して、メモリ・アレイのアクセス回路、センス・アン
プ回路および出力バッファ回路を可能化および不可能化
することにより、メモリ・デバイスの電力消費を節減す
ることにある。
【００１０】この発明の更に別の目的は、検出されたア
ドレスの遷移に従って不使用の回路を選択的に可能化お
よび不可能化することにより、システムのバッテリ寿命
を増大させることにある。
ドレスの遷移に従って不使用の回路を選択的に可能化お
よび不可能化することにより、システムのバッテリ寿命
を増大させることにある。
【００１１】この発明のこれらの目的および他の目的
は、電力消費を節減するようにアドレス遷移の検出を用
いる方法および装置によって付与されるものである。デ
バイスのアドレス遷移の検出および電力消費の回路は、
アドレス・バスのアドレスの遷移を検出する。アドレス
遷移の検出回路によれば、アドレスの遷移を処理するた
めの回路が可能化される。ある一つのメモリ・デバイス
のアドレス遷移のための新規なデータを処理する所定の
回路を構成するものは、センス・アンプ回路、ドレイン
・バイアス回路およびドレイン・バイアス基準回路であ
る。ある一つのメモリ・デバイスは、アドレスの遷移を
デコードし、メモリ・アレイにおけるメモリ・セルをア
クセスし、センス・アンプ回路によってセンスされた論
理ビットをラッチすることによりアドレスを処理する。
その後で、アドレス遷移の検出および電力消費の回路に
より、新規なアドレスの遷移に対する新規なデータを処
理するための回路が不可能化される。ある一つのメモリ
・デバイスに対して、次のアドレスの遷移が検出される
まで直流の電力消費を節減するように、アドレス遷移の
検出および電力消費の回路により、センス・アンプ回
路、ドレイン・バイアス回路およびドレイン・バイアス
基準回路が不可能化される。
は、電力消費を節減するようにアドレス遷移の検出を用
いる方法および装置によって付与されるものである。デ
バイスのアドレス遷移の検出および電力消費の回路は、
アドレス・バスのアドレスの遷移を検出する。アドレス
遷移の検出回路によれば、アドレスの遷移を処理するた
めの回路が可能化される。ある一つのメモリ・デバイス
のアドレス遷移のための新規なデータを処理する所定の
回路を構成するものは、センス・アンプ回路、ドレイン
・バイアス回路およびドレイン・バイアス基準回路であ
る。ある一つのメモリ・デバイスは、アドレスの遷移を
デコードし、メモリ・アレイにおけるメモリ・セルをア
クセスし、センス・アンプ回路によってセンスされた論
理ビットをラッチすることによりアドレスを処理する。
その後で、アドレス遷移の検出および電力消費の回路に
より、新規なアドレスの遷移に対する新規なデータを処
理するための回路が不可能化される。ある一つのメモリ
・デバイスに対して、次のアドレスの遷移が検出される
まで直流の電力消費を節減するように、アドレス遷移の
検出および電力消費の回路により、センス・アンプ回
路、ドレイン・バイアス回路およびドレイン・バイアス
基準回路が不可能化される。
【００１２】この発明の別の目的、特徴および利点につ
いては、添付の図面および以下の詳細な説明から明かに
されよう。
いては、添付の図面および以下の詳細な説明から明かに
されよう。
【００１３】この発明の説明は添付された図のものを例
としてなされているが、これに限定されるものではな
い。なお、図における参照記号は同一または類似のもの
を指示するものである。
としてなされているが、これに限定されるものではな
い。なお、図における参照記号は同一または類似のもの
を指示するものである。
【００１４】
【実施例】図１は、バス１４を介してメモリ・デバイス
１２との通信のために結合されたＣＰＵ１０を示すブロ
ック図である。バス１４を構成するものは、アドレス・
ライン、データ・ラインおよび制御信号ラインである。
バス１４で表されるものは、コンピュータ・システムの
要素間での通信のために用いられる多様なバスである。
１２との通信のために結合されたＣＰＵ１０を示すブロ
ック図である。バス１４を構成するものは、アドレス・
ライン、データ・ラインおよび制御信号ラインである。
バス１４で表されるものは、コンピュータ・システムの
要素間での通信のために用いられる多様なバスである。
【００１５】メモリ・デバイス１２にはバス１４のアド
レス部分１６が結合されており、これを介してアドレス
を受け入れるようにされている。メモリ・デバイス１２
にはバス１４のデータ部分１８が結合されており、これ
を介してデータを伝送するようにされている。メモリ・
デバイス１２にはバス１４のコントロール部分（図示さ
れない）も結合されており、これを介して制御信号を伝
送するようにされている。一つの実施例に対しては、こ
のメモリ・デバイス１２はフラッシュ・メモリ・デバイ
スにされている。
レス部分１６が結合されており、これを介してアドレス
を受け入れるようにされている。メモリ・デバイス１２
にはバス１４のデータ部分１８が結合されており、これ
を介してデータを伝送するようにされている。メモリ・
デバイス１２にはバス１４のコントロール部分（図示さ
れない）も結合されており、これを介して制御信号を伝
送するようにされている。一つの実施例に対しては、こ
のメモリ・デバイス１２はフラッシュ・メモリ・デバイ
スにされている。
【００１６】図２は、一つの実施例に対するメモリ・デ
バイス１２の回路要素を例示するブロック図である。メ
モリ・アクセス論理回路２２にはバス１４のアドレス部
分１６が結合されており、これを介してアドレスを受け
入れるようにされている。このメモリ・アクセス論理回
路２２によれば、受け入れられたアドレスのデコードが
なされ、アクセス信号バス３０を介してメモリ・アレイ
・アクセス信号が発生される。
バイス１２の回路要素を例示するブロック図である。メ
モリ・アクセス論理回路２２にはバス１４のアドレス部
分１６が結合されており、これを介してアドレスを受け
入れるようにされている。このメモリ・アクセス論理回
路２２によれば、受け入れられたアドレスのデコードが
なされ、アクセス信号バス３０を介してメモリ・アレイ
・アクセス信号が発生される。
【００１７】メモリ・アレイ２０には、フラッシュ・メ
モリ・デバイス１２のためのメモリ・セルが含まれてい
る。メモリ・アレイ２０にはアクセス信号バス３０が結
合されており、これを介してメモリ・アレイ・アクセス
信号を受け入れるようにされている。そのメモリ・アレ
イ・アクセス信号によてメモリ・アレイ２０で選択され
たメモリ・セルがビット・ラインのセットに結合するよ
うにされる。一つの実施例では、メモリ・アレイ２０に
は４メガバイトのデータが保持されている。
モリ・デバイス１２のためのメモリ・セルが含まれてい
る。メモリ・アレイ２０にはアクセス信号バス３０が結
合されており、これを介してメモリ・アレイ・アクセス
信号を受け入れるようにされている。そのメモリ・アレ
イ・アクセス信号によてメモリ・アレイ２０で選択され
たメモリ・セルがビット・ラインのセットに結合するよ
うにされる。一つの実施例では、メモリ・アレイ２０に
は４メガバイトのデータが保持されている。
【００１８】メモリ・アレイ２０のそれぞれのビット・
ラインの出力は、ドレイン・バイアス回路（ＤＢ）、セ
ンス・アンプ回路（ＳＡ）、センス・アンプ・ラッチ回
路（ＳＡＬ）、および、出力バッファ回路（ＯＢ）を介
する伝送のために結合されている。
ラインの出力は、ドレイン・バイアス回路（ＤＢ）、セ
ンス・アンプ回路（ＳＡ）、センス・アンプ・ラッチ回
路（ＳＡＬ）、および、出力バッファ回路（ＯＢ）を介
する伝送のために結合されている。
【００１９】例えば、メモリ・アレイ２０のビット・ラ
インの出力４０は、ＤＢ0 ５０、ＳＡ0 ５１、ＳＡＬ0
５２、および ＯＢ0 ５４ を介する伝送のために結合さ
れている。同様にして、メモリ・アレイ２０のビット・
ラインの出力４１は、ＤＢ1、ＳＡ1 、ＳＡＬ1 、およ
び ＯＢ1 を介する伝送のために結合されており、ま
た、メモリ・アレイ２０のビット・ラインの出力４２
は、ＤＢn 、ＳＡn 、ＳＡＬn 、および ＯＢn を介す
る伝送のために結合されている。一つの実施例では、メ
モリ・アレイ２０のビット・ラインの出力は１６個の出
力から構成されている。
インの出力４０は、ＤＢ0 ５０、ＳＡ0 ５１、ＳＡＬ0
５２、および ＯＢ0 ５４ を介する伝送のために結合さ
れている。同様にして、メモリ・アレイ２０のビット・
ラインの出力４１は、ＤＢ1、ＳＡ1 、ＳＡＬ1 、およ
び ＯＢ1 を介する伝送のために結合されており、ま
た、メモリ・アレイ２０のビット・ラインの出力４２
は、ＤＢn 、ＳＡn 、ＳＡＬn 、および ＯＢn を介す
る伝送のために結合されている。一つの実施例では、メ
モリ・アレイ２０のビット・ラインの出力は１６個の出
力から構成されている。
【００２０】複数の ＤＢ、複数の ＳＡ、複数の ＳＡ
Ｌ、および複数の ＯＢ の機能は実質的に同様なもので
あり、以下の説明は ＤＢ0 ５０、ＳＡ0 ５１、ＳＡＬ0
５２、および ＯＢ0 ５４ を例としてなされる。
Ｌ、および複数の ＯＢ の機能は実質的に同様なもので
あり、以下の説明は ＤＢ0 ５０、ＳＡ0 ５１、ＳＡＬ0
５２、および ＯＢ0 ５４ を例としてなされる。
【００２１】ＤＢ0 ５０はビット・ライン出力４０に接
続されたメモリ・アレイ２０のメモリ・セルのドレイン
・バイアス電圧レベルを制御する。このＤＢ0 ５０はメ
モリ・セルに対するドレイン・バイアス電圧レベルが高
いレベルに達することがなく、また、該メモリ・セルの
論理状態が反転するのを確実にすることである。ＤＢ0
５０ はＤＢ0 ５０ が可能化されたときに直流電流が流
れるトランジスタ・バイアス回路を含んでいる。この
ＤＢ0 ５０ は、信号ライン３３を介してドレイン・バ
イアス基準信号を受信する。
続されたメモリ・アレイ２０のメモリ・セルのドレイン
・バイアス電圧レベルを制御する。このＤＢ0 ５０はメ
モリ・セルに対するドレイン・バイアス電圧レベルが高
いレベルに達することがなく、また、該メモリ・セルの
論理状態が反転するのを確実にすることである。ＤＢ0
５０ はＤＢ0 ５０ が可能化されたときに直流電流が流
れるトランジスタ・バイアス回路を含んでいる。この
ＤＢ0 ５０ は、信号ライン３３を介してドレイン・バ
イアス基準信号を受信する。
【００２２】ドレイン・バイアス基準信号３３は、ドレ
イン・バイアス基準回路（ＤＢＲ）２６によって発生さ
れる。このドレイン・バイアス基準信号３３はＤＢ0 ５
０により使用されて、メモリ・アレイ２０をアクセスす
るために、ビット・ライン４０に結合されたメモリ・セ
ルのドレイン・バイアス電圧レベルをセットする。ＤＢ
Ｒ ２６はＤＢＲ ２６ が可能化されたときに直流電流
が流れるトランジスタ・バイアス回路を備えている。
イン・バイアス基準回路（ＤＢＲ）２６によって発生さ
れる。このドレイン・バイアス基準信号３３はＤＢ0 ５
０により使用されて、メモリ・アレイ２０をアクセスす
るために、ビット・ライン４０に結合されたメモリ・セ
ルのドレイン・バイアス電圧レベルをセットする。ＤＢ
Ｒ ２６はＤＢＲ ２６ が可能化されたときに直流電流
が流れるトランジスタ・バイアス回路を備えている。
【００２３】ＤＢ0 ５０は、ビット・ラインの出力４０
に結合されているメモリ・セルによって流される電流を
ＳＡ0 へ流す。このＳＡ0 ５１は、ビット・ライン４０
の電圧を基準電圧と比較して、ビット・ライン４０に結
合されているメモリ・セルの論理状態を決定する。ＳＡ
0 ５１はＳＡ0 ５１が可能化されたときに直流電流を流
すトランジスタ・バイアス回路を備えている。
に結合されているメモリ・セルによって流される電流を
ＳＡ0 へ流す。このＳＡ0 ５１は、ビット・ライン４０
の電圧を基準電圧と比較して、ビット・ライン４０に結
合されているメモリ・セルの論理状態を決定する。ＳＡ
0 ５１はＳＡ0 ５１が可能化されたときに直流電流を流
すトランジスタ・バイアス回路を備えている。
【００２４】ＳＡＬ0 ５２は、ＳＡ0 ５１からのデータ
をラッチする。ＯＢ0 ５４はバス１４のデータ部分１８
を介する伝送のために、ビット・ラインの出力４０上の
データ・ビットをバッファする。
をラッチする。ＯＢ0 ５４はバス１４のデータ部分１８
を介する伝送のために、ビット・ラインの出力４０上の
データ・ビットをバッファする。
【００２５】アドレス遷移の検出および電力節減回路
（ＡＴＤ ＆ ＰＯＷＥＲ）２４は、バス１４のアドレス
部分１６を介してアドレスを受け入れるように結合され
ている。ＡＴＤ ＆ ＰＯＷＥＲ２４は、バス１４のアド
レス部分１６を介してアドレスの遷移を検出し、また、
メモリ・デバイス１２による電力消費を節減する回路を
可能化し、不可能化する制御信号を発生する。
（ＡＴＤ ＆ ＰＯＷＥＲ）２４は、バス１４のアドレス
部分１６を介してアドレスを受け入れるように結合され
ている。ＡＴＤ ＆ ＰＯＷＥＲ２４は、バス１４のアド
レス部分１６を介してアドレスの遷移を検出し、また、
メモリ・デバイス１２による電力消費を節減する回路を
可能化し、不可能化する制御信号を発生する。
【００２６】ＡＴＤ ＆ ＰＯＷＥＲ２４は信号ライン３
１へドレイン・バイアス可能化（ＤＢＥＮ）信号を発生
する。この信号ライン３１は、ＤＢＲ２６およびドレイ
ン・バイアス回路（ＤＢ0−ＤＢn）にその信号を伝送す
るために結合されている。ＤＢＥＮ信号３１の高い論理
状態により、ＤＢＲ２６および ＤＢ0−ＤＢn 内のトラ
ンジスタ・バイアス回路がオンにスイッチされる。ＤＢ
ＥＮ信号３１の低い論理状態によって、ＤＢＲ２６およ
び ＤＢ0−ＤＢn 内のトランジスタ・バイアス回路がオ
フにスイッチされる。
１へドレイン・バイアス可能化（ＤＢＥＮ）信号を発生
する。この信号ライン３１は、ＤＢＲ２６およびドレイ
ン・バイアス回路（ＤＢ0−ＤＢn）にその信号を伝送す
るために結合されている。ＤＢＥＮ信号３１の高い論理
状態により、ＤＢＲ２６および ＤＢ0−ＤＢn 内のトラ
ンジスタ・バイアス回路がオンにスイッチされる。ＤＢ
ＥＮ信号３１の低い論理状態によって、ＤＢＲ２６およ
び ＤＢ0−ＤＢn 内のトランジスタ・バイアス回路がオ
フにスイッチされる。
【００２７】ＡＴＤ ＆ ＰＯＷＥＲ２４は信号ライン３
４へセンス・アンプ可能化（ＳＡＥＮ）信号を発生す
る。この信号ライン３４はセンス・アンプ回路ＳＡ0−
ＳＡnに対する伝送のために結合されている。ＳＡＥＮ
信号３４の高い論理状態により、センス・アンプ回路
ＳＡ0−ＳＡn 内のトランジスタ回路がオンにスイッチ
される。そして、ＳＡＥＮ 信号３４の高い論理状態に
よって、センス・アンプ回路ＳＡ0−ＳＡn 内のトラン
ジスタ回路をオフに切り替える。
４へセンス・アンプ可能化（ＳＡＥＮ）信号を発生す
る。この信号ライン３４はセンス・アンプ回路ＳＡ0−
ＳＡnに対する伝送のために結合されている。ＳＡＥＮ
信号３４の高い論理状態により、センス・アンプ回路
ＳＡ0−ＳＡn 内のトランジスタ回路がオンにスイッチ
される。そして、ＳＡＥＮ 信号３４の高い論理状態に
よって、センス・アンプ回路ＳＡ0−ＳＡn 内のトラン
ジスタ回路をオフに切り替える。
【００２８】ＡＴＤ ＆ ＰＯＷＥＲ２４は、信号ライン
３５へセンス・アンプ・ラッチ可能化（ＳＡＬＥＮ）信
号を発生する。この信号ライン３５は、センス・アンプ
・ラッチ回路 ＳＡＬ0−ＳＡＬnに対する伝送のために
結合されている。この ＳＡＬＥＮ信号３５は、センス
・アンプ・ラッチ回路ＳＡＬ0−ＳＡＬnにセンス・アン
プ回路ＳＡ0−ＳＡnの出力をラッチさせる。
３５へセンス・アンプ・ラッチ可能化（ＳＡＬＥＮ）信
号を発生する。この信号ライン３５は、センス・アンプ
・ラッチ回路 ＳＡＬ0−ＳＡＬnに対する伝送のために
結合されている。この ＳＡＬＥＮ信号３５は、センス
・アンプ・ラッチ回路ＳＡＬ0−ＳＡＬnにセンス・アン
プ回路ＳＡ0−ＳＡnの出力をラッチさせる。
【００２９】図３には、ＡＴＤ ＆ ＰＯＷＥＲ２４の一
つの実施例が示されている。このＡＴＤ ＆ ＰＯＷＥＲ
２４は、アドレス遷移の検出回路（ＡＴＤ）６４および
論理ゲート７０−７３によって構成されている。このＡ
ＴＤ６４は、ＳＡＬＥＮ信号３５、ＡＴＤ＿ＭＰ信号６
１およびＡＴＤ＿ＰＷＲ信号６０を発生する。
つの実施例が示されている。このＡＴＤ ＆ ＰＯＷＥＲ
２４は、アドレス遷移の検出回路（ＡＴＤ）６４および
論理ゲート７０−７３によって構成されている。このＡ
ＴＤ６４は、ＳＡＬＥＮ信号３５、ＡＴＤ＿ＭＰ信号６
１およびＡＴＤ＿ＰＷＲ信号６０を発生する。
【００３０】ＡＴＤ６４は、バス１４のアドレス部分１
６の各アドレス信号に対するアドレスの遷移を検出し、
遷移を検出したときはいつでも一つのパルスを発生す
る。ＡＴＤ＿ＭＰ信号６１は、アドレス信号に対して発
生されたＡＴＤパルスの加算である。ＡＴＤ＿ＰＷＲ信
号６０は、センス・アンプの電力節減のために用いられ
る。
６の各アドレス信号に対するアドレスの遷移を検出し、
遷移を検出したときはいつでも一つのパルスを発生す
る。ＡＴＤ＿ＭＰ信号６１は、アドレス信号に対して発
生されたＡＴＤパルスの加算である。ＡＴＤ＿ＰＷＲ信
号６０は、センス・アンプの電力節減のために用いられ
る。
【００３１】ＳＡＥＮ信号３４はＮＯＲゲート７０によ
って発生される。このＮＯＲゲート７０に対する入力
は、インバータ７１を通して反転されたＳＡＬＥＮ信号
３５およびＡＴＤ＿ＰＷＲ信号６０である。ＳＡＬＥＮ
信号３５およびＡＴＤ＿ＭＰ信号６１は、ＮＯＲゲート
７２に対する入力である。ＮＯＲゲート７２の出力は、
インバータ７３により反転されて、ＤＢＥＮ信号３１を
発生する。
って発生される。このＮＯＲゲート７０に対する入力
は、インバータ７１を通して反転されたＳＡＬＥＮ信号
３５およびＡＴＤ＿ＰＷＲ信号６０である。ＳＡＬＥＮ
信号３５およびＡＴＤ＿ＭＰ信号６１は、ＮＯＲゲート
７２に対する入力である。ＮＯＲゲート７２の出力は、
インバータ７３により反転されて、ＤＢＥＮ信号３１を
発生する。
【００３２】図４に例示されているタイミング図は、デ
バイス１２の回路要素の電力節減のためのものである。
ＡＴＤ ＆ ＰＯＷＥＲ２４は、バス１４のアドレス部分
１６のアドレス遷移を検出して、回路要素を選択的に可
能化し、不可能化する信号を発生し、メモリ・アレイ２
０からのデータをラッチする。受信されたアドレス信号
（ＡＤＤＲ）および伝送されたデータ（ＤＡＴＡ）が、
ＡＴＤ＿ＭＰ信号６１、ＳＡＬＥＮ信号３５、ＡＴＤ＿
ＰＷＲ信号６０、ＤＢＥＮ信号３１およびＳＡＥＮ信号
３４とともに示されている。
バイス１２の回路要素の電力節減のためのものである。
ＡＴＤ ＆ ＰＯＷＥＲ２４は、バス１４のアドレス部分
１６のアドレス遷移を検出して、回路要素を選択的に可
能化し、不可能化する信号を発生し、メモリ・アレイ２
０からのデータをラッチする。受信されたアドレス信号
（ＡＤＤＲ）および伝送されたデータ（ＤＡＴＡ）が、
ＡＴＤ＿ＭＰ信号６１、ＳＡＬＥＮ信号３５、ＡＴＤ＿
ＰＷＲ信号６０、ＤＢＥＮ信号３１およびＳＡＥＮ信号
３４とともに示されている。
【００３３】時点１においては、バス１４のアドレス部
分１６を介して受け入れられたＡＤＤＲ信号のアドレス
の遷移が、ＡＴＤ６４によって検出される。これに応じ
て、時点２においては、ＡＴＤ６４がＡＴＤ＿ＭＰ信号
６１の低から高への遷移を発生する。このＡＴＤ＿ＭＰ
信号６１の低から高への遷移のために、時点３において
は、ＳＡＬＥＮ信号３５、ＡＴＤ＿ＰＷＲ信号６０およ
びＤＢＥＮ信号３１の低から高への遷移がなされる。
分１６を介して受け入れられたＡＤＤＲ信号のアドレス
の遷移が、ＡＴＤ６４によって検出される。これに応じ
て、時点２においては、ＡＴＤ６４がＡＴＤ＿ＭＰ信号
６１の低から高への遷移を発生する。このＡＴＤ＿ＭＰ
信号６１の低から高への遷移のために、時点３において
は、ＳＡＬＥＮ信号３５、ＡＴＤ＿ＰＷＲ信号６０およ
びＤＢＥＮ信号３１の低から高への遷移がなされる。
【００３４】ＤＢＥＮ信号３１の高い論理状態により、
ＤＢＲ２６およびドレイン・バイアス回路ＤＢ0−ＤＢn
が可能化する。このＤＢＥＮ信号３１の高い論理状態に
より、ドレイン・バイアス基準信号３３を発生するＤＢ
Ｒ２６内のトランジスタ・バイアス回路をオンにスイッ
チする。また、ＤＢＥＮ信号３１の高い論理状態によ
り、ドレイン・バイアス回路ＤＢ0−ＤＢn内のトランジ
スタ・バイアス回路もオンにスイッチされて、アクセス
されているメモリ・アレイ２０のメモリ・セルに対する
ドレイン・バイアス電圧レベルがセットされる。
ＤＢＲ２６およびドレイン・バイアス回路ＤＢ0−ＤＢn
が可能化する。このＤＢＥＮ信号３１の高い論理状態に
より、ドレイン・バイアス基準信号３３を発生するＤＢ
Ｒ２６内のトランジスタ・バイアス回路をオンにスイッ
チする。また、ＤＢＥＮ信号３１の高い論理状態によ
り、ドレイン・バイアス回路ＤＢ0−ＤＢn内のトランジ
スタ・バイアス回路もオンにスイッチされて、アクセス
されているメモリ・アレイ２０のメモリ・セルに対する
ドレイン・バイアス電圧レベルがセットされる。
【００３５】時点４においては、ＡＴＤ＿ＰＷＲ信号６
０の高から低への遷移がＡＴＤ６４によって発生され
て、センス・アンプ回路ＳＡ0−ＳＡnが可能化する。こ
のＡＴＤ＿ＰＷＲ信号６０の高から低への遷移のため
に、時点５において、ＳＡＥＮ信号３４が低から高に遷
移する。このＳＡＥＮ信号３４の高い論理状態のため
に、センス・アンプ回路ＳＡ0−ＳＡn が可能化する。
０の高から低への遷移がＡＴＤ６４によって発生され
て、センス・アンプ回路ＳＡ0−ＳＡnが可能化する。こ
のＡＴＤ＿ＰＷＲ信号６０の高から低への遷移のため
に、時点５において、ＳＡＥＮ信号３４が低から高に遷
移する。このＳＡＥＮ信号３４の高い論理状態のため
に、センス・アンプ回路ＳＡ0−ＳＡn が可能化する。
【００３６】その後の時点６においては、出力バッファ
回路ＯＢ0−ＯＢnがバス１４のデータ部分１８を介して
アクセスされたメモリ・セルからのデータ（ＤＡＴＡ）
を伝送する。時点７においては、ＡＴＤ ＆ ＰＯＷＥＲ
２４がＳＡＬＥＮ信号３５の高から低への遷移を発生さ
せ、センス・アンプ・ラッチ回路ＳＡＬ0−ＳＡＬnにセ
ンス・アンプ回路ＳＡ0−ＳＡnの出力をラッチさせる。
回路ＯＢ0−ＯＢnがバス１４のデータ部分１８を介して
アクセスされたメモリ・セルからのデータ（ＤＡＴＡ）
を伝送する。時点７においては、ＡＴＤ ＆ ＰＯＷＥＲ
２４がＳＡＬＥＮ信号３５の高から低への遷移を発生さ
せ、センス・アンプ・ラッチ回路ＳＡＬ0−ＳＡＬnにセ
ンス・アンプ回路ＳＡ0−ＳＡnの出力をラッチさせる。
【００３７】時点８においては、ドレイン・バイアス回
路が、ＡＴＤ ＆ ＰＯＷＥＲ２４によって不可能化され
る。さらにＤＢＲ２６およびドレイン・バイアス回路Ｄ
Ｂ0−ＤＢn を不可能化するＤＢＥＮ信号３１の高から
低への遷移が、ＡＴＤ ＆ ＰＯＷＥＲ２４によって発生
される。ＤＢＥＮ信号３１の低い論理状態により、ＤＢ
Ｒ２６内のトランジスタ・バイアス回路およびドレイン
・バイアス回路ＤＢ0−ＤＢnがオフにスイッチされて直
流電流の流れを減少し、これによって電力の消費を節減
する。
路が、ＡＴＤ ＆ ＰＯＷＥＲ２４によって不可能化され
る。さらにＤＢＲ２６およびドレイン・バイアス回路Ｄ
Ｂ0−ＤＢn を不可能化するＤＢＥＮ信号３１の高から
低への遷移が、ＡＴＤ ＆ ＰＯＷＥＲ２４によって発生
される。ＤＢＥＮ信号３１の低い論理状態により、ＤＢ
Ｒ２６内のトランジスタ・バイアス回路およびドレイン
・バイアス回路ＤＢ0−ＤＢnがオフにスイッチされて直
流電流の流れを減少し、これによって電力の消費を節減
する。
【００３８】また、この時点８においては、センス・ア
ンプ回路もＡＴＤ ＆ ＰＯＷＥＲ２４によって不可能化
される。ＡＴＤ ＆ ＰＯＷＥＲ２４はセンス・アンプ回
路ＳＡ0−ＳＡnを不可能にするＳＡＥＮ信号３４の高か
ら低への遷移を発生する。ＳＡＥＮ信号３４の低い論理
状態は、センス・アンプ回路ＳＡ0−ＳＡn内のトランジ
スタ・バイアス回路をオフに切り替えて直流電流の流れ
を減少し、これによって電力の消費を節減する。
ンプ回路もＡＴＤ ＆ ＰＯＷＥＲ２４によって不可能化
される。ＡＴＤ ＆ ＰＯＷＥＲ２４はセンス・アンプ回
路ＳＡ0−ＳＡnを不可能にするＳＡＥＮ信号３４の高か
ら低への遷移を発生する。ＳＡＥＮ信号３４の低い論理
状態は、センス・アンプ回路ＳＡ0−ＳＡn内のトランジ
スタ・バイアス回路をオフに切り替えて直流電流の流れ
を減少し、これによって電力の消費を節減する。
【００３９】その後で、センス・アンプ・ラッチ回路Ｓ
ＡＬ0−ＳＡＬnは、出力バッファ回路ＯＢ0−ＯＢnによ
る出力に対するデータの保持する。ドレイン・バイアス
回路ＤＢＲ２６とＤＢ0−ＤＢn、および、センス・アン
プ回路ＳＡ0−ＳＡnは不可能化の状態に留まり、ＡＴＤ
＆ ＰＯＷＥＲ２４によって次のアドレスの遷移が検出
されるまで、電力の消費を節減する。
ＡＬ0−ＳＡＬnは、出力バッファ回路ＯＢ0−ＯＢnによ
る出力に対するデータの保持する。ドレイン・バイアス
回路ＤＢＲ２６とＤＢ0−ＤＢn、および、センス・アン
プ回路ＳＡ0−ＳＡnは不可能化の状態に留まり、ＡＴＤ
＆ ＰＯＷＥＲ２４によって次のアドレスの遷移が検出
されるまで、電力の消費を節減する。
【００４０】これまでの詳細な説明においては、この発
明はその特定の例解的な実施例に関して説明された。し
かしながら、ここで明かであろうことは、添記された特
許請求の範囲において開示されているように、この発明
のより広範な精神および範囲から逸脱することなく、種
々の修正および変更を施すことは可能である。従って、
この発明に関する明細書の記載および添付図面の記載
は、限定的な意味ではなく、例示的なものとして考慮さ
れるべきである。
明はその特定の例解的な実施例に関して説明された。し
かしながら、ここで明かであろうことは、添記された特
許請求の範囲において開示されているように、この発明
のより広範な精神および範囲から逸脱することなく、種
々の修正および変更を施すことは可能である。従って、
この発明に関する明細書の記載および添付図面の記載
は、限定的な意味ではなく、例示的なものとして考慮さ
れるべきである。
【図１】バスを介してメモリ・デバイスとの通信のため
に結合されたＣＰＵを示すブロック図である。
に結合されたＣＰＵを示すブロック図である。
【図２】メモリ・デバイスの回路要素を例示するブロッ
ク図であって、メモリ・アレイ、ドレイン・バイアス回
路およびドレイン・バイアス基準回路、センス・アンプ
回路、出力バッファ回路、アドレス・デコード回路、お
よび、アドレス遷移の検出および電力節減回路、を含む
ようにされている。
ク図であって、メモリ・アレイ、ドレイン・バイアス回
路およびドレイン・バイアス基準回路、センス・アンプ
回路、出力バッファ回路、アドレス・デコード回路、お
よび、アドレス遷移の検出および電力節減回路、を含む
ようにされている。
【図３】ある一つの実施例のためのアドレス遷移の検出
および電力節減回路を例示するものであり、アドレス遷
移の検出回路および論理ゲートから構成されている。
および電力節減回路を例示するものであり、アドレス遷
移の検出回路および論理ゲートから構成されている。
【図４】メモリ・デバイスによる電力節減のための、あ
る一つの実施例に対するアドレス遷移の検出および電力
節減回路によって発生される信号のためのタイミング例
示図である。
る一つの実施例に対するアドレス遷移の検出および電力
節減回路によって発生される信号のためのタイミング例
示図である。
１０−−ＣＰＵ、１２−−メモリ・デバイス、１４−−
バス、１６−−アドレス部分、１８−−データ部分。
バス、１６−−アドレス部分、１８−−データ部分。
Claims (2)
- 【請求項１】 コンピュータ・システムにおけるデバイ
スの電力消費を節減するための方法であって、 アドレス・バスのアドレスの遷移を検出し、 そのアドレス遷移に対応するアドレスおよびデータの処
理をする回路を可能化し、 そのアドレス遷移に対応するアドレスおよびデータを処
理し、 そのアドレス遷移に対応するアドレスおよびデータの処
理をする回路を不可能化すること、 を備えている電力消費を節減する方法。 - 【請求項２】 コンピュータ・システムにおけるデバイ
スの電力消費を節減する装置において、 アドレス・バスのアドレスの遷移を検出するための手
段、 そのアドレス遷移に対応するアドレスおよびデータの処
理をする回路を可能化する手段、 そのアドレス遷移に対応するアドレスおよびデータの処
理をする手段、 そのアドレス遷移に対応するアドレスおよびデータの処
理をする回路を不可能化する手段、 を備えた電力消費を節減する装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90156592A | 1992-06-19 | 1992-06-19 | |
| US901565 | 1992-06-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187074A true JPH06187074A (ja) | 1994-07-08 |
| JP3587542B2 JP3587542B2 (ja) | 2004-11-10 |
Family
ID=25414432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17213093A Expired - Lifetime JP3587542B2 (ja) | 1992-06-19 | 1993-06-21 | 電力消費を節減する方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5423047A (ja) |
| JP (1) | JP3587542B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4916685A (en) * | 1987-09-04 | 1990-04-10 | Matsushita Electric Industrial Co., Ltd. | Determination of the total time required for reproducing a desired range of signals recorded on a recording disk in a signal recording and reproduction system |
| US6477086B2 (en) | 2000-12-29 | 2002-11-05 | Intel Corporation | Local sensing of non-volatile memory |
| US6570789B2 (en) | 2000-12-29 | 2003-05-27 | Intel Corporation | Load for non-volatile memory drain bias |
| US6744671B2 (en) | 2000-12-29 | 2004-06-01 | Intel Corporation | Kicker for non-volatile memory drain bias |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3617105B2 (ja) * | 1995-02-16 | 2005-02-02 | ソニー株式会社 | 電子機器及びその動作モード制御方法 |
| US5666497A (en) * | 1995-03-08 | 1997-09-09 | Texas Instruments Incorporated | Bus quieting circuits, systems and methods |
| EP0798725A3 (en) * | 1996-03-29 | 1999-09-22 | International Business Machines Corporation | Method and appartus for limiting voltage drop in computer systems |
| US5923273A (en) * | 1996-11-18 | 1999-07-13 | Crystal Semiconductor Corporation | Reduced power FIR filter |
| US6115290A (en) * | 1998-04-29 | 2000-09-05 | Intel Corporation | Mechanism for resetting sense circuitry to a known state in a nonvolatile memory device |
| US6535423B2 (en) | 2000-12-29 | 2003-03-18 | Intel Corporation | Drain bias for non-volatile memory |
| CN100397529C (zh) * | 2003-05-14 | 2008-06-25 | 凌阳科技股份有限公司 | 省电的静态存储器控制电路 |
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| JPH03248397A (ja) * | 1990-02-23 | 1991-11-06 | Nec Ic Microcomput Syst Ltd | センスアンプ回路 |
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| JPH07176698A (ja) * | 1993-12-17 | 1995-07-14 | Hitachi Ltd | 半導体集積回路装置 |
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| US4918658A (en) * | 1983-08-31 | 1990-04-17 | Texas Instruments Incorporated | Static random access memory with asynchronous power-down |
| DE3586736T2 (de) * | 1984-10-11 | 1993-02-18 | Hitachi Ltd | Halbleiterspeicher. |
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
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| US5355343A (en) * | 1992-09-23 | 1994-10-11 | Shu Lee Lean | Static random access memory with self timed bit line equalization |
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-
1993
- 1993-06-21 JP JP17213093A patent/JP3587542B2/ja not_active Expired - Lifetime
- 1993-06-22 US US08/080,694 patent/US5423047A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3587542B2 (ja) | 2004-11-10 |
| US5423047A (en) | 1995-06-06 |
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