JPH02310894A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビット線に電流変化を生じさせてメモリセル
データを読み出す形式の半導体記憶装置さらにはそのよ
うな電流変化に基づくメモリセルデータ判定のための技
術に関し、例えば大記憶容量のＥＰＲＯＭ　（エレクト
リカリ・プログラマブル・リード・オンリ・メモリ）や
マスクＲＯＭに適用して有効な技術に関する。

〔従来技術〕

ＲＯＭのような半導体記憶装置は、選択されたメモリ素
子の状態に応じてビット線を経由する電流引き抜き経路
を形成したり形成しなかったりすることにより、メモリ
セルの状態に応じた電流もしくは電圧変化をコモンデー
タ線に与え、これをセンスアンプが検出して、メモリセ
ルデータの論理「１」或いは論理「０」を判定する。と
ころで、高集積化に伴って増大するビット線やコモンデ
ータ線の浮遊容量はそれらビット線やコモンデータ線に
対するディスチャージ速度の低下をもたらす。

斯るディスチャージ速度の低下が、センスアンプによる
メモリセルデータの判定速度に影響を与えないようにす
るためには、電流検出型センスアンプを採用することが
できる。このセンスアンプは。

活性状態に応じてコモンデータ線をチャージアップする
チャージアップ素子と、このチャージアップ素子のコン
ダクタンスをコモンデータ線のチャージアップレベルに
対して負帰還制御するためのインバータとを含んで構成
することができる。このセンスアンプが活性状態にされ
ると、上記インバータは、コモンデータ線のレベルを一
定の電圧即ち定常バイアス状態に保つようにチャージア
ップ素子のコンダクタンスを負帰還制御する。したがっ
て、定常バイアス状態のコモンデータ線に僅かな電流変
化があると、センスアンプは、その電流変化をインバー
タの出力電圧の変化として取り出すことができる。

尚、電流変化検出型センスアンプについて記載されたも
のの例としては特願昭６１−２２５９９６号がある。

〔発明が解決しようとする課題〕

ところで、斯る。コモンデータ線の定常バイアス状態は
上記チャージアップ素子の作用によって得られるもので
あり、スタンバイ状態からのデータ読み出し、或いは未
だデータ読み出しに供されていないビット線にコモンデ
ータ線が切り換え接続されたときには、チャージアップ
素子は、コモンデータ線を接地レベルのような低いレベ
ルから定常バイアス状態まで充電しなければならない。

しかしながらセンスアンプにとってこの状態は、大電流
がコモンデータ線に流れた状態と等価であるため、チャ
ージアップ素子のゲート電圧即ちセンスアンプの出力電
圧は不所望に上昇する。しかも、電流変化検出型センス
アンプの性質上、検出感度を良好にするには、上記チャ
ージアップ素子に流れる電流変化量に対してそのゲート
電圧の変化量を大きくしなければならないため、チャー
ジアップ素子の充電能力もしくはそのサイズをあまり大
きくすることができない。これにより、センスアンプの
出力レベルが一旦不所望に上昇すると、この状態は比較
的長く続いて容易にディスチャージされ難く、その期間
だけ正規の検出動作の確定が遅延し、データを高速に読
み出すことができなくなる。

また、上記電流変化検出型センスアンプによるチャージ
アップ能力を補うために、そのセンスアンプにおける定
常バイアスレベルよりもレベルの低い定常バイアスレベ
ルを持つようにされた別のセンスアンプをプリチャージ
専用に追加することができるが、この場合であっても、
やはり正規のセンスアンプはプリチャージ専用に追加さ
れた回路と並列的にコモンデータ線をチャージアップす
るから、センスアンプの出力レベルが不所望に上昇して
しまうことは免れない。

本発明の目的は、電流変化検呂型センスアンプの出力レ
ベルが不所望に上昇してしまうことを防止することがで
き、ひいてはデータの読み出し動作を高速化することが
できる半導体記憶装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、複数本のビット線を夫々選択スイリチを介し
て共通接続したコモンデー線に、その電流変化を検出す
るセンスアンプが設けられ、このセンスアンプは回路動
作上電流変化を検出するための最適な定常バイアス状態
が規定され、このセンスアンプによる電流変化検出タイ
ミング以前にコモンデータ線をそのセンスアンプの定常
バイアス状態近傍までプリチャージ可能なプリチャージ
回路と、プリチャージ回路を動作制御すると共に。

該プリチャージ回路を非活性化した後に上記センスアン
プを活性化する制御回路とを含めて半導体記憶装置を構
成するものである。

上記センスアンプとしては、活性状態に応じてコモンデ
ータ線をチャージアップするチャージアップ素子と、こ
のチャージアップ素子のコンダクタンスをコモンデータ
線のチャージアップレベルに対して負帰還制御するため
のインバータとを含み、コモンデータ線の電流変化に応
じた信号を上記インバータの出力から得るように構成す
ることができる。

また、上記プリチャージ回路としては、活性状態に応じ
てコモンデータ線をチャージアップするチャージアップ
素子と、このチャージアップ素子のコンダクタンスをコ
モンデータ線のチャージアップレベルに対して負帰還制
御するためのインバータとを含み、上記センスアンプの
定常バイアス状態近傍のレベルまでコモンデータ線をチ
ャージアップ可能に構成することができる。

〔作　用〕

上記した手段によれば、スタンバイ状態からのデータ読
み出し、或いはコモンデータ線が未だデータ読み出しに
供されていないビット線に切り換えられたとき、プリチ
ャージ回路がコモンデータ線を予め定常バイアス状態近
傍までチャージアップするから、センスアンプは過大な
電流変化とみなされるようなコモンデータ線の状態を検
出しなくても済むようになり、これにより、センスアン
プの出力レベルは不所望に上昇されず、もって。

データ読み出し動作の高速化を達成するものである。

〔実施例〕

第１図には本発明の一実施例である縦型ＲＯＭが示され
る。同図に示される縦型ＲＯＭは、特に制限されないが
、マスクＲＯＭであって、公知のＭＯ８集積回路製造技
術によってシリコンのような１個の半導体基板に形成さ
れている。

本実施例の縦型ＲＯＭは、特に制限されないが。

所謂イオン注入コードマスク方式により、所要のメモリ
セルトランジスタをデプレション型とし。

そのしきい値を低くして常時オン状態とすることにより
、必要なデータを固定的に保有する構造を持つ。縦型Ｒ
ＯＭに含まれるメモリセルトランジスタとしてのｎチャ
ンネル型メモリセル用ＭＯＳＦＥＴＱＩは、ビット線Ｂ
Ｌ□〜ＢＬｎと１対１対応で１個づづ接地端子Ｖｓｓと
の間に行方向に向けて直列接続され、個々のメモリセル
用ＭＯ３ＦＥＴＱＩのゲート電極は列単位でワード線Ｗ
Ｌ、〜ＷＬｊに共通接続されている。ワード線ＷＬ１〜
ＷＬｊは、ローアドレスデコーダ及びワードドライバｌ
によるローアドレス信号Ａｒのデコード結果に従って、
当該ローアドレス信号Ａｒにて指定される所定の１本が
ローレベルのような非選択レベルに、その他のものがハ
イレベルのような選択レベルに駆動される。したがって
、ローアドレス信号Ａｒに応じてワード線ＷＬｉ〜ＷＬ
ｊの選択／非選択レベルが決定されることにより、直列
接続された一行分の全てのメモリセル用ＭＯ３ＦＥＴＱ
Ｉがオン状態にされると、それら−行分のメモリセル用
ＭＯ８ＦＥＴＱＩに対応するビット線に電流引き抜き経
路が形成される。直列接続された一行分の全てのメモリ
セル用ＭＯ３ＦＥＴＱ１の内１つでもオフ状態にされて
いるものがあるときは、それら１行分のメモリセル用Ｍ
Ｏ５ＦＥＴＱＩに対応するビット線には電流引き抜き経
路が形成されない。

上記ビット線ＢＬよ〜ＢＬｎはｎチャンネル型カラム選
択ＭＯ８ＦＥＴＱ２□〜Ｑ２ｎを介してコモンデータ線
ＣＤに共通接続される。カラム選択Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　２１〜Ｑ　２　ｎは、カラムアドレスデコーダ
２によるカラムアドレス信号Ａｃのデコード結果に従っ
て、当該カラムアドレス信号ＡＣにて指定される所定の
１つがオン状態に制御される。カラム選択ＭＯ８ＦＥＴ
Ｑ２□〜Ｑ２ｎの内の１つがオン状態に制御されると、
これに対応する１本のビット線がコモンデータ線ＣＤに
導通にされる。

上記コモンデータ線ＣＤには電流変化検出型のセンスア
ンプ３が結合される。このセンスアンプ３は、上記列選
択ＭＯＳ　Ｆ　Ｅ　ＴＱ　２．〜Ｑ　２　ｎの内の１つ
を介してコモンデータ線ＣＤと導通にされた所定のビッ
ト線にメモリセル用ＭＯ８ＦＥＴＱ１を通じて電流引き
抜き経路が形成されているか否かに応じて、読み出しデ
ータの論理「１」又は論理「０」の判定を行い、これに
応じた電圧ＶＳを出力する。

このセンスアンプ３は、電源端子Ｖｄｄとコモンデータ
線ＣＤとの間に接続されたｎチャンネル型チャージアッ
プＭＯ８ＦＥＴＱ４を有し、このチャージアップＭＯＳ
ＦＥＴＱ４のコンダクタンスをコモンデータ線ＣＤの電
圧もしくは電流変化に基づいて負帰還制御するためのイ
ンバータ４を備える。このインバータ４は、特に制限さ
れないが、ゲート・ソース電極が短絡された定電流源と
して機能するｎチャンネル型のデプレションＭＯ８ＦＥ
ＴＱ５と、ゲート電極がコモンデータ線ＣＤに結合され
たｎチャンネル型入力ＭＯＳＦＥＴＱ６とを直列接続し
て成り、この結合ノードの電位がセンスアンプ３の出力
電圧Ｖｓとされる。この出力電圧Ｖｓが上記チャージア
ップＭＯ８ＦＥＴＱ４のゲート電極に印加されることに
よってチャージアップＭＯＳＦＥＴＱ４のコンダクタン
スが負帰還制御される。このセンスアンプ３の活性／非
活性化制御のために上記デプレションＭＯ３ＦＥＴＱ５
のドレイン電極と電源端子Ｖｄｄとの間にｐチャンネル
型パワースイッチＭＯ３ＦＥＴＱ７が設けられ、更に、
このパワースイッチＭＯ８ＦＥＴＱ７がカットオフされ
たとき、これに呼応して出力電圧Ｖｓをローレベルに強
制すると共にチャージアップＭＯ８ＦＥＴＱ４をカット
オフ制御するためのｎチャンネル型ディスチャージＭＯ
８ＦＥＴＱ８が上記入力ＭＯ３ＦＥＴＱ６Ｌ、：、並列
接続されている。なお、上記パワースイッチＭＯＳＦＥ
ＴＱ７とディスチャージＭＯ８ＦＥＴＱ８はセンスアン
プ信号ＳＡによりスイッチ制御される。

上記パワースイッチＭＯＳＦＥＴＱ７がオン状態にされ
、且つディスチャージＭＯ８ＦＥＴＱ８がオフ状態に制
御されることによって、上記センスアンプ３が活性化さ
れると、上記デプレションＭＯ８ＦＥＴＱ５と入力ＭＯ
８ＦＥＴＱ６で成るインバータ４は、コモンデータ線Ｃ
Ｄの電圧を所定の定常バイアス状態に保つようにチャー
ジアップＭＯ８ＦＥＴＱ４のコンダクタンスを負帰還制
御し、例えばコモンデータ線ＣＤのレベルを１゜２［ｖ
］にしようとする。このような状態でコモンデータ線Ｃ
Ｄから電流が引き抜かれると、インバータ４はこの変化
を打ち消すようにチャージアップＭＯ８ＦＥＴＱ４のコ
ンダクタンスを大きくするように動作し、コモンデータ
線ＣＤのレベルを定常バイアス状態である１、２　（Ｖ
）に戻そうとする。このような負帰還制御過程において
、コモンデータ線ＣＤの電流変化は出力電圧Ｖｓのレベ
ル上昇として取り出される。言い換えるなら、センスア
ンプ３による論理「１」又は論理「０」の判定基準レベ
ルに対し、出力電圧は論理ｒｌＪとみなされるレベルに
上昇される。

センスアンプ３による電流変化検出感度を上げるには、
チャージアップＭＯ８ＦＥＴＱ４に流れるドレイン・ソ
ース電流の変化に対するゲート電圧の変化を大きくする
こと、即ちＭＯＳＦＥＴＱ４のサイズを小さくすること
が必要である。特に記憶容量が増大してビット線の容量
性負荷が大きい程その傾向は顕著になる。そうすると、
チャージアップＭＯ３ＦＥＴＱ４によるコモンデータ線
ＣＤの充電能力が低くなるため、これを補う目的で当該
コモンデータ線ＣＤにはプリチャージ回路５が設けられ
ている。

上記プリチャージ回路５は、特に制限されないが、上記
センスアンプ３と概ね同様の回路構成を有し、ｎチャン
ネル型チャージアップＭＯ３ＦＥＴＱ１４、このチャー
ジアップＭＯ８ＦＥＴＱＩ４のコンダクタンスを負帰還
制御するためのインバータ６として機能するｎチャンネ
ル型デプレションＭＯ３ＦＥＴＱ１５及びｎチャンネル
型入力ＭＯＳＦＥＴＱ１６、そしてＰチャンネル型パワ
ースイッチＭＯＳＦＥＴＱ１７及びｎチャンネル型ディ
スチャージＭＯ８ＦＥＴＱ１８を備えて成る。但し、こ
のプリチャージ回路６によるコモンデータ線ＣＤの定常
バイアス状態は、センスアンプ３による定常バイアス状
態よりもレベルの低い１．０　（Ｖ）になっている、し
たがって、センスアンプ３の定常バイアス状態では既に
プリチャージ回路５のチャージアップＭＯＳＦＥＴＱ１
４はカットオフ状態になっているため、センスアンプ３
による電流変化検出感度は最良の状態を維持することが
できる。尚、プリチャージ回路５に対する活性他制゛御
はプリチャージ信号ＰＣによって行われる。

次に、上記センスアンプ３とプリチャージ回路５の制御
タイミングについて説明する。

上記センスアンプ信号ＳＡとプリチャージ信号ＰＣはタ
イミングジェネレータ７で形成される。

このタイミングジェネレータフには、チップイネーブル
信号ＣＥと、アドレス変化検出回路８によリカラムアド
レス信号Ａｃの変化が検出されたときにアサートされる
検出信号ＡＴＤなどが供給される。チップイネーブル信
号ＣＥがアサートされ、又はチップイネーブル信号ＣＥ
のアサート状態において検出信号ＡＴＤが７サートされ
ると、カラム選択ＭＯ８ＦＥＴの選択直後のタイミング
でプリチャージ信号ＰＣがアサートされてプリチャージ
回路５が活性化される。活性化されたプリチャージ回路
５により、コモンデータｉｆ、ｃＤを接地電圧Ｖｓｓか
ら１．０（Ｖ）（プリチャージ回路５の定常バイアス電
圧）まで充電可能な時間を経過した後、プリチャージ信
号ＰＣがネゲートされて。

プリチャージ回路５は非活性状態に戻される。この′後
、センスアンプ信号ＳＡが７サートされてセンスアンプ
３が活性化される。活性化されたセンスアンプ３は、そ
のときコモンデータ線ＣＤに対する電流引き抜き経路生
成の有無に従ってチャージアップＭＯ８ＦＥＴＱ４のコ
ンダクタンスを負帰還制御してメモリセルデータの論理
を判定する。

このときコモンデータ線ＣＤは、プリチャージ回路５の
作用によりそのセンスアンプ３に最適な定常バイアス状
態近傍のレベルまで既にチャージアップされているから
、チャージアップＭＯ３ＦＥＴＱ４のコンダクタンスが
極端に大きくなってセンスアンプ３の出力電圧Ｖ’ｓが
・論”連判定基準レベルよりも著しく上昇することが防
止される′。したがって、スタンバイ状態からのデータ
読み比し、或いは未だデータ読み出しに供されていない
ビーット線にコモンデータ線が切り換え接続されたとき
でも、センスアンプ３による検出動作の確定は遅延せず
、データの高速読み出しが可能になる。

次に上記実施例の動作の一例を第２（！Ｉを参照しなが
ら説明する。

チップイネーブル信号ＣＥ’がアサートきれた状態で時
刻ｔ。にカラムアドレス信号Ａｃが変化されると、これ
に同期して所定のカラム選択ＭＯ３ＦＥＴの選択信号が
時刻ｔ工に選択レベルに制御され、これによってコモン
データ線ＣＤに接続するビット線が切り換え制御される
。例えば切り換えられたビット線がスタンバイ状態から
未だ一度もデータ読み出しに供されていないビット線で
あるなら、コモンデータ線ＣＤのレベルは、その時選択
されたビット線との間での電荷再配分により、前回のデ
ータ読み出しによって得られたセンスアンプ３の定常バ
イアスレベル近傍のレベルから低下する。一方、ビット
線の切り換えが行われると、これに同期して時刻ｔ２に
プリチャージ信号ＰＣがアサートされ、プリチャージ回
路５が活性化される。これにより、センスアンプ３の定
常バイアス状態からレベル低下したコモンデータ！ｆｌ
ｃＤはプリチャージ回路５によって同回路５の定常バイ
アス状態である１、０　［Ｖ］前後のし諌ルまでプリチ
ャージされる。この時プリチャージ回路５の出力部もノ
ードＮｐｃのレベルはその負帰還制御の性質上オーバー
ショートするが、時刻ｔ３にプリチャージ回路５が非活
性化されると、これに従ってノードＮｐｃのレベルはデ
ィスチャージＭＯ３ＦＥＴＱＩ８によって接地電位Ｖｓ
ｓに強制される。

この後、時刻ｔ４にセンスアンプ信号ＳＡがアサートさ
れてセンスアンプ３が活性化されると、センスアンプ３
は、既に１．０　（Ｖ）近傍まで充電されているコモン
データ線ＣＤの電流変化を検出して、メモリセルデータ
の論理判定を行う、このように、時刻ｔ０に切り換え制
御されたビット線がスタンバイ状態以降初めてデータ読
み出しに供されたビット線であっても、センスアンプ３
が活性化される前、コモンデータ線ＣＤのレベルはプリ
チャージ回路５により既にセンスアンプ３の定常バイア
スレベル近傍までチャージアップされているから、セン
スアンプ３の出力電圧Ｖｓが論理判定基準レベルよりも
著しく上昇してしまうことが防止され、これによってセ
ンスアンプ３による検出動作の確定は遅延せず、データ
を高速に読み出すことができる。仮にセンスアンプ３と
プリチャージ回路５を同時に活性化すると、センスアン
プ３の出力電圧Ｖｓはその論理判定基準レベルに対して
大きくオーバーシュートし、本実施例に比べてその出力
の確定は時間Ｔｄだけ遅延する。

上記実施例によれば以下の作用効果を得るものである。

（１）コモンデータ線ＣＤの電流変化を検出するセンス
アンプ３による電流変化検出タイミング以前にコモンデ
ータ線ＣＤをそのセンスアンプ３の定常バイアス状態近
傍までプリチャージ可能なプリチャージ回路５を設けた
から、スタンバイ状態からのデータ読出し、或いはカラ
ムアドレス信号Ａｃの変化に従って未だデータ読み出し
に供されていないビット線にコモンデータ線ＣＤが切り
換え接続されたときでも、センスアンプ３が活性化され
る前、コモンデータ線ＣＤのレベルはプリチャージ回路
５によりすでにセンスアンプ３の定常バイアスレベル近
傍までチャージアップされている。したがって、センス
アンプ３の出力電圧がその論理判定基準レベルを越えて
不所望に上昇してしまうことを防止することができる。

（２）上記作用効果により、スタンバイ状態からのデー
タ読み出し、或いは未だデータ読み出しに供されていな
いようなビット線にコモンデータ線ＣＤが切り換え接続
されたときでも、センスアンプ３による検出動作の確定
を遅延させずに、データの高速読み出しを可能にするこ
とができる。

（３）センスアップ３が活性化されるときには既にプリ
チャージ回路５は非活性化されているから、センスアン
プ３による電流変化検出感度を最良の状態にしながら上
記作用効果を得ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更す
ることができる。

例えばセンスアンプは上記実施例に限定されず、インバ
ータを相補型ＭＯＳインバータ回路に変更したり、デプ
レションＭＱＳＦＥＴをゲート・ドレイン間を短絡させ
たエンハンスメント型ＭＯ８ＦＥＴ又は抵抗などに変更
することができる。更にプリチャージ回路も上記実施例
に限定されず適宜の回路構成を採用することができる。

但し、プリチャージレベルはセンスアップの定常バイア
ス状態近傍のレベルでなくてはならない、また、マスク
ＲＯＭにデータを保持させる手法はイオン注入コードマ
スク方式に限定されず、コンタクトコードマスク方式な
どその他適宜の方式を採用することができる。

以上の説明では主として本発明者によってなされた発明
をそ、の背景となった利用分野である縦型ＲＯＭに適用
した場合について説明したか−、本発明はそれに限定さ
れるものではなく、縦型並びに横型混在のマスクＲＯＭ
や横型マスクＲ０４、さらにはＥＰＰＯＭやエレクトリ
カリ・イレーザブル・アンド・プログラマブルＲＯＭな
どの各種半導体記憶装置に適用することができる。ここ
で、半導体記憶装置とは不揮発性メモリ素子を用いたプ
ログラマブルアレイロジックのような回路をも含む概念
とされる１本発明は少なくとも１選択されたメモリセル
の状態に応じてビット線を経由する電流引き抜き経路を
形成したり形成しなかったりすることによりメモリセル
の状態に応じたデータを読み出す条件のものに適用する
ことができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、コモンデータ線を予めセンスアップの定常バ
イアス状態近傍までチャージアップするプリチャージ回
路を設けたから、スタンバイ状態からのデータ読み出し
、或いはコモンデータ線が未だデータ読み出しに供され
ていないビット線に切り換え接続されるようなときにも
、センスアンプは、過大な電流変化とみなされるような
コモンデータ線の状態を検出しなくても済むようになり
、これにより、センスアンプの出力レベルは不所望に上
昇されず、もってデータの高速読み出しを達成すること
ができるという効果がある。

また、センスアンプが活性化されているときには既にプ
リチャージ回路は非活性化されるから、センスアンプに
よる電流変化検出感度を最良の状態にしてメモリセルデ
ータの判定を行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例である縦型ＲＯＭの回路図、 第２図は第１図に示される縦型ＲＯＭの動作例を説明す
るためのタイミングチャートである。 ＢＬ工〜ＢＬｎ・・・ビット線、Ｑｌ・・・メモリセル
用ＭＯ８ＦＥＴ、Ｑ２□〜Ｑ２ｎ・・・カラム選択ＭＯ
３ＦＥＴ、ＣＤ・・・コモンデータ線、３・・・センス
アンプ、Ｑ４・・・ＭＯＳＦＥＴ、４・・・インバータ
、Ｑ５・・・デプレションＭＯ８ＦＥＴ、Ｑ６・・・入
力ＭＯ８ＦＥＴ、Ｑ７・・・パワースイッチＭＯ３ＦＥ
Ｔ、Ｑ８・・・ディスチャージＭＯ８ＦＥＴ、ＳＡ・・
・センスアンプ信号、５・・・プリチャージ回路、Ｑｌ
４・・・チャージアップＭＯ８ＦＥＴ、６・・・インバ
ータ、Ｑｌ５・・・デプレションＭＯ５ＦＥＴ、Ｑ１６
・・・入力ＭＯ８ＦＥＴ、Ｑ１７・・・パワースイッチ
ＭＯ８ＦＥＴ、Ｑ１８・・・ディスチャージＭＯ８ＦＥ
Ｔ、ＰＣ・・・プリチャージ信号、７・・・タイミング
シネレータ、８・・・アドレス変化検出回路。 第２図

Claims (1)

1. 【特許請求の範囲】 １、選択されたメモリセルの状態に応じてビット線に電
   流変化を生じさせて、メモリセルデータを読み出す半導
   体記憶装置であって、複数本のビット線を夫々選択スイ
   ッチを介して共通接続したコモンデータ線に、その電流
   変化を検出するセンスアンプが設けられ、このセンスア
   ンプは回路動作上電流変化を検出するための最適な定常
   バイアス状態が規定され、このセンスアンプによる電流
   変化検出タイミング以前にコモンデータ線をそのセンス
   アンプの定常バイアス状態近傍までプリチャージ可能な
   プリチャージ回路と、プリチャージ回路を動作制御する
   と共に、該プリチャージ回路を非活性化した後に上記セ
   ンスアンプを活性化する制御回路とを含んで成る半導体
   記憶装置。 ２、上記センスアンプは、活性状態に応じてコモンデー
   タ線をチャージアップするチャージアップ素子と、この
   チャージアップ素子のコンダクタンスをコモンデータ線
   のチャージアップレベルに対して負帰還制御するための
   インバータとを含み、活性状態において、コモンデータ
   線の電流変化に応じた信号を上記インバータの出力から
   得るものである請求項１記載の半導体記憶装置。 ３、上記プリチャージ回路は、活性状態に応じてコモン
   データ線をチャージアップするチャージアップ素子と、
   このチャージアップ素子のコンダクタンスをコモンデー
   タ線のチャージアップレベルに対して負帰還制御するた
   めのインバータとを含み、上記センスアンプの定常バイ
   アス状態近傍のレベルまでコモンデータ線をチャージア
   ップ可能にされて成るものである請求項１又は２記載の
   半導体記憶装置。