JP2928539B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビット線に電流変化を生じさせてメモリセ
ルデータを読み出す形式の半導体記憶装置さらにはその
ような電流変化に基づくメモリセルデータ判定のための
技術に関し、例えば大記憶容量のEPROM（エレクトリカ
リ・プログラマブル・リード・オンリ・メモリ）やマス
クROMに適用して有効な技術に関する。
ルデータを読み出す形式の半導体記憶装置さらにはその
ような電流変化に基づくメモリセルデータ判定のための
技術に関し、例えば大記憶容量のEPROM（エレクトリカ
リ・プログラマブル・リード・オンリ・メモリ）やマス
クROMに適用して有効な技術に関する。
ROMのような半導体記憶装置は、選択されたメモリ素
子の状態に応じてビット線を経由する電流引き抜き経路
を形成したり形成しなかったりすることにより、メモリ
セルの状態に応じた電流もしくは電圧変化をコモンデー
タ線に与え、これをセンスアンプが検出して、メモリセ
ルデータの論理「１」或いは論理「０」を判定する。と
ころで、高集積化に伴って増大するビット線やコモンデ
ータ線の浮遊容量はそれらビット線やコモンデータ線に
対するディスチャージ速度の低下をもたらす。斯るディ
スチャージ速度の低下が、センスアンプによるメモリセ
ルデータの判定速度に影響を与えないようにするために
は、電流検出型センスアンプを採用することができる。
このセンスアンプは、活性状態に応じてコモンデータ線
をチャージアップするチャージアップ素子と、このチャ
ージアップ素子のコンダクタンスをコモンデータ線のチ
ャージアップレベルに対して負帰還制御するためのイン
バータとを含んで構成することができる。このセンスア
ンプが活性状態にされると、上記インバータは、コモン
データ線のレベルを一定の電圧即ち定常バイアス状態に
保つようにチャージアップ素子のコンダクタンスを負帰
還制御する。したがって、定常バイアス状態のコモンデ
ータ線に僅かな電流変化があると、センスアンプは、そ
の電流変化をインバータの出力電圧の変化として取り出
すことができる。
子の状態に応じてビット線を経由する電流引き抜き経路
を形成したり形成しなかったりすることにより、メモリ
セルの状態に応じた電流もしくは電圧変化をコモンデー
タ線に与え、これをセンスアンプが検出して、メモリセ
ルデータの論理「１」或いは論理「０」を判定する。と
ころで、高集積化に伴って増大するビット線やコモンデ
ータ線の浮遊容量はそれらビット線やコモンデータ線に
対するディスチャージ速度の低下をもたらす。斯るディ
スチャージ速度の低下が、センスアンプによるメモリセ
ルデータの判定速度に影響を与えないようにするために
は、電流検出型センスアンプを採用することができる。
このセンスアンプは、活性状態に応じてコモンデータ線
をチャージアップするチャージアップ素子と、このチャ
ージアップ素子のコンダクタンスをコモンデータ線のチ
ャージアップレベルに対して負帰還制御するためのイン
バータとを含んで構成することができる。このセンスア
ンプが活性状態にされると、上記インバータは、コモン
データ線のレベルを一定の電圧即ち定常バイアス状態に
保つようにチャージアップ素子のコンダクタンスを負帰
還制御する。したがって、定常バイアス状態のコモンデ
ータ線に僅かな電流変化があると、センスアンプは、そ
の電流変化をインバータの出力電圧の変化として取り出
すことができる。
尚、電流変化検出型センスアンプについて記載された
ものの例としては特願昭61−225996号がある。
ものの例としては特願昭61−225996号がある。
ところで、斯るコモンデータ線の定常バイアス状態は
上記チャージアップ素子の作用によって得られるもので
あり、スタンバイ状態からのデータ読み出し、或いは未
だデータ読み出しに供されていないビット線にコモンデ
ータ線が切り換え接続されたときには、チャージアップ
素子は、コモンデータ線を接地レベルのような低いレベ
ルから定常バイアス状態まで充電しなければならない。
しかしながらセンスアンプにとってこの状態は、大電流
がコモンデータ線に流れた状態と等価であるため、チャ
ージアップ素子のゲート電圧即ちセンスアンプの出力電
圧は不所望に上昇する。しかも、電流変化検出型センス
アンプの性質上、検出感度を良好にするには、上記チャ
ージアップ素子に流れる電流変化量に対してそのゲート
電圧の変化量を大きくしなければならないため、チャー
ジアップ素子の充電能力もしくはそのサイズをあまり大
きくすることができない。これにより、センスアンプの
出力レベルが一旦不所望に上昇すると、この状態は比較
的長く続いて容易にディスチャージされ難く、その期間
だけ正規の検出動作の確定が遅延し、データを高速に読
み出すことができなくなる。
上記チャージアップ素子の作用によって得られるもので
あり、スタンバイ状態からのデータ読み出し、或いは未
だデータ読み出しに供されていないビット線にコモンデ
ータ線が切り換え接続されたときには、チャージアップ
素子は、コモンデータ線を接地レベルのような低いレベ
ルから定常バイアス状態まで充電しなければならない。
しかしながらセンスアンプにとってこの状態は、大電流
がコモンデータ線に流れた状態と等価であるため、チャ
ージアップ素子のゲート電圧即ちセンスアンプの出力電
圧は不所望に上昇する。しかも、電流変化検出型センス
アンプの性質上、検出感度を良好にするには、上記チャ
ージアップ素子に流れる電流変化量に対してそのゲート
電圧の変化量を大きくしなければならないため、チャー
ジアップ素子の充電能力もしくはそのサイズをあまり大
きくすることができない。これにより、センスアンプの
出力レベルが一旦不所望に上昇すると、この状態は比較
的長く続いて容易にディスチャージされ難く、その期間
だけ正規の検出動作の確定が遅延し、データを高速に読
み出すことができなくなる。
また、上記電流変化検出型センスアンプによるチャー
ジアップ能力を補うために、そのセンスアンプにおける
定常バイアスレベルよりもレベルの低い定常バイアスレ
ベルを持つようにされた別のセンスアンプをプリチャー
ジ専用に追加することができるが、この場合であって
も、やはり正規のセンスアンプはプリチャージ専用に追
加された回路と並列的にコモンデータ線をチャージアッ
プするから、センスアンプの出力レベルが不所望に上昇
してしまうことは免れない。
ジアップ能力を補うために、そのセンスアンプにおける
定常バイアスレベルよりもレベルの低い定常バイアスレ
ベルを持つようにされた別のセンスアンプをプリチャー
ジ専用に追加することができるが、この場合であって
も、やはり正規のセンスアンプはプリチャージ専用に追
加された回路と並列的にコモンデータ線をチャージアッ
プするから、センスアンプの出力レベルが不所望に上昇
してしまうことは免れない。
本発明の目的は、電流変化検出型センスアンプの出力
レベルが不所望に上昇してしまうことを防止することが
でき、ひいてはデータの読み出し動作を高速化すること
ができる半導体記憶装置を提供することにある。
レベルが不所望に上昇してしまうことを防止することが
でき、ひいてはデータの読み出し動作を高速化すること
ができる半導体記憶装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、複数本のビット線を夫々選択スイッチを介
して共通接続したコモンデー線に、その電流変化を検出
するセンスアンプが設けられ、このセンスアンプは回路
動作上電流変化を検出するための最適な定常バイアス状
態が規定され、このセンスアンプによる電流変化検出タ
イミング以前にコモンデータ線をそのセンスアンプの定
常バイアス状態近傍までプリチャージ可能なプリチャー
ジ回路と、プリチャージ回路を動作制御すると共に、該
プリチャージ回路を非活性化した後に上記センスフンプ
を活性化する制御回路とを含めて半導体記憶装置を構成
するものである。
して共通接続したコモンデー線に、その電流変化を検出
するセンスアンプが設けられ、このセンスアンプは回路
動作上電流変化を検出するための最適な定常バイアス状
態が規定され、このセンスアンプによる電流変化検出タ
イミング以前にコモンデータ線をそのセンスアンプの定
常バイアス状態近傍までプリチャージ可能なプリチャー
ジ回路と、プリチャージ回路を動作制御すると共に、該
プリチャージ回路を非活性化した後に上記センスフンプ
を活性化する制御回路とを含めて半導体記憶装置を構成
するものである。
上記センスアンプとしては、活性状態に応じてコモン
データ線をチャージアップするチャージアップ素子と、
このチャージアップ素子のコンダクタンスをコモンデー
タ線のチャージアップレベルに対して負帰還制御するた
めのインバータとを含み、コモンデータ線の電流変化に
応じた信号を上記インバータの出力から得るように構成
することができる。
データ線をチャージアップするチャージアップ素子と、
このチャージアップ素子のコンダクタンスをコモンデー
タ線のチャージアップレベルに対して負帰還制御するた
めのインバータとを含み、コモンデータ線の電流変化に
応じた信号を上記インバータの出力から得るように構成
することができる。
また、上記プリチャージ回路としては、活性状態に応
じてコモンデータ線をチャージアップするチャージアッ
プ素子と、このチャージアップ素子のコンダクタンスを
コモンデータ線のチャージアップレベルに対して負帰還
制御するためのインバータとを含み、上記センスアンプ
の定常バイアス状態近傍のレベルまでコモンデータ線を
チャージアップ可能に構成することができる。
じてコモンデータ線をチャージアップするチャージアッ
プ素子と、このチャージアップ素子のコンダクタンスを
コモンデータ線のチャージアップレベルに対して負帰還
制御するためのインバータとを含み、上記センスアンプ
の定常バイアス状態近傍のレベルまでコモンデータ線を
チャージアップ可能に構成することができる。
上記した手段によれば、スタンバイ状態からのデータ
読み出し、或いはコモンデータ線が未だデータ読み出し
に供されていないビット線に切り換えられたとき、プリ
チャージ回路がコモンデータ線を予め定常バイアス状態
近傍までチャージアップするから、センスアンプは過大
な電流変化とみなされるようなコモンデータ線の状態を
検出しなくても済むようになり、これにより、センスア
ンプの出力レベルは不所望に上昇されず、もって、デー
タ読み出し動作の高速化を達成するものである。
読み出し、或いはコモンデータ線が未だデータ読み出し
に供されていないビット線に切り換えられたとき、プリ
チャージ回路がコモンデータ線を予め定常バイアス状態
近傍までチャージアップするから、センスアンプは過大
な電流変化とみなされるようなコモンデータ線の状態を
検出しなくても済むようになり、これにより、センスア
ンプの出力レベルは不所望に上昇されず、もって、デー
タ読み出し動作の高速化を達成するものである。
第１図には本発明の一実施例である縦型ROMが示され
る。同図に示される縦型ROMは、特に制限されないが、
マスクROMであって、公知のMOS集積回路製造技術によっ
てシリコンのような１個の半導体基板に形成されてい
る。
る。同図に示される縦型ROMは、特に制限されないが、
マスクROMであって、公知のMOS集積回路製造技術によっ
てシリコンのような１個の半導体基板に形成されてい
る。
本実施例の縦型ROMは、特に制限されないが、所謂イ
オン注入コードマスク方式により、所要のメモリセルト
ランジスタをデプレション型とし、そのしきい値を低く
して常時オン状態とすることにより、必要なデータを固
定的に保有する構造を持つ。縦型ROMに含まれるメモリ
セルトランジスタとしてのｎチャンネル型メモリセル用
MOSFETQ1は、ビット線BL1〜BLnと１対１対応でｉ個づつ
接地端子Vssとの間に行方向に向けて直列接続され、個
々のメモリセル用MOSFETQ1のゲート電極は列単位でワー
ド線WL1〜WLjに共通接続されている。ワード線WL1〜WLj
は、ローアドレスデコーダ及びワードドライバ１による
ローアドレス信号Arのデコード結果に従って、当該ロー
アドレス信号Arにて指定される所定の１本がローレベル
のような非選択レベルに、その他のものがハイレベルの
ような選択レベルに駆動される。したがって、ローアド
レス信号Arに応じてワード線WL1〜WLjの選択／非選択レ
ベルが決定されることにより、直列接続された一行分の
全てのメモリセル用MOSFETQ1がオン状態にされると、そ
れら一行分のメモリセル用MOSFETQ1に対応するビット線
に電流引き抜き経路が形成される。直列接続された一行
分の全てのメモリセル用MOSFETQ1の内１つでもオフ状態
にされているものがあるときは、それら１行分のメモリ
セル用MOSFETQ1に対応するビット線には電流引き抜き経
路が形成されない。
オン注入コードマスク方式により、所要のメモリセルト
ランジスタをデプレション型とし、そのしきい値を低く
して常時オン状態とすることにより、必要なデータを固
定的に保有する構造を持つ。縦型ROMに含まれるメモリ
セルトランジスタとしてのｎチャンネル型メモリセル用
MOSFETQ1は、ビット線BL1〜BLnと１対１対応でｉ個づつ
接地端子Vssとの間に行方向に向けて直列接続され、個
々のメモリセル用MOSFETQ1のゲート電極は列単位でワー
ド線WL1〜WLjに共通接続されている。ワード線WL1〜WLj
は、ローアドレスデコーダ及びワードドライバ１による
ローアドレス信号Arのデコード結果に従って、当該ロー
アドレス信号Arにて指定される所定の１本がローレベル
のような非選択レベルに、その他のものがハイレベルの
ような選択レベルに駆動される。したがって、ローアド
レス信号Arに応じてワード線WL1〜WLjの選択／非選択レ
ベルが決定されることにより、直列接続された一行分の
全てのメモリセル用MOSFETQ1がオン状態にされると、そ
れら一行分のメモリセル用MOSFETQ1に対応するビット線
に電流引き抜き経路が形成される。直列接続された一行
分の全てのメモリセル用MOSFETQ1の内１つでもオフ状態
にされているものがあるときは、それら１行分のメモリ
セル用MOSFETQ1に対応するビット線には電流引き抜き経
路が形成されない。
上記ビット線BL1〜BLnはｎチャンネル型カラム選択MO
SFETQ21〜Q2nを介してコモンデータ線CDに共通接続され
る。カラム選択MOSFETQ21〜Q2nは、カラムアドレスデコ
ーダ２によるカラムアドレス信号Acのデコード結果に従
って、当該カラムアドレス信号Acにて指定される所定の
１つがオン状態に制御される。カラム選択MOSFETQ21〜Q
2nの内の１つがオン状態に制御されると、これに対応す
る１本のビット線がコモンデータ線CDに導通にされる。
SFETQ21〜Q2nを介してコモンデータ線CDに共通接続され
る。カラム選択MOSFETQ21〜Q2nは、カラムアドレスデコ
ーダ２によるカラムアドレス信号Acのデコード結果に従
って、当該カラムアドレス信号Acにて指定される所定の
１つがオン状態に制御される。カラム選択MOSFETQ21〜Q
2nの内の１つがオン状態に制御されると、これに対応す
る１本のビット線がコモンデータ線CDに導通にされる。
上記コモンデータ線CDには電流変化検出型のセンスア
ンプ３が結合される。このセンスアンプ３は、上記列選
択MOSFETQ21〜Q2nの内の１つを介してコモンデータ線CD
と導通にされた所定のビット線にメモリセル用MOSFETQ1
を通じて電流引き抜き経路が形成されているか否かに応
じて、読み出しデータの論理「１」又は論理「０」の判
定を行い、これに応じた電圧Vsを出力する。
ンプ３が結合される。このセンスアンプ３は、上記列選
択MOSFETQ21〜Q2nの内の１つを介してコモンデータ線CD
と導通にされた所定のビット線にメモリセル用MOSFETQ1
を通じて電流引き抜き経路が形成されているか否かに応
じて、読み出しデータの論理「１」又は論理「０」の判
定を行い、これに応じた電圧Vsを出力する。
このセンスアンプ３は、電源端子Vddとコモンデータ
線CDとの間に接続されたｎチャンネル型チャージアップ
MOSFETQ4を有し、このチャージアップMOSFETQ4のコンダ
クタンスをコモンデータ線CDの電圧もしくは電流変化に
基づいて負帰還制御するためのインバータ４を備える。
このインバータ４は、特に制限されないが、ゲート・ソ
ース電極が短絡された定電流源として機能するｎチャン
ネル型のデプレションMOSFETQ5と、ゲート電極がコモン
データ線CDに結合されたｎチャンネル型入力MOSFETQ6と
を直列接続して成り、この結合ノードの電位がセンスア
ンプ３の出力電圧Vsとされる。この出力電圧Vsが上記チ
ャージアップMOSFETQ4のゲート電極に印加されることに
よってチャージアップMOSFETQ4のコンダクタンスが負帰
還制御される。このセンスアンプ３の活性／非活性化制
御のために上記デプレションMOSFETQ5のドレイン電極と
電源端子Vddとの間にｐチャンネル型パワースイッチMOS
FETQ7が設けられ、更に、このパワースイッチMOSFETQ7
がカットオフされたとき、これに呼応して出力電圧Vsを
ローレベルに強制すると共にチャージアップMOSFETQ4を
カットオフ制御するためのｎチャンネル型ティスチャー
ジMOSFETQ8が上記入力MOSFETQ6に並列接続されている。
なお、上記パワースイッチMOSFETQ7とディスチャージMO
SFETQ8はセンスアンプ信号▲▼によりスイッチ制御
される。
線CDとの間に接続されたｎチャンネル型チャージアップ
MOSFETQ4を有し、このチャージアップMOSFETQ4のコンダ
クタンスをコモンデータ線CDの電圧もしくは電流変化に
基づいて負帰還制御するためのインバータ４を備える。
このインバータ４は、特に制限されないが、ゲート・ソ
ース電極が短絡された定電流源として機能するｎチャン
ネル型のデプレションMOSFETQ5と、ゲート電極がコモン
データ線CDに結合されたｎチャンネル型入力MOSFETQ6と
を直列接続して成り、この結合ノードの電位がセンスア
ンプ３の出力電圧Vsとされる。この出力電圧Vsが上記チ
ャージアップMOSFETQ4のゲート電極に印加されることに
よってチャージアップMOSFETQ4のコンダクタンスが負帰
還制御される。このセンスアンプ３の活性／非活性化制
御のために上記デプレションMOSFETQ5のドレイン電極と
電源端子Vddとの間にｐチャンネル型パワースイッチMOS
FETQ7が設けられ、更に、このパワースイッチMOSFETQ7
がカットオフされたとき、これに呼応して出力電圧Vsを
ローレベルに強制すると共にチャージアップMOSFETQ4を
カットオフ制御するためのｎチャンネル型ティスチャー
ジMOSFETQ8が上記入力MOSFETQ6に並列接続されている。
なお、上記パワースイッチMOSFETQ7とディスチャージMO
SFETQ8はセンスアンプ信号▲▼によりスイッチ制御
される。
上記パワースイッチMOSFETQ7がオン状態にされ、且つ
ディスチャージMOSFETQ8がオフ状態に制御されることに
よって、上記センスアンプ３が活性化されると、上記デ
プレションMOSFETQ5と入力MOSFETQ6で成るインバータ４
は、コモンデータ線CDの電圧を所定の定常バイアス状態
に保つようにチャージアップMOSFETQ4のコンダクタンス
を負帰還制御し、例えばコモンデータ線CDのレベルを1.
2［Ｖ］にしようとする。このような状態でコモンデー
タ線CDから電流が引き抜かれると、インバータ４はこの
変化を打ち消すようにチャージアップMOSFETQ4のコンダ
クタンスを大きくするように動作し、コモンデータ線CD
のレベルを定常バイアス状態である1.2〔Ｖ〕に戻そう
とする。このような負帰還制御過程において、コモンデ
ータ線CDの電流変化は出力電圧Vsのレベル上昇として取
り出される。言い換えるなら、センスアンプ３による論
理「１」又は論理「０」の判定基準レベルに対し、出力
電圧は論理「１」とみなされるレベルに上昇される。
ディスチャージMOSFETQ8がオフ状態に制御されることに
よって、上記センスアンプ３が活性化されると、上記デ
プレションMOSFETQ5と入力MOSFETQ6で成るインバータ４
は、コモンデータ線CDの電圧を所定の定常バイアス状態
に保つようにチャージアップMOSFETQ4のコンダクタンス
を負帰還制御し、例えばコモンデータ線CDのレベルを1.
2［Ｖ］にしようとする。このような状態でコモンデー
タ線CDから電流が引き抜かれると、インバータ４はこの
変化を打ち消すようにチャージアップMOSFETQ4のコンダ
クタンスを大きくするように動作し、コモンデータ線CD
のレベルを定常バイアス状態である1.2〔Ｖ〕に戻そう
とする。このような負帰還制御過程において、コモンデ
ータ線CDの電流変化は出力電圧Vsのレベル上昇として取
り出される。言い換えるなら、センスアンプ３による論
理「１」又は論理「０」の判定基準レベルに対し、出力
電圧は論理「１」とみなされるレベルに上昇される。
センスアンプ３による電流変化検出感度を上げるに
は、チャージアップMOSFETQ4に流れるドレイン・ソース
電流の変化に対するゲート電圧の変化を大きくするこ
と、即ちMOSFETQ4のサイズを小さくすることが必要であ
る。特に記憶容量が増大してビット線の容量性負荷が大
きい程その傾向は顕著になる。そうすると、チャージア
ップMOSFETQ4によるコモンデータ線CDの充電能力が低く
なるため、これを補う目的で当該コモンデータ線CDには
プリチャージ回路５が設けられている。
は、チャージアップMOSFETQ4に流れるドレイン・ソース
電流の変化に対するゲート電圧の変化を大きくするこ
と、即ちMOSFETQ4のサイズを小さくすることが必要であ
る。特に記憶容量が増大してビット線の容量性負荷が大
きい程その傾向は顕著になる。そうすると、チャージア
ップMOSFETQ4によるコモンデータ線CDの充電能力が低く
なるため、これを補う目的で当該コモンデータ線CDには
プリチャージ回路５が設けられている。
上記プリチャージ回路５は、特に制限されないが、上
記センスアンプ３と概ね同様の回路構成を有し、ｎチャ
ンネル型チャージアップMOSFETQ14、このチャージアッ
プMOSFETQ14のコンダクタンスを負帰還制御するための
インバータ６として機能するｎチャンネル型デプレショ
ンMOSFETQ15及びｎチャンネル型入力MOSFETQ16、そして
Ｐチャンネル型パワースイッチMOSFETQ17及びｎチャン
ネル型ディスチャージMOSFETQ18を備えて成る。但し、
このプリチャージ回路６によるコモンデータ線CDの定常
バイアス状態は、センスアンプ３による定常バイアス状
態よりもレベルの低い1.0〔Ｖ〕になっている。したが
って、センスアンプ３の定常バイアス状態では既にプリ
チャージ回路５のチャージアップMOSFETQ14はカットオ
フ状態になっているため、センスアンプ３による電流変
化検出感度は最良の状態を維持することができる。尚、
プリチャージ回路５に対する活性化制御はプリチャージ
信号▲▼によって行われる。
記センスアンプ３と概ね同様の回路構成を有し、ｎチャ
ンネル型チャージアップMOSFETQ14、このチャージアッ
プMOSFETQ14のコンダクタンスを負帰還制御するための
インバータ６として機能するｎチャンネル型デプレショ
ンMOSFETQ15及びｎチャンネル型入力MOSFETQ16、そして
Ｐチャンネル型パワースイッチMOSFETQ17及びｎチャン
ネル型ディスチャージMOSFETQ18を備えて成る。但し、
このプリチャージ回路６によるコモンデータ線CDの定常
バイアス状態は、センスアンプ３による定常バイアス状
態よりもレベルの低い1.0〔Ｖ〕になっている。したが
って、センスアンプ３の定常バイアス状態では既にプリ
チャージ回路５のチャージアップMOSFETQ14はカットオ
フ状態になっているため、センスアンプ３による電流変
化検出感度は最良の状態を維持することができる。尚、
プリチャージ回路５に対する活性化制御はプリチャージ
信号▲▼によって行われる。
次に、上記センスアンプ３とプリチャージ回路５の制
御タイミングについて説明する。
御タイミングについて説明する。
上記センスアンプ信号▲▼とプリチャージ信号▲
▼はタイミングジェネレータ７で形成される。この
タイミングジェネレータ７には、チップイネーブル信号
▲▼と、アドレス変化検出回路８によりカラムアド
レス信号Acの変化が検出されたときにアサートされる検
出信号ATDなどが供給される。チップイネーブル信号▲
▼がアサートされ、又はチップイネーブル信号▲
▼のアサート状態において検出信号ATDがアサートさ
れると、カラム選択MOSFETの選択直後のタイミングでプ
リチャージ信号▲▼がアサートされてプリチャージ
回路５が活性化される。活性化されたプリチャージ回路
５により、コモンデータ線CDを接地電圧Vssから1.0
〔Ｖ〕（プリチャージ路５の定常バイアス電圧）まで充
電可能な時間を経過した後、プリシャージ信号▲▼
がネゲートされて、プリチャージ回路５は非活性状態に
戻される。この後、センスアンプ信号▲▼がアサー
トされてセンスアンプ３が活性化される。活性化された
センスアンプ３は、そのときコモンデータ線CDに対する
電流引き抜き経路生成の有無に従ってチャージアップMO
SFETQ4のコンダクタンスを負帰還制御してメモリセルデ
ータの論理を判定する。このときコモンデータ線CDは、
プリチャージ回路５の作用によりそのセンスアンプ３に
最適な定常バイアス状態近傍のレベルまで既にチャージ
アップされているから、チャージアップMOSFETQ4のコン
ダクタンスが極端に大きくなってセンスアンプ３の出力
電圧Vsが論理判定基準レベルよりも著しく上昇すること
が防止される。したがって、スタンバイ状態からのデー
タ読み出し、或いは未だデータ読み出しに供されていな
いビット線にコモンデータ線が切り換え接続されたとき
でも、センスアンプ３による検出動作の確定は遅延せ
ず、データの高速読み出しが可能になる。
▼はタイミングジェネレータ７で形成される。この
タイミングジェネレータ７には、チップイネーブル信号
▲▼と、アドレス変化検出回路８によりカラムアド
レス信号Acの変化が検出されたときにアサートされる検
出信号ATDなどが供給される。チップイネーブル信号▲
▼がアサートされ、又はチップイネーブル信号▲
▼のアサート状態において検出信号ATDがアサートさ
れると、カラム選択MOSFETの選択直後のタイミングでプ
リチャージ信号▲▼がアサートされてプリチャージ
回路５が活性化される。活性化されたプリチャージ回路
５により、コモンデータ線CDを接地電圧Vssから1.0
〔Ｖ〕（プリチャージ路５の定常バイアス電圧）まで充
電可能な時間を経過した後、プリシャージ信号▲▼
がネゲートされて、プリチャージ回路５は非活性状態に
戻される。この後、センスアンプ信号▲▼がアサー
トされてセンスアンプ３が活性化される。活性化された
センスアンプ３は、そのときコモンデータ線CDに対する
電流引き抜き経路生成の有無に従ってチャージアップMO
SFETQ4のコンダクタンスを負帰還制御してメモリセルデ
ータの論理を判定する。このときコモンデータ線CDは、
プリチャージ回路５の作用によりそのセンスアンプ３に
最適な定常バイアス状態近傍のレベルまで既にチャージ
アップされているから、チャージアップMOSFETQ4のコン
ダクタンスが極端に大きくなってセンスアンプ３の出力
電圧Vsが論理判定基準レベルよりも著しく上昇すること
が防止される。したがって、スタンバイ状態からのデー
タ読み出し、或いは未だデータ読み出しに供されていな
いビット線にコモンデータ線が切り換え接続されたとき
でも、センスアンプ３による検出動作の確定は遅延せ
ず、データの高速読み出しが可能になる。
次に上記実施例の動作の一例を第２図を参照しながら
説明する。
説明する。
チップイネーブル信号▲▼がアサートされた状態
で時刻t0にカラムアドレス信号Acが変化されると、これ
に同期して所定のカラム選択MOSFETの選択信号が時刻t1
に選択レベルに制御され、これによってコモンデータ線
CDに接続するビット線が切り換え制御される。例えば切
り換えられたビット線がスタンバイ状態から未だ一度も
データ読み出しに供されていないビット線であるなら、
コモンデータ線CDのレベルは、その時選択されたビット
線との間での電荷再配分により、前回のデータ読み出し
によって得られたセンスアンプ３の定常バイアスレベル
近傍のレベルから低下する。一方、ビット線の切り換え
が行われると、これに同期して時刻t2にプリチャージ信
号▲▼がアサートされ、プリチャージ回路５が活性
化される。これにより、センスアンプ３の定常バイアス
状態からレベル低下したコモンデータ線CDはプリチャー
ジ回路５によって同回路５の定常バイアス状態である.0
〔Ｖ〕前後のレベルまでプリチャージされる。この時プ
リチャージ回路５の出力即ちノードNpcのレベルはその
負帰還制御の性質上オーバーショートするが、時刻t3に
プリチャージ回路５が非活性化されると、これに従って
ノードNpcのレベルはディスチャージMOSFETQ18によって
接地電圧Vssに強制される。
で時刻t0にカラムアドレス信号Acが変化されると、これ
に同期して所定のカラム選択MOSFETの選択信号が時刻t1
に選択レベルに制御され、これによってコモンデータ線
CDに接続するビット線が切り換え制御される。例えば切
り換えられたビット線がスタンバイ状態から未だ一度も
データ読み出しに供されていないビット線であるなら、
コモンデータ線CDのレベルは、その時選択されたビット
線との間での電荷再配分により、前回のデータ読み出し
によって得られたセンスアンプ３の定常バイアスレベル
近傍のレベルから低下する。一方、ビット線の切り換え
が行われると、これに同期して時刻t2にプリチャージ信
号▲▼がアサートされ、プリチャージ回路５が活性
化される。これにより、センスアンプ３の定常バイアス
状態からレベル低下したコモンデータ線CDはプリチャー
ジ回路５によって同回路５の定常バイアス状態である.0
〔Ｖ〕前後のレベルまでプリチャージされる。この時プ
リチャージ回路５の出力即ちノードNpcのレベルはその
負帰還制御の性質上オーバーショートするが、時刻t3に
プリチャージ回路５が非活性化されると、これに従って
ノードNpcのレベルはディスチャージMOSFETQ18によって
接地電圧Vssに強制される。
この後、時刻t4にセンスアンプ信号▲▼がアサー
トされてセンスアンプ３が活性化されると、センスアン
プ３は、既に1.0〔Ｖ〕近傍まで充電されているコモン
データ線CDの電流変化を検出して、メモリセルデータの
論理判定を行う。このように、時刻t1に切り換え制御さ
れたビット線がスタンバイ状態以降初めてデータ読み出
しに供されたビット線であっても、センスアンプ３が活
性化される前、コモンデータ線CDのレベルはプリチャー
ジ回路５により既にセンスアンプ３の定常バイアスレベ
ル近傍までチャージアップされているから、センスアン
プ３の出力電圧Vsが論理判定基準レベルよりも著しく上
昇してしまうことが防止され、これによってセンスアン
プ３による検出動作の確定は遅延せず、データを高速に
読み出すことができる。仮にセンスアンプ３とプリチャ
ージ回路５を同時に活性化すると、センスアンプ３の出
力電圧Vsはその論理判定基準レベルに対して大きくオー
バーシュートし、本実施例に較べてその出力の確定は時
間Tdだけ遅延する。
トされてセンスアンプ３が活性化されると、センスアン
プ３は、既に1.0〔Ｖ〕近傍まで充電されているコモン
データ線CDの電流変化を検出して、メモリセルデータの
論理判定を行う。このように、時刻t1に切り換え制御さ
れたビット線がスタンバイ状態以降初めてデータ読み出
しに供されたビット線であっても、センスアンプ３が活
性化される前、コモンデータ線CDのレベルはプリチャー
ジ回路５により既にセンスアンプ３の定常バイアスレベ
ル近傍までチャージアップされているから、センスアン
プ３の出力電圧Vsが論理判定基準レベルよりも著しく上
昇してしまうことが防止され、これによってセンスアン
プ３による検出動作の確定は遅延せず、データを高速に
読み出すことができる。仮にセンスアンプ３とプリチャ
ージ回路５を同時に活性化すると、センスアンプ３の出
力電圧Vsはその論理判定基準レベルに対して大きくオー
バーシュートし、本実施例に較べてその出力の確定は時
間Tdだけ遅延する。
上記実施例によれば以下の作用効果を得るものであ
る。
る。
（１）コモンデータ線CDの電流変化を検出するセンスア
ンプ３による電流変化検出タイミング以前にコモンデー
タ線CDをそのセンスアンプ３の定常バイアス状態近傍ま
でプリチャージ可能なプリチャージ回路５を設けたか
ら、スタンバイ状態からのデータ読出し、或いはカラム
アドレス信号Acの変化に従って未だデータ読み出しに供
されていないビット線にコモンデータ線CDが切り換え接
続されたときでも、センスアンプ３が活性化される前、
コモンデータ線CDのレベルはプリチャージ回路５により
すでにセンスアンプ３の定常バイアスレベル近傍までチ
ャージアップされている。したがって、センスアンプ３
の出力電圧がその論理判定基準レベルを越えて不所望に
上昇してしまうことを防止することができる。
ンプ３による電流変化検出タイミング以前にコモンデー
タ線CDをそのセンスアンプ３の定常バイアス状態近傍ま
でプリチャージ可能なプリチャージ回路５を設けたか
ら、スタンバイ状態からのデータ読出し、或いはカラム
アドレス信号Acの変化に従って未だデータ読み出しに供
されていないビット線にコモンデータ線CDが切り換え接
続されたときでも、センスアンプ３が活性化される前、
コモンデータ線CDのレベルはプリチャージ回路５により
すでにセンスアンプ３の定常バイアスレベル近傍までチ
ャージアップされている。したがって、センスアンプ３
の出力電圧がその論理判定基準レベルを越えて不所望に
上昇してしまうことを防止することができる。
（２）上記作用効果により、スタンバイ状態からのデー
タ読み出し、或いは未だデータ読み出しに供されていな
いようなビット線にコモンデータ線CDが切り換え接続さ
れたときでも、センスアンプ３による検出動作の確定を
遅延させずに、データの高速読み出しを可能にすること
ができる。
タ読み出し、或いは未だデータ読み出しに供されていな
いようなビット線にコモンデータ線CDが切り換え接続さ
れたときでも、センスアンプ３による検出動作の確定を
遅延させずに、データの高速読み出しを可能にすること
ができる。
（３）センスアツプ３が活性化されるときには既にプリ
チャージ回路５は非活性化されているから、センスアン
プ３による電流変化検出感度を最良の状態にしながら上
記作用効果を得ることができる。
チャージ回路５は非活性化されているから、センスアン
プ３による電流変化検出感度を最良の状態にしながら上
記作用効果を得ることができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
することができる。
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
することができる。
例えばセンスアンプは上記実施例に限定されず、イン
バータを相補型MOSインバータ回路に変更したり、デプ
レションMOSFETをゲート・ドレイン間を短絡させたエン
ハンスメント型MOSFET又は抵抗などに変更することがで
きる。更にプリチャージ回路も上記実施例に限定されず
適宜の回路構成を採用することができる。但し、プリチ
ャージレベルはセンスアップの定常バイアス状態近傍の
レベルでなくてはならない。また、マスクROMにデータ
を保持させる手法はイオン注入コードマスク方式に限定
されず、コンタクトコードマスク方式などその他適宜の
方式を採用することができる。
バータを相補型MOSインバータ回路に変更したり、デプ
レションMOSFETをゲート・ドレイン間を短絡させたエン
ハンスメント型MOSFET又は抵抗などに変更することがで
きる。更にプリチャージ回路も上記実施例に限定されず
適宜の回路構成を採用することができる。但し、プリチ
ャージレベルはセンスアップの定常バイアス状態近傍の
レベルでなくてはならない。また、マスクROMにデータ
を保持させる手法はイオン注入コードマスク方式に限定
されず、コンタクトコードマスク方式などその他適宜の
方式を採用することができる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である縦型ROMに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、縦型並びに横型現在のマスクROMや横型
マスクROM、さらにはEPPOMやエレクトリカリ・イレーザ
ブル・アンド・プログラマブルROMなどの各種半導体記
憶装置に適用することができる。ここで、半導体記憶装
置とは不揮発性メモリ素子を用いたプログラマブルアレ
イロジックのような回路をも含む概念とされる。本発明
は少なくとも、選択されたメモリセルの状態に応じてビ
ット線を経由する電流引き抜き経路を形成したり形成し
なかったりすることによりメモリセルの状態に応じたデ
ータを読み出す条件のものに適用することができる。
明をその背景となった利用分野である縦型ROMに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、縦型並びに横型現在のマスクROMや横型
マスクROM、さらにはEPPOMやエレクトリカリ・イレーザ
ブル・アンド・プログラマブルROMなどの各種半導体記
憶装置に適用することができる。ここで、半導体記憶装
置とは不揮発性メモリ素子を用いたプログラマブルアレ
イロジックのような回路をも含む概念とされる。本発明
は少なくとも、選択されたメモリセルの状態に応じてビ
ット線を経由する電流引き抜き経路を形成したり形成し
なかったりすることによりメモリセルの状態に応じたデ
ータを読み出す条件のものに適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、コモンデータ線を予めセンスアップの定常
バイアス状態近傍までチャージアップするプリチャージ
回路を設けたから、スタンバイ状態からのデータ読み出
し、或いはコモンデータ線が未だデータ読み出しに供さ
れていないビット線に切り換え接続されるようなときに
も、センスアンプは、過大な電流変化とみなされるよう
なコモンデータ線の状態を検出しなくても済むようにな
り、これにより、センスアンプの出力レベルは不所望に
上昇されず、もってデータの高速読み出しを達成するこ
とができるという効果がある。
バイアス状態近傍までチャージアップするプリチャージ
回路を設けたから、スタンバイ状態からのデータ読み出
し、或いはコモンデータ線が未だデータ読み出しに供さ
れていないビット線に切り換え接続されるようなときに
も、センスアンプは、過大な電流変化とみなされるよう
なコモンデータ線の状態を検出しなくても済むようにな
り、これにより、センスアンプの出力レベルは不所望に
上昇されず、もってデータの高速読み出しを達成するこ
とができるという効果がある。
また、センスアンプが活性化されているときには既に
プリチャージ回路は非活性化されるから、センスアンプ
による電流変化検出感度を最良の状態にしてメモリセル
データの判定を行うことができるという効果がある。
プリチャージ回路は非活性化されるから、センスアンプ
による電流変化検出感度を最良の状態にしてメモリセル
データの判定を行うことができるという効果がある。
第１図は本発明の一実施例である縦型ROMの回路図、 第２図は第１図に示される縦型ROMの動作例を説明する
ためのタイミングチャートである。 BL1〜BLn……ビット線、Q1……メモリセル用MOSFET、Q2
1〜Q2n……カラム選択MOSFET、CD……コモンデータ線、
３……センスアンプ、Q4……MOSFET、４……インバー
タ、Q5……デプレションMOSFET、Q6……入力MOSFET、Q7
……パワースイッチMOSFET、Q8……ディスチャージMOSF
ET、▲▼……センスアンプ信号、５……プリチャー
ジ回路、Q14……チャージアップMOSFET、６……インバ
ータ、Q15……デプレションMOSFET、Q16……入力MOSFE
T、Q17……パワースイッチMOSFET、Q18……ディスチャ
ージMOSFET、▲▼……プリチャージ信号、７……タ
イミングジネレータ、８……アドレス変化検出回路。
ためのタイミングチャートである。 BL1〜BLn……ビット線、Q1……メモリセル用MOSFET、Q2
1〜Q2n……カラム選択MOSFET、CD……コモンデータ線、
３……センスアンプ、Q4……MOSFET、４……インバー
タ、Q5……デプレションMOSFET、Q6……入力MOSFET、Q7
……パワースイッチMOSFET、Q8……ディスチャージMOSF
ET、▲▼……センスアンプ信号、５……プリチャー
ジ回路、Q14……チャージアップMOSFET、６……インバ
ータ、Q15……デプレションMOSFET、Q16……入力MOSFE
T、Q17……パワースイッチMOSFET、Q18……ディスチャ
ージMOSFET、▲▼……プリチャージ信号、７……タ
イミングジネレータ、８……アドレス変化検出回路。
Claims (5)
- 【請求項１】選択されたメモリセルの状態に応じてビッ
ト線に電流変化を生じさせて、前記メモリセルのデータ
を読み出す半導体記憶装置であって、 複数のビット線のそれぞれを選択スイッチを介して共通
接続したコモンデータ線と、 前記コモンデータ線に接続され、所定のバイアス状態を
有し、前記電流変化を検出するセンスアンプと、 前記コモンデータ線を前記バイアス状態近傍までプリチ
ャージ可能なプリチャージ回路とを有し、 前記センスアンプは、活性状態に応じて前記コモンデー
タ線をチャージアップするチャージアップ素子と、前記
チャージアップ素子のコンダクタンスを前記コモンデー
タ線のチャージアップレベルに対して負帰還制御するた
めのインバータとを含み、活性状態において、前記コモ
ンデータ線の電流変化に応じた信号を前記インバータの
出力から得るものであり、 前記プリチャージ回路は、活性状態に応じて前記コモン
データ線をチャージアップするチャージアッブ素子と、
前記チャージアップ素子のコンダクタンスを前記コモン
データ線のチャージアップレベルに対して負帰還制御す
るためのインバータとを含み、前記バイアス状態近傍の
レベルまで前記コモンデータ線をチャージアップ可能に
されて成るものであることを特徴とする半導体記憶装
置。 - 【請求項２】選択されたメモリセルの状態に応じてビッ
ト線に電流変化を生じさせて、前記メモリセルのデータ
を読み出す半導体記憶装置であって、 複数のビット線のそれぞれを選択スイッチを介して共通
接続したコモンデータ線と、 前記コモデータ線に接続され、所定のバイアス状態を有
し、前記電流変化を検出するセンスアンプと、 前記コモンデータ線を前記バイアス状態近傍までプリシ
ャージ可能なプリチャージ回路とを有し、 前記センスアンプは、活性状態に応じて前記コモンデー
タ線をチャージアップするチャージアップ素子と、前記
チャージアッブ素子のコンダクタンスを前記コモンデー
タ線のチャージアップレベルに対して負帰還制御するた
めのインバータとを含み、 前記プリチャージ回路を所定期間活性化させた後に前記
センスアンプを活性化することを特徴とする半導体記憶
装置。 - 【請求項３】選択されたメモリセルの状態に応じてビッ
ト線に電流変化を生じさせて、前記メモリセルのデータ
を読み出す半導体記憶装置であって、 複数のビット線のそれぞれを選択スイッチを介して共通
接続したコモンデータ線と、 前記コモンデータ線に接続され、所定のバイアス状態を
有し、前記電流変化を検出するセンスアンプと、 前記コモンデータ線を前記バイアス状態近傍までプリチ
ャージ可能なプリチャージ回路とを有し、 前記プリチャージ回路は、活性状態に応じて前記コモン
データ線をチャージアップするチャージアップ素子と、
前記チャージアップ素子のコンダクタンスを前記コモン
データ線のチャージアッブレベルに対して負帰還制御す
るためのインバータとを含み、 前記プリチャージ回路を所定期間活性化させた後に前記
センスアンプを活性化することを特徴とする半導体記憶
装置。 - 【請求項４】前記メモリセルは、マスクROMのメモリセ
ルであることを特徴とする請求項１から３のいずれかに
記載の半導体記憶装置。 - 【請求項５】前記メモリセルは、EPROMのメモリセルで
あることを特徴とする請求項１から３のいずれかに記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13132989A JP2928539B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13132989A JP2928539B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310894A JPH02310894A (ja) | 1990-12-26 |
| JP2928539B2 true JP2928539B2 (ja) | 1999-08-03 |
Family
ID=15055403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13132989A Expired - Lifetime JP2928539B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2928539B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3587542B2 (ja) * | 1992-06-19 | 2004-11-10 | インテル・コーポレーション | 電力消費を節減する方法および装置 |
| JP2004199813A (ja) | 2002-12-19 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1989
- 1989-05-26 JP JP13132989A patent/JP2928539B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02310894A (ja) | 1990-12-26 |
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Legal Events
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