TWI626656B - 具有字元抹除與減少寫入干擾的非揮發性記憶體裝置 - Google Patents

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許志強
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Abstract

本發明提出一種非揮發性記憶體裝置包括多個記憶胞區塊。所述多個記憶胞區塊配置為記憶胞陣列。所述記憶胞區塊為一個抹除單元，各別包括多個記憶胞單元、第一字元線以及第二字元線。所述多個記憶胞單元各別包括第一記憶胞以及第二記憶胞。所述記憶胞陣列的每一行設置選擇信號線，並且所述選擇信號線透過多個N型電晶體耦接每一行當中的所述多個記憶胞區塊。所述多個記憶胞區塊依據每一行的所述選擇信號線提供的選擇信號來各別決定是否執行讀取操作、寫入操作或抹除操作。

Description

具有字元抹除與減少寫入干擾的非揮發性記憶體裝置
本發明是有關於一種記憶體裝置，且特別是有關於一種具有字元抹除與減少寫入干擾的非揮發性記憶體裝置。
非揮發性記憶體由於具有可多次進行資料的存入、讀取、抹除等動作，且存入的資料在斷電後也不會消失的優點，已廣泛採用在個人電腦和電子設備。隨著記憶體相關技術的進步，記憶體裝置的容量越來越大、尺寸越來越小，記憶胞抗寫入干擾能力越來越弱，將大幅地降低產品良率，而增加記憶體裝置的製造成本。由於面積的考量，資料抹除的單元區域越來越大，但小區域的資料抹除操作，對於使用者有極大的便利性。舉例來說，美國專利公開號：US20080123416公開一種非揮發性記憶體的電路架構設計，主要透過多個電晶體開關以及區域控制閘極線(local CG line)來達到減少記憶胞寫入干擾(program disturb)的功效。然而，此前案仍以大範圍的方式進行抹除操作，因此未有字元抹除(byte erase)的功能。再舉例來說，美國專利證書號：US9443594公開一種非揮發性記憶體的電路架構設計，主要透過多個P型電晶體開關以及區域控制閘極線來達到區域抹除的功能。然而，此前案仍以大範圍的方式進行寫入操作，因此仍未克服寫入干擾的問題。有鑑於此，以下將提出多個實施方式來克服上述問題。
本發明提供一種非揮發性記憶體裝置具有多個記憶胞區塊，並且這些記憶胞區塊可執行小區域性的資料讀取操作、資料寫入操作以及資料抹除操作，且可大幅減少記憶胞寫入干擾(program disturb)與達到字元抹除(byte erase)的功能。
本發明的非揮發性記憶體裝置包括多個記憶胞區塊。所述多個記憶胞區塊配置為記憶胞陣列。所述記憶胞區塊為一個抹除單元，各別包括多個記憶胞單元、第一字元線以及第二字元線。所述多個記憶胞單元各別包括第一記憶胞以及第二記憶胞。所述第一字元線耦接每一所述多個記憶胞單元的所述第一記憶胞，並且用以提供第一字元信號。所述第二字元線耦接每一所述多個記憶胞單元的所述第二記憶胞，並且用以提供第二字元信號。所述記憶胞陣列中的每一行設置選擇信號線。所述選擇信號線透過多個N型電晶體耦接每一行當中的所述多個記憶胞區塊。所述多個記憶胞區塊依據每一行的所述選擇信號線提供的選擇信號來各別決定是否執行讀取操作、寫入操作或抹除操作。
在本發明的一實施例中，上述的多個記憶胞區塊各別更包括區域抹除閘極線。所述區域抹除閘極線用以提供抹除電壓，並且透過第一N型電晶體耦接每一所述多個記憶胞單元的所述第一記憶胞以及所述第二記憶胞各別的抹除閘極。所述第一N型電晶體藉由控制端接收所述選擇信號，以決定是否提供所述抹除電壓至每一所述多個記憶胞單元的所述第一記憶胞以及所述第二記憶胞各別的所述抹除閘極。
在本發明的一實施例中，上述的多個記憶胞區塊各別更包括區域控制源極線。所述區域控制源極線用以提供源極信號，並且透過第二N型電晶體耦接每一所述多個記憶胞單元的共用源極。所述第二N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述源極信號提供至每一所述多個記憶胞單元的所述共用源極。
在本發明的一實施例中，上述的多個記憶胞區塊各別更包括區域控制閘極線。所述區域控制閘極線用以提供閘極信號，並且透過第三N型電晶體耦接每一所述多個記憶胞單元的控制閘極。所述第三N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述閘極信號提供至每一所述多個記憶胞單元的所述控制閘極。
在本發明的一實施例中，上述的多個記憶胞區塊各別的該區域控制源極線更耦接每一所述多個記憶胞單元的一控制閘極，以將提供的該源極信號作為一閘極信號，並且所述第二N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述閘極信號提供至每一所述多個記憶胞單元的所述控制閘極。
在本發明的一實施例中，上述的多個記憶胞區塊各別更包括全域控制源極線。所述全域控制源極線用以提供源極信號，並且耦接每一所述多個記憶胞區塊的所述多個記憶胞單元的共用源極。
在本發明的一實施例中，上述的多個記憶胞區塊各別的所述第一字元線以及所述第二字元線分別透過第四N型電晶體以及第五N型電晶體耦接每一所述多個記憶胞區塊的所述第一記憶胞以及所述第二記憶胞。所述第一字元線以及所述第二字元線分別用以提供適當電壓於讀取操作、寫入操作或抹除操作。所述第四N型電晶體以及所述第五N型電晶體分別藉由控制端接收所述選擇信號，以決定是否將適當電壓提供至每一所述多個記憶胞單元的所述第一記憶胞以及所述第二記憶胞。
在本發明的一實施例中，上述的第一字元信號以及第二字元信號為相同信號。
在本發明的一實施例中，上述的第一字元信號以及第二字元信號為不同信號。
在本發明的一實施例中，當上述多個記憶胞區塊的其中之一被選擇操作在所述寫入操作時，所述多個記憶胞區塊的其中之一接收的所述選擇信號的電壓高於或等於控制閘極電壓加上所述N型電晶體的臨界電壓。
在本發明的一實施例中，當上述多個記憶胞區塊的其中之一被選擇操作在所述抹除操作時，所述多個記憶胞區塊的其中之一接收的所述選擇信號的電壓高於或等於抹除電壓加上所述N型電晶體的臨界電壓。
基於上述，本發明的非揮發性記憶體裝置包括多個記憶胞區塊。本發明的非揮發性記憶體裝置可藉由多個N型電晶體來獨立控制每一個記憶胞區塊的操作模式。也就是說，本發明的非揮發性記憶體裝置可區域性的執行資料讀取操作、資料寫入操作或資料抹除操作。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個實施例來說明本發明，然而本發明不限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文（包括申請專利範圍）中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接至第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「信號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個信號。
圖1A為依照本發明之第一實施例所繪示的一種非揮發性記憶體裝置的電路圖。請參照圖1A，非揮發性記憶體裝置100包括多個記憶胞區塊，並且這些記憶胞區塊排列配置為記憶胞陣列。在本實施例中，一個記憶胞區塊110包括多個記憶胞單元111、位元線BL000、BL001~BL00N、第一字元線WL1、第二字元線WL2。位元線的數量等於記憶胞單元的數量，其中N為大於0的正整數。在本實施例中，一個記憶胞單元111耦接一個位元線。在記憶胞陣列中的每一行的記憶胞區塊110各別透過選擇信號線BSEL接收選擇信號，並且各別依據選擇信號來決定是否執行讀取操作(read)、寫入操作(program)或抹除操作(erase)，以使非揮發性記憶體裝置100可執行區域性的資料讀取、資料寫入或資料抹除。並且，在本實施例中，記憶胞區塊110更包括區域抹除閘極線EGL、區域控制源極線CSL以及區域控制閘極線CGL。
在本實施例中，在記憶胞陣列中的每一行(row)的記憶胞區塊110設置一個選擇信號線，並且在每一行當中的每一個記憶胞單元111設置一個位元線。在記憶胞陣列中的每一列(column)的記憶胞區塊110設置一個第一字元線WL1以及第二字元線WL2。基於上述各電壓信號條件，本實施例的非揮發性記憶體裝置100的各個記憶胞區塊110可獨立執行讀取操作、寫入操作或抹除操作。並且，本實施例的第一記憶胞MC1以及第二記憶胞MC2可用以接收相同字元信號，以使儲存相同資料信號，但本發明並不限於此。在一實施例中，第一記憶胞MC1以及第二記憶胞MC2也可分別透過第一字元線WL1以及第二字元線WL2接收不同字元信號，以分別儲存不同資料信號。
在本實施例中，區域抹除閘極線EGL用以提供抹除電壓。區域抹除閘極線EGL透過第一N型電晶體121耦接記憶胞區塊110當中的記憶胞單元111的第一記憶胞MC1以及第二記憶胞MC2各別的抹除閘極。在本實施例中，第一N型電晶體121藉由控制端自選擇信號線BSEL接收選擇信號，以決定是否透過抹除閘極線EGL提供抹除電壓至記憶胞單元111的第一記憶胞MC1以及第二記憶胞MC2各別的抹除閘極。
在本實施例中，區域控制源極線CSL用以提供源極信號。區域控制源極線CSL透過第二N型電晶體122耦接記憶胞單元111的共用源極。在本實施例中，第二N型電晶體122藉由控制端自選擇信號線BSEL接收選擇信號，以決定是否透過區域控制源極線CSL將源極信號提供至記憶胞單元111的共用源極。
在本實施例中，區域控制閘極線CGL用以提供閘極信號。區域控制閘極線CGL透過第三N型電晶體123耦接記憶胞單元111的控制閘極。在本實施例中，第三N型電晶體123藉由控制端自選擇信號線BSEL接收選擇信號，以決定是否透過區域控制閘極線CGL將閘極信號提供至記憶胞單元111的控制閘極。
在本實施例中，第一N型電晶體121、第二N型電晶體122以及第三N型電晶體123為N型金屬氧化物半導體場效電晶體(N type Metal-Oxide-Semiconductor Field-Effect Transistor, NMOS)。
據此，本實施例的在記憶胞陣列中的每一列(column)的記憶胞區塊110的每一個記憶胞單元111可選擇性的單獨進行資料寫入操作以及資料抹除操作。因此，本實施例的非揮發性記憶體裝置100可具有字元抹除(byte erase)的功能。並且，本實施例的非揮發性記憶體裝置100於寫入操作時，可有效降低寫入干擾的影響(program disturb less)。
為了使所屬技術領域的通常知識者可進一步了解本實施例所述具有字元抹除與減少寫入干擾的非揮發性記憶體裝置，因此以下進一步舉出各電壓偏壓條件的一實施範例說明之，但本發明並不限於此。下表1記載圖1A實施例當中的字元線WL1、WL2、位元線BL000、區域抹除閘極線EGL、區域控制閘極線CGL、區域控制源極線CSL以及選擇信號線BSEL分別在不同操作模式下提供的電壓偏壓條件。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td> </td><td> WL1/WL2 </td><td> BL000 </td><td> EGL </td><td> CGL </td><td> CSL </td><td> BSEL </td></tr><tr><td> 待命操作 </td><td> </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 讀取操作 </td><td> Sel </td><td> VCC </td><td> VBLR </td><td> 0 </td><td> VCC </td><td> 0 </td><td> ＞=VCC+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 寫入操作 </td><td> Sel </td><td> VWLP </td><td> IBL /VCC </td><td> VCGP </td><td> VCGP </td><td> VCSP </td><td> ＞=VCGP+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 抹除操作 </td><td> Sel </td><td> 0 </td><td> 0 </td><td> VEPE </td><td> 0 </td><td> 0 </td><td> ＞=VEPE+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr></TBODY></TABLE>表1
依據上述表1，符號Se1代表被選擇到的記憶胞單元的電壓偏壓條件。符號Unsel代表未被選擇到的記憶體單元的電壓信號條件。符號VCC代表系統電壓。符號VWLP代表字元寫入電壓。符號VBLR代表位元讀取電壓。符號IBL代表位元寫入電流。符號VCGP代表控制閘極寫入電壓。符號VCSP代表控制源極寫入電壓。符號VEPE代表抹除閘極抹除電壓。符號Vt代表N型電晶體的臨界電壓。
依據上述表1，選擇信號線BSEL提供的選擇信號可依據不同操作模式來決定。舉例來說，當記憶胞區塊110被選擇操作在讀取操作時，記憶胞區塊110接收的選擇信號的高於或等於系統電壓VCC加上N型電晶體的臨界電壓Vt。當記憶胞區塊110被選擇操作在寫入操作時，記憶胞區塊110接收的選擇信號的電壓高於或等於控制閘極電壓VCGP加上N型電晶體的臨界電壓Vt。當記憶胞區塊110被選擇操作在抹除操作時，記憶胞區塊110接收的選擇信號的電壓高於或等於抹除電壓VEPE加上N型電晶體的臨界電壓Vt。
再舉例來說，在一實施例中，上述的位元讀取電壓VBLR可為0.5~1伏特(V)。上述的字元寫入電壓VWLP可為0.8~1.5伏特。上述的位元寫入電流可為1~5微安培(uA)。上述的控制閘極寫入電壓VCGP可為7~10伏特。上述的控制源極寫入電壓VCSP可為4~6伏特。上述的抹除閘極抹除電壓VEPE可為9~12伏特。然而，上述各電壓偏壓條件可依據不同電路規格或產品需求對應設計之，本發明並不限於此。
圖1B為依照本發明之第一實施例所繪示的另一種非揮發性記憶體裝置的電路圖。請參照圖1B，非揮發性記憶體裝置100包括多個記憶胞區塊，並且這些記憶胞區塊排列配置為記憶胞陣列。在本實施例中，一個記憶胞區塊110包括多個記憶胞單元111、位元線BL000、BL001~BL00N、第一字元線WL1、第二字元線WL2。位元線的數量等於記憶胞單元的數量，其中N為大於0的正整數。在本實施例中，一個記憶胞單元111耦接一個位元線。在記憶胞陣列中的每一行的記憶胞區塊110各別透過選擇信號線BSEL接收選擇信號，並且各別依據選擇信號來決定是否執行讀取操作、寫入操作或抹除操作，以使非揮發性記憶體裝置100可執行區域性的資料讀取、資料寫入或資料抹除。並且，在本實施例中，記憶胞區塊110更包括區域抹除閘極線EGL以及區域控制源極線CSL。
在本實施例中，區域抹除閘極線EGL用以提供抹除電壓。區域抹除閘極線EGL透過第一N型電晶體121耦接記憶胞區塊110當中的記憶胞單元111的第一記憶胞MC1以及第二記憶胞MC2各別的抹除閘極。在本實施例中，第一N型電晶體121藉由控制端自選擇信號線BSEL接收選擇信號，以決定是否透過抹除閘極線EGL提供抹除電壓至記憶胞單元111的第一記憶胞MC1以及第二記憶胞MC2各別的抹除閘極。
在本實施例中，區域控制源極線CSL用以提供源極信號。區域控制源極線CSL透過第二N型電晶體122耦接記憶胞單元111的共用源極。在本實施例中，第二N型電晶體122藉由控制端自選擇信號線BSEL接收選擇信號，以決定是否透過區域控制源極線CSL將源極信號提供至記憶胞單元111的共用源極。
相較於圖1A實施例，本實施例的每一列的記憶胞區塊110的每一個記憶胞單元111的控制閘極分別耦接同一條信號線，並且耦接至區域控制源極線CSL，以將區域控制源極線CSL提供的源極信號作為閘極信號。也就是說，本實施例的每一列的記憶胞區塊110的每一個記憶胞單元111的共用源極與控制閘極由區域控制源極線CSL接收相同控制信號。
為了使所屬技術領域的通常知識者可進一步了解本實施例所述具有字元抹除與減少寫入干擾的非揮發性記憶體裝置，因此以下進一步舉出各電壓偏壓條件的一實施範例說明之，但本發明並不限於此。下表2記載圖1B實施例當中的字元線WL1、WL2、位元線BL000、區域抹除閘極線EGL、區域控制源極線CSL以及選擇信號線BSEL分別在不同操作模式下提供的電壓偏壓條件。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td> </td><td> WL1/WL2 </td><td> BL000 </td><td> EGL </td><td> CSL </td><td> BSEL </td></tr><tr><td> 待命操作 </td><td> </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 讀取操作 </td><td> Sel </td><td> VCC </td><td> VBLR </td><td> 0 </td><td> 0 </td><td> ＞=VCC+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 寫入操作 </td><td> Sel </td><td> VWLP </td><td> IBL /VCC </td><td> VCSP </td><td> VCSP </td><td> ＞=VCSP+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 抹除操作 </td><td> Sel </td><td> 0 </td><td> 0 </td><td> VEPE </td><td> 0 </td><td> ＞=VEPE+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr></TBODY></TABLE>表2
依據上述表2，選擇信號線BSEL提供的選擇信號可依據不同操作模式來決定。並且，有關於本實施例的選擇信號的各種偏壓條件、選擇信號線、位元線以及字元線相關技術特徵以及實施方式可參照上述圖1A實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
圖2為依照本發明之第二實施例所繪示的一種非揮發性記憶體裝置的電路圖。請參照圖2，非揮發性記憶體裝置200包括多個記憶胞區塊，並且這些記憶胞區塊排列配置為記憶胞陣列。在本實施例中，一個記憶胞區塊210包括多個記憶胞單元211、位元線BL000、BL001~BL00N、第一字元線WL1、第二字元線WL2。位元線的數量等於記憶胞單元的數量，其中N為大於0的正整數。在本實施例中，一個記憶胞單元211耦接一個位元線。在記憶胞陣列中的每一行的記憶胞區塊210各別透過選擇信號線BSEL接收選擇信號，並且各別依據選擇信號來決定是否執行讀取操作、寫入操作或抹除操作，以使非揮發性記憶體裝置100可執行區域性的資料讀取、資料寫入或資料抹除。並且，在本實施例中，記憶胞區塊210更包括區域抹除閘極線EGL、全域控制源極線CSL’以及區域控制閘極線CGL。
在本實施例中，區域抹除閘極線EGL用以提供抹除電壓。區域抹除閘極線EGL透過第一N型電晶體221耦接記憶胞區塊210當中的記憶胞單元211的第一記憶胞MC1以及第二記憶胞MC2各別的抹除閘極。在本實施例中，第一N型電晶體221藉由控制端自選擇信號線BSEL接收選擇信號，以決定是否透過抹除閘極線EGL提供抹除電壓至記憶胞單元211的第一記憶胞MC1以及第二記憶胞MC2各別的抹除閘極。
在本實施例中，每一列的記憶胞區塊210設置一個全域控制源極線CSL’。相較於圖1A實施例，本實施例的全域控制源極線CSL’用以提供源極信號至每一列的記憶胞區塊210當中的每一個記憶胞單元211的共用源極。
在本實施例中，區域控制閘極線CGL用以提供閘極信號。區域控制閘極線CGL透過第三N型電晶體223耦接記憶胞單元211的控制閘極。在本實施例中，第三N型電晶體223藉由控制端自選擇信號線BSEL接收選擇信號，以決定是否透過區域控制閘極線CGL將閘極信號提供至記憶胞單元211的控制閘極。
為了使所屬技術領域的通常知識者可進一步了解本實施例所述具有字元抹除與減少寫入干擾的非揮發性記憶體裝置，因此以下進一步舉出各電壓偏壓條件的一實施範例說明之，但本發明並不限於此。下表3記載圖2實施例當中的字元線WL1、WL2、位元線BL000、區域抹除閘極線EGL、區域控制閘極線CGL、全域控制源極線CSL’以及選擇信號線BSEL分別在不同操作模式下提供的電壓偏壓條件。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td> </td><td> WL1/WL2 </td><td> BL000 </td><td> EGL </td><td> CGL </td><td> CSL’ </td><td> BSEL </td></tr><tr><td> 待命操作 </td><td> </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 讀取操作 </td><td> Sel </td><td> VCC </td><td> VBLR </td><td> 0 </td><td> VCC </td><td> 0 </td><td> ＞=VCC+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 寫入操作 </td><td> Sel </td><td> VWLP </td><td> IBL /VCC </td><td> VCGP </td><td> VCGP </td><td> VCSP </td><td> ＞=VCGP+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 抹除操作 </td><td> Sel </td><td> 0 </td><td> 0 </td><td> VEPE </td><td> 0 </td><td> 0 </td><td> ＞=VEPE+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr></TBODY></TABLE>表3
依據上述表3，選擇信號線BSEL提供的選擇信號可依據不同操作模式來決定。有關於本實施例的選擇信號的各種偏壓條件、選擇信號線、位元線以及字元線相關技術特徵以及實施方式可參照上述圖1A實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
圖3A為依照本發明之第一實施例以及第二實施例所繪示的一種記憶胞的結構示意圖。圖3B為依照本發明之第一實施例以及第二實施例所繪示的另一種記憶胞的結構示意圖。
請參照圖3A，第一實施例以及第二實施例所適用的記憶胞的詳細結構可如圖3A所示。在圖3A實施例中，記憶胞MC1以及記憶胞MC2具有對稱結構，其中記憶胞MC1以及記憶胞MC2各別包括堆疊結構320、輔助閘介電層330、抹除閘介電層332、浮置閘極340、穿隧介電層342、共用源極CS、汲極348、控制閘極CG以及閘間介電層352。此外，基底300上更具有層間絕緣層360、插塞362與位元線364。堆疊結構320從基底300起依序由閘介電層322、輔助閘極324、絕緣層326以及抹除閘極EP構成。閘介電層322例如是設置於輔助閘極324與基底300之間。閘介電層322的材質例如是氧化矽。閘介電層322的厚度例如小於或等於穿隧介電層342的厚度。其中浮置閘極340例如是設置於堆疊結構320之第一側的側壁，且此浮置閘極340的頂部具有轉角部341。抹除閘極EP包覆浮置閘極340的轉角部341。此轉角部341角度小於或等於90度。
在本實施例中，抹除閘極EP耦接上述第一實施例以及第二實施例的抹除閘極線。共用源極CS耦接上述第一實施例以及第二實施例所述的控制源極線。控制閘極CG耦接上述第一實施例以及第二實施例所述的控制閘極線。輔助閘極324耦接上述第一實施例以及第二實施例所述的字元線。位元線364為上述第一實施例以及第二實施例所述位元線。
請參照圖3B，第一實施例以及第二實施例所適用的記憶胞的詳細結構亦可如圖3B所示。在圖3B實施例中，記憶胞MC1以及記憶胞MC2具有對稱結構，其中記憶胞MC1以及記憶胞MC2各別包括堆疊結構320’、輔助閘介電層330’、抹除閘介電層332’、浮置閘極340’、穿隧介電層342’、共用源極CS、汲極348’、控制閘極CG以及閘間介電層352’。此外，基底300’上更具有層間絕緣層360’、插塞362’與位元線364’。堆疊結構320’從基底300’起依序由閘介電層322’、輔助閘極324’、絕緣層326’以及抹除閘極EP構成。閘介電層322’例如是設置於輔助閘極324’與基底300’之間。閘介電層322’的材質例如是氧化矽。閘介電層322’的厚度例如小於或等於穿隧介電層342’的厚度。浮置閘極340’例如是設置於堆疊結構320’之第一側的側壁，且此浮置閘極340’的頂部具有轉角部341’。此轉角部341’鄰近抹除閘極EP，且此轉角部341’高度落於抹除閘極EP高度間。此轉角部341’角度小於或等於90度。
值得注意的是，圖3A以及圖3B的記憶胞的具體結構可適用於圖1A、1B實施例以及圖2實施例的記憶胞，但本發明並不限於此。上述圖1A、1B實施例以及圖2實施例的記憶胞的結構特徵也可依據使用者需求以及記憶體電路配置方式對應設計之。
圖4為依照本發明之第三實施例所繪示的一種非揮發性記憶體裝置的電路圖。請參照圖4，非揮發性記憶體裝置400包括多個記憶胞區塊，並且這些記憶胞區塊排列配置為記憶胞陣列。在本實施例中，一個記憶胞區塊410包括多個記憶胞單元411、位元線BL000、BL001~BL00N、第一字元線WL1、第二字元線WL2。位元線的數量等於記憶胞單元的數量，其中N為大於0的正整數。在本實施例中，一個記憶胞單元411耦接一個位元線。在記憶胞陣列中的每一行的記憶胞區塊410各別透過選擇信號線BSEL接收選擇信號，並且各別依據選擇信號來決定是否執行讀取操作、寫入操作或抹除操作，以使非揮發性記憶體裝置400可執行區域性的資料讀取、資料寫入或資料抹除。並且，在本實施例中，記憶胞區塊410更包括區域抹除閘極線EGL以及區域控制源極線CSL。
在本實施例中，區域抹除閘極線EGL透過第一N型電晶體421耦接記憶胞單元411，以及區域控制源極線CSL透過第二N型電晶體422耦接記憶胞單元411。然而，相較於上述圖1實施例，本實施例的非揮發性記憶體裝置400不包括區域控制閘極線CGL。本實施例的其他相關電路特徵以及操作方法可參照上述圖1實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
為了使所屬技術領域的通常知識者可進一步了解本實施例所述具有字元抹除與減少寫入干擾的非揮發性記憶體裝置，因此以下進一步舉出各電壓偏壓條件的一實施範例說明之，但本發明並不限於此。下表4記載圖4實施例當中的字元線WL1、WL2、位元線BL000、區域抹除閘極線EGL、區域控制源極線CSL以及選擇信號線BSEL分別在不同操作模式下提供的電壓偏壓條件。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td> </td><td> WL1/WL2 </td><td> BL000 </td><td> EGL </td><td> CSL </td><td> BSEL </td></tr><tr><td> 待命操作 </td><td> </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 讀取操作 </td><td> Sel </td><td> VCC </td><td> VBLR </td><td> 0 </td><td> 0 </td><td> ＞=VCC+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 寫入操作 </td><td> Sel </td><td> VWLP </td><td> IBL /VCC </td><td> VCSP </td><td> VCSP </td><td> ＞=VCSP+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 抹除操作 </td><td> Sel </td><td> 0 </td><td> 0 </td><td> VEPE </td><td> 0 </td><td> ＞=VEPE+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr></TBODY></TABLE>表4
依據上述表4，選擇信號線BSEL提供的選擇信號可依據不同操作模式來決定。並且，有關於本實施例的選擇信號的各種偏壓條件、選擇信號線、位元線以及字元線相關技術特徵以及實施方式可參照上述圖1A實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
圖5A為依照本發明之第三實施例所繪示的一種記憶胞的結構示意圖。圖5B為依照本發明之第三實施例所繪示的另一種記憶胞的結構示意圖。
請參照圖5A，上述圖4實施例所適用的記憶胞的詳細結構可例如圖5A所示。在本實施例中，記憶胞MC1以及記憶胞MC2具有對稱結構，其中記憶胞MC1以及記憶胞MC2各別包括堆疊結構520、輔助閘介電層530、抹除閘介電層532、浮置閘極540、穿隧介電層542、共用源極CS、汲極548以及閘間介電層552。此外，基底500上更具有層間絕緣層560、插塞562與位元線564。堆疊結構520從基底500起依序由閘介電層522、輔助閘極524、絕緣層526以及抹除閘極EP構成。然而，相較於圖3A實施例，本實施例的記憶胞MC1以及記憶胞MC2不包括控制閘極。另外，本實施例的相關記憶胞的各結構的詳細描述可參照上述圖3A實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
請參照圖5B，上述圖4實施例所適用的記憶胞的詳細結構也可例如圖5B所示。在本實施例中，記憶胞MC1以及記憶胞MC2具有對稱結構，其中記憶胞MC1以及記憶胞MC2各別包括堆疊結構520’、輔助閘介電層530’、抹除閘介電層532’、浮置閘極540’、穿隧介電層542’、共用源極CS、汲極548’以及閘間介電層552’。此外，基底500’上更具有層間絕緣層560’、插塞562’與位元線564’。堆疊結構520’從基底500’起依序由閘介電層522’、輔助閘極524’、絕緣層526’以及抹除閘極EP構成。然而，相較於圖3B實施例，本實施例的記憶胞MC1以及記憶胞MC2不包括控制閘極。另外，本實施例的相關記憶胞的各結構的詳細描述可參照上述圖3B實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
值得注意的是，圖5A以及圖5B的記憶胞的具體結構可適用於圖4實施例的記憶胞，但本發明並不限於此。上述圖4實施例的結構特徵也可依據使用者需求以及記憶體電路配置方式對應設計之。
圖6A為依照本發明之第四實施例所繪示的一種非揮發性記憶體裝置的電路圖。請參照圖6A，非揮發性記憶體裝置600包括多個記憶胞區塊，並且這些記憶胞區塊排列配置為記憶胞陣列。在本實施例中，一個記憶胞區塊610包括多個記憶胞單元611、位元線BL000、BL001~BL00N、第一字元線WL1、第二字元線WL2。位元線的數量等於記憶胞單元的數量，其中N為大於0的正整數。在本實施例中，一個記憶胞單元611耦接一個位元線。在記憶胞陣列中的每一行的記憶胞區塊610各別透過選擇信號線BSEL接收選擇信號，並且各別依據選擇信號來決定是否執行讀取操作、寫入操作或抹除操作，以使非揮發性記憶體裝置600可執行區域性的資料讀取、資料寫入或資料抹除。並且，在本實施例中，記憶胞區塊610更包括區域控制源極線CSL以及區域控制閘極線CGL。
在本實施例中，區域控制源極線CSL透過第二N型電晶體622耦接記憶胞單元611，以及區域控制閘極線CGL透過第三N型電晶體623耦接記憶胞單元611。然而，相較於上述圖1實施例，本實施例的非揮發性記憶體裝置600不包括區域抹除閘極線EGL。在本實施例中，非揮發性記憶體裝置600的每一個記憶胞區塊610各別透過第四N型電晶體624以及第五N型電晶體625分別耦接第一字元線WL1以及第二字元線WL2。在本實施例中，第四N型電晶體624以及第五N型電晶體625為N型金屬氧化物半導體場效電晶體。
在本實施例中，非揮發性記憶體裝置600的每一個記憶胞區塊610可各別藉由第一字元線WL1以及第二字元線WL2接收抹除電壓。也就是說，相較於上述圖1A實施例，本實施例的非揮發性記憶體裝置600的每一個記憶胞區塊610可各別依據第一字元線WL1以及第二字元線WL2是否接收抹除電壓，來決定執行抹除操作。
為了使所屬技術領域的通常知識者可進一步了解本實施例所述具有字元抹除與減少寫入干擾的非揮發性記憶體裝置，因此以下進一步舉出各電壓偏壓條件的一實施範例說明之，但本發明並不限於此。下表5記載圖6A實施例當中的字元線WL1、WL2、位元線BL000、區域控制閘極線CGL、區域控制源極線CSL以及選擇信號線BSEL分別在不同操作模式下提供的電壓偏壓條件。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td> </td><td> WL1/WL2 </td><td> BL000 </td><td> CGL </td><td> CSL </td><td> BSEL </td></tr><tr><td> 待命操作 </td><td> </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 讀取操作 </td><td> Sel </td><td> VCC </td><td> VBLR </td><td> VCC </td><td> 0 </td><td> ＞=VCC+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 寫入操作 </td><td> Sel </td><td> VWLP </td><td> IBL /VCC </td><td> VCGP </td><td> VCSP </td><td> ＞=VCGP+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 抹除操作 </td><td> Sel </td><td> VEPE </td><td> 0 </td><td> 0 </td><td> 0 </td><td> ＞=VEPE+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr></TBODY></TABLE>表5
依據上述表5，選擇信號線BSEL提供的選擇信號可依據不同操作模式來決定。而相較於圖1A實施例，當記憶胞區塊611被選擇操作在抹除操作時，本實施例的第一字元線WL1以及第二字元線WL2可分別提供抹除電壓VEPE。並且，有關於本實施例的選擇信號的各種偏壓條件、選擇信號線、位元線以及字元線相關技術特徵以及實施方式可參照上述圖1A實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
圖6B為依照本發明之第四實施例所繪示的一種非揮發性記憶體裝置的電路圖。請參照圖6B，非揮發性記憶體裝置600包括多個記憶胞區塊，並且這些記憶胞區塊排列配置為記憶胞陣列。在本實施例中，一個記憶胞區塊610包括多個記憶胞單元611、位元線BL000、BL001~BL00N、第一字元線WL1、第二字元線WL2。位元線的數量等於記憶胞單元的數量，其中N為大於0的正整數。在本實施例中，一個記憶胞單元611耦接一個位元線。在記憶胞陣列中的每一行的記憶胞區塊610各別透過選擇信號線BSEL接收選擇信號，並且各別依據選擇信號來決定是否執行讀取操作、寫入操作或抹除操作，以使非揮發性記憶體裝置600可執行區域性的資料讀取、資料寫入或資料抹除。並且，在本實施例中，記憶胞區塊610更包括區域控制源極線CSL。
在本實施例中，區域控制源極線CSL透過第二N型電晶體622耦接記憶胞單元611。並且，每一列的記憶胞區塊610的每一個記憶胞單元611的控制閘極分別耦接同一條信號線，並且耦接至區域控制源極線CSL，以將區域控制源極線CSL提供的源極信號作為閘極信號。也就是說，本實施例的每一列的記憶胞區塊610的每一個記憶胞單元611的共用源極與控制閘極由區域控制源極線CSL接收相同控制信號。
然而，相較於上述圖1A實施例，本實施例的非揮發性記憶體裝置600不包括區域抹除閘極線EGL。在本實施例中，非揮發性記憶體裝置600的每一個記憶胞區塊610各別透過第四N型電晶體624以及第五N型電晶體625分別耦接第一字元線WL1以及第二字元線WL2。在本實施例中，第四N型電晶體624以及第五N型電晶體625為N型金屬氧化物半導體場效電晶體。
在本實施例中，非揮發性記憶體裝置600的每一個記憶胞區塊610可各別藉由第一字元線WL1以及第二字元線WL2接收抹除電壓。也就是說，相較於上述圖1A實施例，本實施例的非揮發性記憶體裝置600的每一個記憶胞區塊610可各別依據第一字元線WL1以及第二字元線WL2是否接收抹除電壓，來決定執行抹除操作。
為了使所屬技術領域的通常知識者可進一步了解本實施例所述具有字元抹除與減少寫入干擾的非揮發性記憶體裝置，因此以下進一步舉出各電壓偏壓條件的一實施範例說明之，但本發明並不限於此。下表6記載圖6B實施例當中的字元線WL1、WL2、位元線BL000、區域控制源極線CSL以及選擇信號線BSEL分別在不同操作模式下提供的電壓偏壓條件。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td> </td><td> WL1/WL2 </td><td> BL000 </td><td> CSL </td><td> BSEL </td></tr><tr><td> 待命操作 </td><td> </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 讀取操作 </td><td> Sel </td><td> VCC </td><td> VBLR </td><td> 0 </td><td> ＞=VCC+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 寫入操作 </td><td> Sel </td><td> VWLP </td><td> IBL /VCC </td><td> VCSP </td><td> ＞=VCSP+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 抹除操作 </td><td> Sel </td><td> VEPE </td><td> 0 </td><td> 0 </td><td> ＞=VEPE+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr></TBODY></TABLE>表6
依據上述表6，選擇信號線BSEL提供的選擇信號可依據不同操作模式來決定。而相較於圖1A實施例，當記憶胞區塊611被選擇操作在抹除操作時，本實施例的第一字元線WL1以及第二字元線WL2可分別提供抹除電壓VEPE。並且，有關於本實施例的選擇信號的各種偏壓條件、選擇信號線、位元線以及字元線相關技術特徵以及實施方式可參照上述圖1A實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
圖7為依照本發明之第五實施例所繪示的一種非揮發性記憶體裝置的電路圖。請參照圖7，非揮發性記憶體裝置700包括多個記憶胞區塊，並且這些記憶胞區塊排列配置為記憶胞陣列。在本實施例中，一個記憶胞區塊710包括多個記憶胞單元711、位元線BL000、BL001~BL00N、第一字元線WL1、第二字元線WL2。位元線的數量等於記憶胞單元的數量，其中N為大於0的正整數。在本實施例中，一個記憶胞單元711耦接一個位元線。在記憶胞陣列中的每一行的記憶胞區塊710各別透過選擇信號線BSEL接收選擇信號，並且各別依據選擇信號來決定是否執行讀取操作、寫入操作或抹除操作，以使非揮發性記憶體裝置700可執行區域性的資料讀取、資料寫入或資料抹除。並且，在本實施例中，記憶胞區塊710更包括全域控制源極線CSL’以及區域控制閘極線CGL。
在本實施例中，每一列的記憶胞區塊710設置一個全域控制源極線CSL’。全域控制源極線CSL’用以提供源極信號至每一列的記憶胞區塊710當中的每一個記憶胞單元711的共用源極。
在本實施例中，區域控制閘極線CGL透過第三N型電晶體723耦接記憶胞單元711。然而，相較於上述圖1實施例，本實施例的非揮發性記憶體裝置700不包括區域抹除閘極線EGL。在本實施例中，非揮發性記憶體裝置700的每一個記憶胞區塊710各別透過第四N型電晶體724以及第五N型電晶體725分別耦接第一字元線WL1以及第二字元線WL2。在本實施例中，第四N型電晶體724以及第五N型電晶體725為N型金屬氧化物半導體場效電晶體。
在本實施例中，非揮發性記憶體裝置700的每一個記憶胞區塊710可各別藉由第一字元線WL1以及第二字元線WL2接收抹除電壓。也就是說，相較於上述圖1實施例，本實施例的非揮發性記憶體裝置700的每一個記憶胞區塊710可各別依據第一字元線WL1以及第二字元線WL2是否接收抹除電壓，來決定執行抹除操作。
為了使所屬技術領域的通常知識者可進一步了解本實施例所述具有字元抹除與減少寫入干擾的非揮發性記憶體裝置，因此以下進一步舉出各電壓偏壓條件的一實施範例說明之，但本發明並不限於此。下表7記載圖7實施例當中的字元線WL1、WL2、位元線BL000、區域控制閘極線CGL、全域控制源極線CSL’以及選擇信號線BSEL分別在不同操作模式下提供的電壓偏壓條件。 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> </td><td> </td><td> WL1/WL2 </td><td> BL000 </td><td> CGL </td><td> CSL’ </td><td> BSEL </td></tr><tr><td> 待命操作 </td><td> </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 讀取操作 </td><td> Sel </td><td> VCC </td><td> VBLR </td><td> VCC </td><td> 0 </td><td> ＞=VCC+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 寫入操作 </td><td> Sel </td><td> VWLP </td><td> IBL /VCC </td><td> VCGP </td><td> VCSP </td><td> ＞=VCGP+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr><tr><td> 抹除操作 </td><td> Sel </td><td> VEPE </td><td> 0 </td><td> 0 </td><td> 0 </td><td> ＞=VEPE+Vt </td></tr><tr><td> Unsel </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td></tr></TBODY></TABLE>表7
依據上述表7，選擇信號線BSEL提供的選擇信號可依據不同操作模式來決定。而相較於圖1A實施例，當記憶胞區塊710被選擇操作在抹除操作時，本實施例的第一字元線WL1以及第二字元線WL2可分別提供抹除電壓VEPE。有關於本實施例的選擇信號的各種偏壓條件、選擇信號線、位元線以及字元線相關技術特徵以及實施方式可參照上述圖1A實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
圖8A為依照本發明之第四實施例以及第五實施例所繪示的一種記憶胞的結構示意圖。圖8B為依照本發明之第四實施例以及第五實施例所繪示的另一種記憶胞的結構示意圖。
請參照圖8A，上述圖6A、圖6B以及圖7實施例所適用的記憶胞的詳細結構可例如圖8A所示。在本實施例中，記憶胞MC1以及記憶胞MC2具有對稱結構，其中記憶胞MC1以及記憶胞MC2各別包括堆疊結構820、輔助閘介電層830、抹除閘介電層832、浮置閘極840、穿隧介電層842、共用源極CS、汲極848、控制閘極CG以及閘間介電層852。此外，基底800上更具有層間絕緣層860、插塞862與位元線864。堆疊結構820從基底800起依序由閘介電層822以及輔助閘極824構成。然而，相較於圖3A實施例，本實施例的記憶胞MC1以及記憶胞MC2不包括抹除閘極。另外，本實施例的相關記憶胞的各結構的詳細描述可參照上述圖3A實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
請參照圖8B，上述圖6A、圖6B以及圖7實施例所適用的記憶胞的詳細結構可例如圖8B所示。在本實施例中，記憶胞MC1以及記憶胞MC2具有對稱結構，其中記憶胞MC1以及記憶胞MC2各別包括堆疊結構820’、輔助閘介電層830’、抹除閘介電層832’、浮置閘極840’、穿隧介電層842’、共用源極CS、汲極848’、控制閘極CG以及閘間介電層852’。此外，基底800’上更具有層間絕緣層860’、插塞862’與位元線864’。堆疊結構820’從基底800’起依序由閘介電層822’以及輔助閘極824’構成。然而，相較於圖3B實施例，本實施例的記憶胞MC1以及記憶胞MC2不包括抹除閘極。另外，本實施例的相關記憶胞的各結構的詳細描述可參照上述圖3B實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
綜上所述，本發明的非揮發性記憶體裝置包括多個記憶胞區塊，並且可藉由多個N型電晶體來獨立控制每一個記憶胞區塊的操作模式。本發明的非揮發性記憶體裝置可藉由選擇信號線輸出選擇信號至這些N型電晶體的控制端，以獨立控制每一個記憶胞區塊是否接收讀取電壓、寫入電壓或抹除電壓等，以使有效地執行區域性的資料讀取操作、資料寫入操作或資料抹除操作。據此，本發明的非揮發性記憶體裝置可具有字元抹除的功能。並且，本實施例的非揮發性記憶體裝置於寫入操作時，可有效降低寫入干擾的影響。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、400、600、700‧‧‧非揮發性記憶體裝置
110、210、410、610、710‧‧‧記憶胞區塊
111、211、411、611、711‧‧‧記憶胞單元
121、122、123、221、223、421、422、622、623、624、625、723、724、725‧‧‧N型電晶體
300、300’、500、500’、800、800’‧‧‧基底
320、320’、520、520’、820、820’‧‧‧堆疊結構
322、322’、522、522’、822、822’‧‧‧閘介電層
324、324’、524、524’、824、824’‧‧‧輔助閘極
326、326’、526、526’‧‧‧絕緣層
330、330’、530、530’、830、830’‧‧‧輔助閘介電層
332、332’、532、532’、832、832’‧‧‧抹除閘介電層
340、340’、540、540’、840、840’‧‧‧浮置閘極
341、341’、541、541’、841、841’‧‧‧轉角部
342、342’、542、542’、842、842’‧‧‧穿隧介電層
348、348’、548、548’、848、848’‧‧‧汲極
352、352’、552、552’、852、852’‧‧‧閘間介電層
360、360’、560、560’、860、860’‧‧‧層間絕緣層
362、362’、562、562’、862、862’‧‧‧插塞
364、364’、564、564’、864、864’‧‧‧位元線
BSEL‧‧‧選擇信號線
BL000、BL001、BL00N‧‧‧位元線
CG‧‧‧控制閘極
CS‧‧‧共用源極
CSL、CSL’‧‧‧控制源極線
CGL‧‧‧控制閘極線
EP‧‧‧抹除閘極
EGL‧‧‧抹除閘極線
MC1、MC2‧‧‧記憶胞
WL1、WL2‧‧‧字元線
圖1A為依照本發明之第一實施例所繪示的一種非揮發性記憶體裝置的電路圖。 圖1B為依照本發明之第一實施例所繪示的另一種非揮發性記憶體裝置的電路圖。 圖2為依照本發明之第二實施例所繪示的一種非揮發性記憶體裝置的電路圖。 圖3A為依照本發明之第一實施例以及第二實施例所繪示的一種記憶胞的結構示意圖。 圖3B為依照本發明之第一實施例以及第二實施例所繪示的另一種記憶胞的結構示意圖。 圖4為依照本發明之第三實施例所繪示的一種非揮發性記憶體裝置的電路圖。 圖5A為依照本發明之第三實施例所繪示的一種記憶胞的結構示意圖。 圖5B為依照本發明之第三實施例所繪示的另一種記憶胞的結構示意圖。 圖6A為依照本發明之第四實施例所繪示的一種非揮發性記憶體裝置的電路圖。 圖6B為依照本發明之第四實施例所繪示的另一種非揮發性記憶體裝置的電路圖。 圖7為依照本發明之第五實施例所繪示的一種非揮發性記憶體裝置的電路圖。 圖8A為依照本發明之第四實施例以及第五實施例所繪示的一種記憶胞的結構示意圖。 圖8B為依照本發明之第四實施例以及第五實施例所繪示的另一種記憶胞的結構示意圖。

Claims (17)

  1. 一種非揮發性記憶體裝置，包括： 多個記憶胞區塊，配置為一記憶胞陣列，其中所述記憶胞區塊各別包括： 多個記憶胞單元，各別包括一第一記憶胞以及一第二記憶胞； 一第一字元線，耦接每一所述多個記憶胞單元的所述第一記憶胞，並且提供一第一字元信號；以及 一第二字元線，耦接每一所述多個記憶胞單元的所述第二記憶胞，並且提供一第二字元信號， 其中所述記憶胞陣列中的每一行設置一選擇信號線，並且所述選擇信號線透過多個N型電晶體耦接每一行當中的所述多個記憶胞區塊，其中所述多個記憶胞區塊依據每一行的所述選擇信號線提供的一選擇信號來各別決定是否執行一讀取操作、一寫入操作或一抹除操作。
  2. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中所述多個記憶胞區塊各別更包括： 一區域抹除閘極線，用以提供一抹除電壓，並且透過一第一N型電晶體耦接每一所述多個記憶胞單元的所述第一記憶胞以及所述第二記憶胞各別的一抹除閘極， 其中所述第一N型電晶體藉由控制端接收所述選擇信號，以決定是否提供所述抹除電壓至每一所述多個記憶胞單元的所述第一記憶胞以及所述第二記憶胞各別的所述抹除閘極。
  3. 如申請專利範圍第2項所述的非揮發性記憶體裝置，其中所述多個記憶胞區塊各別更包括： 一區域控制源極線，用以提供一源極信號，並且透過一第二N型電晶體耦接每一所述多個記憶胞單元的一共用源極， 其中所述第二N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述源極信號提供至每一所述多個記憶胞單元的所述共用源極。
  4. 如申請專利範圍第3項所述的非揮發性記憶體裝置，其中所述多個記憶胞區塊各別更包括： 一區域控制閘極線，用以提供一閘極信號，並且透過一第三N型電晶體耦接每一所述多個記憶胞單元的一控制閘極， 其中所述第三N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述閘極信號提供至每一所述多個記憶胞單元的所述控制閘極。
  5. 如申請專利範圍第3項所述的非揮發性記憶體裝置，其中所述多個記憶胞區塊各別的該區域控制源極線更耦接每一所述多個記憶胞單元的一控制閘極，以將提供的該源極信號作為一閘極信號，並且所述第二N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述閘極信號提供至每一所述多個記憶胞單元的所述控制閘極。
  6. 如申請專利範圍第2項所述的非揮發性記憶體裝置，更包括： 一全域控制源極線，用以提供一源極信號，並且耦接每一所述多個記憶胞區塊的所述多個記憶胞單元的一共用源極。
  7. 如申請專利範圍第6項所述的非揮發性記憶體裝置，其中所述多個記憶胞區塊各別更包括： 一區域控制閘極線，用以提供一閘極信號，並且透過一第三N型電晶體耦接每一所述多個記憶胞單元的一控制閘極， 其中所述第三N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述閘極信號提供至每一所述多個記憶胞單元的所述控制閘極。
  8. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中所述多個記憶胞區塊各別的所述第一字元線以及所述第二字元線分別透過一第四N型電晶體以及一第五N型電晶體耦接每一所述多個記憶胞區塊的所述第一記憶胞以及所述第二記憶胞，並且所述第一字元線以及所述第二字元線分別用以提供所述抹除電壓， 其中所述第四N型電晶體以及所述第五N型電晶體分別藉由控制端接收所述選擇信號，以決定是否將所述抹除電壓提供至每一所述多個記憶胞單元的所述第一記憶胞以及所述第二記憶胞。
  9. 如申請專利範圍第8項所述的非揮發性記憶體裝置，其中所述多個記憶胞區塊各別更包括： 一區域控制源極線，用以提供一源極信號，並且透過一第二N型電晶體耦接每一所述多個記憶胞單元的一共用源極， 其中所述第二N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述源極信號提供至每一所述多個記憶胞單元的所述共用源極。
  10. 如申請專利範圍第9項所述的非揮發性記憶體裝置，其中所述多個記憶胞區塊各別更包括： 一區域控制閘極線，用以提供一閘極信號，並且透過一第三N型電晶體耦接每一所述多個記憶胞單元的一控制閘極， 其中所述第三N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述閘極信號提供至每一所述多個記憶胞單元的所述控制閘極。
  11. 如申請專利範圍第9項所述的非揮發性記憶體裝置，其中所述多個記憶胞區塊各別的該區域控制源極線更耦接每一所述多個記憶胞單元的一控制閘極，以將提供的該源極信號作為一閘極信號，並且所述第二N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述閘極信號提供至每一所述多個記憶胞單元的所述控制閘極。
  12. 如申請專利範圍第8項所述的非揮發性記憶體裝置，更包括： 一全域控制源極線，用以提供一源極信號，並且耦接每一所述多個記憶胞區塊的所述多個記憶胞單元的一共用源極。
  13. 如申請專利範圍第12項所述的非揮發性記憶體裝置，其中所述多個記憶胞區塊各別更包括： 一區域控制閘極線，用以提供一閘極信號，並且透過一第三N型電晶體耦接每一所述多個記憶胞單元的一控制閘極， 其中所述第三N型電晶體藉由控制端接收所述選擇信號，以決定是否將所述閘極信號提供至每一所述多個記憶胞單元的所述控制閘極。
  14. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中所述第一字元信號以及所述第二字元信號為相同信號。
  15. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中所述第一字元信號以及所述第二字元信號為不同信號。
  16. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中當所述多個記憶胞區塊的其中之一被選擇操作在所述寫入操作時，所述多個記憶胞區塊的其中之一接收的所述選擇信號的電壓高於或等於一控制閘極電壓加上所述N型電晶體的一臨界電壓。
  17. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中當所述多個記憶胞區塊的其中之一被選擇操作在所述抹除操作時，所述多個記憶胞區塊的其中之一接收的所述選擇信號的電壓高於或等於一抹除電壓加上所述N型電晶體的一臨界電壓。
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