TWI532044B - 記憶體胞元感測 - Google Patents

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TWI532044B
TWI532044B TW102119450A TW102119450A TWI532044B TW I532044 B TWI532044 B TW I532044B TW 102119450 A TW102119450 A TW 102119450A TW 102119450 A TW102119450 A TW 102119450A TW I532044 B TWI532044 B TW I532044B
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馬修 古德曼
普拉那 卡拉德
尤達 錢德瑞斯卡爾
馬克Ａ 赫摩
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美光科技公司
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Description

記憶體胞元感測
本發明大體而言係關於半導體記憶體設備及方法，且更特定而言，係關於記憶體胞元感測。
記憶體裝置通常係提供為電腦或其他電子設備中之內部半導體積體電路。除其他外，亦存在諸多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻式隨機存取記憶體(RRAM)、相變隨機存取記憶體(PCRAM)、磁性隨機存取記憶體(MRAM)及快閃記憶體。
快閃記憶體之用途包含除各種其他電子設備外用於以下各項之記憶體：固態磁碟機(SSD)、個人電腦、個人數位助理(PDA)、數位相機、蜂巢式電話、可攜式音樂播放器(例如，MP3播放器)及電影播放器。快閃記憶體胞元可組織於一陣列架構(例如，一NAND或NOR架構)中且可程式化至一特定(例如，所期望)資料狀態。舉例而言，可將電荷放置於一記憶體胞元之一電荷儲存結構(例如，一浮動閘極或一電荷陷阱)上或自該電荷儲存結構移除以將該胞元程式化成兩個資料狀態中之一者，以便表示兩個二進制數字中之一者(例如，1或0)。
快閃記憶體胞元亦可程式化至兩個以上資料狀態中之一者，以便表示四個、八個或十六個資料狀態(例如，1111、0111、0011、 1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110)中之一者。此等胞元可稱為多狀態記憶體胞元、多單元胞元或多位階胞元(MLC)。MLC可允許在不增加記憶體胞元之實體數目之情況下製造較高密度的記憶體，此乃因每一胞元可表示一個以上數字(例如，一個以上位元)。資料狀態中之一者可係一經抹除狀態。舉例而言，一「最下」資料狀態可不程式化至該經抹除狀態上方。亦即，若將胞元程式化至最下資料狀態，則胞元仍保持在經抹除狀態而非具有添加至胞元之電荷儲存結構之額外電荷(例如，在一程式化操作期間)。不同於經抹除狀態之資料狀態可稱為「未經抹除」狀態。
儲存於快閃記憶體胞元之電荷儲存結構(例如，浮動閘極)上之一經程式化電荷可由於毗鄰(例如，鄰近)胞元(例如，耦合至毗鄰資料線之胞元)之電荷儲存結構之間的耦合而移位。舉例而言，在其中於鄰近資料線上之浮動閘極記憶體胞元中之一者或兩者之前將一特定浮動閘極記憶體胞元程式化之例項中，鄰近資料線上之胞元之後續程式化可由於浮動閘極至浮動閘極(FG-FG)電容性耦合而使該特定胞元之一臨限電壓(Vt)移位。此等Vt移位可回應於一感測(例如，讀取)操作而影響該特定胞元之所得資料狀態，且在某些例項中，可導致對資料之錯誤感測(例如，對所得資料狀態之錯誤讀取)。可使用諸如屏蔽位元線(SBL)程式化等某些程式化技術來減小FG-FG耦合之效應。然而，由於毗鄰資料線(例如，位元線)與存取線(例如，字線)之間的間距減小，因此毗鄰胞元之間的FG-FG耦合之效應可減少。
100‧‧‧記憶體陣列
105-1、...、105-N‧‧‧存取線/字線/選定字線
107-1、...、107-M‧‧‧相交資料線/位元線/局部位元線
109-1、...、109-M‧‧‧NAND串
111-1、...、111-N‧‧‧非揮發性記憶體胞元
113‧‧‧源極選擇閘極/場效電晶體
115‧‧‧汲極選擇線
117‧‧‧源極選擇線
119‧‧‧場效電晶體/汲極選擇閘極
121-1‧‧‧汲極觸點
123‧‧‧共同源極/共同源極線/源極線
240‧‧‧記憶體陣列/陣列
242e-1‧‧‧偶數編號之資料線/偶數資料線/資料線
242e-2‧‧‧資料線/偶數資料線/第一資料線
242e-3‧‧‧資料線/偶數資料線/第三資料線
242e-4‧‧‧資料線/偶數資料線
242o-1‧‧‧奇數編號之資料線/奇數資料線/資料線
242o-2‧‧‧資料線/奇數資料線/第二資料線
242o-3‧‧‧資料線/奇數資料線
242o-4‧‧‧資料線/奇數資料線
244e-1‧‧‧記憶體胞元串
244e-2‧‧‧記憶體胞元串
244e-3‧‧‧記憶體胞元串
244e-4‧‧‧記憶體胞元串
244o-1‧‧‧記憶體胞元串
244o-2‧‧‧記憶體胞元串
244o-3‧‧‧記憶體胞元串
244o-4‧‧‧記憶體胞元串
246‧‧‧選定存取線/存取線
248‧‧‧記憶體胞元/胞元/毗鄰侵擾胞元/侵擾胞元/侵擾記憶體胞元
250‧‧‧記憶體胞元/胞元/目標胞元/目標記憶體胞元
252‧‧‧記憶體胞元/胞元/侵擾記憶體胞元/侵擾胞元
254‧‧‧隔離裝置/電晶體
255‧‧‧隔離裝置/電晶體
256‧‧‧屏蔽電壓供應線
258‧‧‧屏蔽電壓供應器
260-1‧‧‧電路/介面線
260-2‧‧‧電路/介面線
260-3‧‧‧電路/介面線
260-4‧‧‧電路/介面線
262-1‧‧‧共同資料線控制單元/資料線控制單元
262-2‧‧‧共同資料線控制單元/資料線控制單元/第一資料線控制單元/共用資料線控制單元
262-3‧‧‧共同資料線控制單元/資料線控制單元/第二資料線控制單元
262-4‧‧‧共同資料線控制單元/資料線控制單元/第三資料線控制單元
264-1‧‧‧啟用信號1(En1)
264-2‧‧‧啟用信號2(En2)
266-1‧‧‧電晶體/資料傳送裝置
266-2‧‧‧電晶體/資料傳送裝置
266-3‧‧‧電晶體/資料傳送裝置/介面線/第二資料傳送裝置
266-4‧‧‧電晶體/資料傳送裝置
360‧‧‧介面線
362‧‧‧共用資料線控制單元/資料線控制單元
372‧‧‧介面線
375‧‧‧精緻加工組件(ELAB)
376‧‧‧靜態快取記憶體
377‧‧‧靜態快取記憶體
378‧‧‧動態快取記憶體
480‧‧‧電子記憶體系統/記憶體系統
482‧‧‧處理器
484‧‧‧記憶體裝置
486‧‧‧耦合至
487‧‧‧控制電路/控制器
489‧‧‧記憶體陣列/陣列
En1‧‧‧啟用信號1/啟用信號
En2‧‧‧啟用信號2/啟用信號
圖1係根據本發明之若干實施例之一記憶體陣列之一部分之一示意圖。
圖2係根據本發明之若干實施例的包含由資料線之毗鄰對共用之 資料線控制單元之一記憶體陣列之一部分之一示意圖。
圖3係圖解說明根據本發明之若干實施例之一共用資料線控制單元之一方塊圖。
圖4圖解說明呈具有根據本發明之若干實施例操作之一記憶體裝置之一電子記憶體系統之形式的一設備之一方塊圖。
本發明包含用於感測記憶體胞元之設備及方法。舉例而言，感測記憶體胞元可包含：判定耦合至一第一資料線之一第一記憶體胞元(例如，一第一侵擾記憶體胞元)之一資料狀態；判定耦合至一第三資料線之一第三記憶體胞元(例如，一第二侵擾記憶體胞元)之一資料狀態；將第一及第三記憶體胞元中之至少一者之所判定資料傳送至對應於一第二資料線之一資料線控制單元，一第二記憶體胞元(例如，一目標記憶體胞元)耦合至該第二資料線，第二資料線毗鄰於第一資料線及第三資料線；及至少部分地基於經傳送所判定資料(例如，來自第一及/或第二侵擾記憶體胞元)而判定第二記憶體胞元(例如，目標記憶體胞元)之一資料狀態。
與先前感測方法相比，本發明之若干實施例可減小由電荷儲存結構至電荷儲存結構(例如，FG-FG)耦合導致之感測誤差(例如，讀取誤差)。作為一實例，可在讀取待讀取之一目標胞元之前判定毗鄰於該目標胞元之若干記憶體胞元(例如，侵擾記憶體胞元)之資料狀態。在若干實施例中，可將複數個感測電壓(例如，不同感測電壓)施加至目標胞元及毗鄰記憶體胞元耦合至其之一選定存取線，此可導致目標胞元之若干可能資料狀態之輸出。如本文中所進一步闡述，可至少部分地基於若干毗鄰胞元之經傳送所判定資料狀態(例如，經程式化狀態)而選擇來自若干可能資料狀態當中之一特定資料狀態。
在對本發明之以下詳細說明中，參考形成本發明之一部分之隨 附圖式，且在圖式中以圖解說明之方式展示可如何實踐本發明之一個或多個實施例。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之該等實施例，且應理解，可利用其他實施例且可在不背離本發明之範疇之情況下做出程序、電及/或結構改變。如本文中所使用，標識符「N」及「M」(尤其係針對圖式中之元件符號)指示，如此標識之若干特定特徵可與本發明之一個或多個實施例包含在一起。
本文中之諸圖遵循此一編號慣例，其中第一個數字或前幾個數字對應於圖式圖編號，且剩餘數字識別該圖式中之一元件或組件。不同圖之間的類似元件或組件可藉由使用類似數字來識別。舉例而言，105可指代圖1中之元件「05」，而在圖4中之一類似元件則可指代為405。如將瞭解，可添加、交換及/或消除本文中各種實施例中所展示之元件以提供本發明之若干額外實施例。另外，如將瞭解，圖中所提供之該等元件之比例及相對標度意欲圖解說明本發明之實施例而不應視為一限定意義。
圖1圖解說明根據本發明之若干實施例之一記憶體陣列100之一部分之一示意圖。圖1之實施例圖解說明一NAND架構非揮發性記憶體陣列。然而，本文中所闡述之實施例並不限於此實例。如圖1中所展示，記憶體陣列100包含存取線(例如，字線)105-1、...、105-N及相交資料線(例如，位元線)107-1、107-2、107-3、...、107-M。舉例而言，為便於在數字環境中定址，字線105-1、...、105-N的數目及位元線107-1、107-2、107-3、...、107-M的數目可係2的某次冪(例如，256個字線×4,096個位元線)。
記憶體陣列100包含NAND串109-1、109-2、109-3、...、109-M。每一NAND串包含各自以通信方式耦合至一各別字線105-1、...、105-N之非揮發性記憶體胞元111-1、...、111-N。每一NAND串(及其構成 記憶體胞元)亦與一局部位元線107-1、107-2、107-3、...、107-M相關聯。每一NAND串109-1、109-2、109-3、...、109-M之非揮發性記憶體胞元111-1、...、111-N源極至汲極地串聯耦合於一源極選擇閘極(SGS)(例如，一場效電晶體(FET)113)與一汲極選擇閘極(SGD)(例如，FET 119)之間。.每一源極選擇閘極113經組態以回應於源極選擇線117上之一信號而將一各別NAND串選擇性地耦合至一共同源極123，而每一汲極選擇閘極119經組態以回應於汲極選擇線115上之一信號而將一各別NAND串選擇性地耦合至一各別位元線。
如圖1中所圖解說明之實施例中所展示，源極選擇閘極113之一源極耦合至一共同源極線123。源極選擇閘極113之汲極耦合至對應NAND串109-1之記憶體胞元111-1之源極。汲極選擇閘極119之汲極在汲極觸點121-1處耦合至對應NAND串109-1之位元線107-1。汲極選擇閘極119之源極耦合至對應NAND串109-1之最後一個記憶體胞元111-N(例如，一浮動閘極電晶體)之汲極。
在若干實施例中，非揮發性記憶體胞元111-1、...、111-N包含一源極、一汲極、一電荷儲存結構(諸如一浮動閘極)及一控制閘極。非揮發性記憶體胞元111-1、...、111-N之控制閘極分別耦合至一字線105-1、、...、105-N。非揮發性記憶體胞元之一「行」包含耦合至一給定局部資料線(例如，位元線)107之若干串109。非揮發性記憶體胞元之一「列」係通常耦合至一給定存取線(例如，字線)105-1、...、105-N之彼等記憶體胞元。術語「行」及「列」之使用並非意欲暗示非揮發性記憶體胞元之一特定線性(例如，垂直及/或水平)定向。.一NOR陣列架構將類似地進行佈局，惟記憶體胞元串將並聯耦合於選擇閘極之間。
耦合至一選定字線(例如，105-1、...、105-N)之胞元之子組(例如，在一SBL架構中)可作為一記憶體胞元頁一起程式化及/或感測(例 如，讀取)。一程式化操作(例如，一寫入操作)可包含將若干程式化脈衝(例如，16V-20V)施加至一選定字線以便使耦合至彼選定存取線之選定胞元之臨限電壓(Vt)增加至對應於一所期望資料狀態之一所期望程式化電壓位準。
在各種例項中，諸如在一SBL架構之情況下，可將位元線107-1、...、107-M分離成偶數編號之位元線及奇數編號之位元線。在此等情形中，可將對應於一選定字線及偶數編號之位元線之胞元一起程式化並可將其稱為一偶數資料頁。類似地，可將對應於該選定字線及奇數編號之位元線之胞元一起程式化並可將其稱為一奇數資料頁。可以不同時間程式化及/或感測耦合至交替的經偶數編號及奇數編號之位元線之胞元(例如，一偶數頁及一奇數頁)。舉例而言，可在與選定字線相關聯之奇數頁之前程式化及/或感測與選定字線相關聯之偶數頁。如上文所陳述，且如本文中所進一步闡述，FG-FG耦合及/或位元線至位元線耦合可影響以不同時間程式化及/或感測之毗鄰(例如，鄰近)記憶體胞元(例如，作為偶數資料頁及奇數資料頁)之所判定資料狀態。
一抹除操作可包含將一相對高電位差施加於記憶體胞元之控制閘極與其通道區之間以便自胞元之電荷儲存結構移除電荷(例如，電子)。在一NAND陣列中，可在一抹除操作中一起抹除包含多個記憶體胞元頁之一記憶體胞元區塊。舉例而言，可將20V施加至基板主體且可將0V施加至正被抹除之一記憶體胞元區塊中之胞元之控制閘極。高電壓抹除脈衝或若干高電壓抹除脈衝意欲將電子自記憶體胞元之電荷儲存結構注入至基板作用區域中。
一感測操作(諸如一讀取或程式化驗證操作)可包含感測耦合至一選定胞元之一位元線之一電壓及/或電流改變以便判定該選定胞元之資料狀態。該感測操作可涉及將一信號施加(例如，驅動或偏壓)至與 一選定記憶體胞元相關聯之一位元線(例如，位元線107-1)，該信號高於施加至與該選定記憶體胞元相關聯之一源極線(例如，源極線123)之一信號(例如，偏壓電壓)。一感測操作可包含將位元線107-1預充電後續接著取決於儲存於選定記憶體胞元上之電荷量放電，及然後感測放電量。
感測一選定胞元之資料狀態可包含將若干感測信號(例如，讀取電壓)施加至一選定字線同時將若干通過信號(例如，讀取通過電壓)施加至耦合至串之未選胞元之字線，以足以將未選胞元置於一導通狀態中而與未選胞元之一臨限電壓無關。可感測對應於正被讀取及/或驗證之選定胞元之位元線來判定選定胞元回應於施加至選定字線之特定感測電壓是否導電。
在對一NAND串中之一選定記憶體胞元執行之一感測操作中，將該串之未選記憶體胞元加偏壓以便使其在一導通狀態中。在此一感測操作中，可基於在對應於該串之位元線上感測之電流及/或電壓而判定選定胞元之資料狀態。舉例而言，可基於位元線電流是否改變達一特定量或在一給定時間週期中達到一特定位準而判定選定胞元之資料狀態。當選定胞元在一導電狀態中時，電流在串之一端處之源極線觸點與串之另一端處之一位元線觸點之間流動。如此，與感測選定胞元相關聯之電流被攜載穿過串中之其他胞元及選擇電晶體中之每一者。
如本文中所進一步闡述，電容性耦合(諸如一目標胞元與耦合至一選定字線之毗鄰記憶體胞元之間的FG-FG耦合)可影響一目標胞元之Vt。舉例而言，可將目標胞元程式化至對應於一特定資料狀態之一特定Vt。目標胞元與毗鄰胞元之間的FG-FG耦合可使目標胞元之Vt移位。與FG-FG耦合相關聯之移位量可取決於諸如目標胞元之毗鄰記憶體胞元之資料狀態(例如，耦合至選定字線之毗鄰記憶體胞元中之一者或兩者是程式化至一經抹除資料狀態或是程式化至一未經抹除資料 狀態)等因素。因此，維持一預定感測電壓來判定特定資料狀態可比基於目標胞元之毗鄰記憶體胞元之資料狀態而選擇由施加複數個感測電壓產生之資料狀態輸出中之哪一者適當更不可靠。
除其他外，毗鄰資料線、毗鄰資料線上之毗鄰記憶體胞元之間及/或資料線與一接地電壓之間的電容性耦合量亦可取決於各種因素，諸如(舉例而言)(除其他因素外)資料線及/或記憶體胞元之間的一距離以及資料線及/或記憶體胞元上之一電壓。如本文中所進一步闡述，記憶體胞元至記憶體胞元電容性耦合可藉助判定「侵擾」記憶體胞元之資料狀態(例如，經程式化狀態)之感測操作而至少部分地克服，該「侵擾」記憶體胞元可電容性耦合至待評估之一「目標」記憶體胞元，以判定用於判定彼目標記憶體胞元之資料狀態之適當感測電壓(例如，由彼特定感測電壓產生之輸出資料狀態)。
可將由一侵擾記憶體胞元(例如，由一侵擾記憶體胞元之一FG)儲存之一電荷(例如，施加至一經耦合資料線)自一第一電壓(例如，在一經抹除狀態中)改變至一較高第二電壓(例如，在一未經抹除狀態中)。舉例而言，與記憶體胞元之未經抹除資料狀態相關聯之該第二電壓可係諸如大約500mV之一值。舉例而言，未經抹除資料狀態電壓之特定值可取決於該電壓與其相關聯之若干未經抹除狀態(例如，在一MLC操作中)之特定未經抹除狀態而變化。舉例而言，第一電壓可係一接地電壓(例如，0V)，與一記憶體胞元之經抹除資料狀態相關聯。
可回應於若干毗鄰侵擾記憶體胞元上之電壓改變而存在對一目標記憶體胞元之若干可能效應(例如，經誘發電壓改變)，此可至少部分地歸因於該等侵擾與目標記憶體胞元之間的電容性耦合。舉例而言，考量單位階胞元(SLC)而非MLC。若無毗鄰於一目標記憶體胞元之侵擾記憶體胞元具有自一第一電壓(例如，在經抹除資料狀態中)改變至第二電壓(例如，與目標記憶體胞元共用一存取線之兩個侵擾記 憶體胞元保持在經抹除資料狀態中)之電荷，則該目標記憶體胞元上(例如，在其FG上)儲存之一電荷可保持不變。
然而，可回應於侵擾記憶體胞元中之一者具有自(舉例而言)經抹除資料狀態改變至未經抹除資料狀態之一所儲存電荷而在目標記憶體胞元上誘發一電壓改變。目標記憶體胞元上之電荷可自一第一電壓(例如，在經抹除資料狀態中)改變(例如，移位)至一特定第二電壓。可回應於兩個毗鄰侵擾記憶體胞元具有(舉例而言)自經抹除資料狀態改變至未經抹除資料狀態之一所儲存電荷而在目標記憶體胞元上誘發一較大電壓改變。另外，在一未經抹除資料狀態中之一目標記憶體胞元之所儲存電荷可類似地升高。可藉由實驗性觀察來判定目標胞元上所儲存電荷之此等改變之量值。
適於讀取目標胞元之資料狀態之一感測電壓可取決於(舉例而言)毗鄰於每一各別目標胞元之兩個侵擾胞元之資料狀態(例如，經程式化狀態)(例如，零個、一個或兩個侵擾胞元是處於一未經抹除資料狀態或是一經抹除資料狀態)。然而，在一感測(例如，讀取)操作之前判定施加至存取線(例如，侵擾記憶體胞元及目標記憶體胞元耦合至該等存取線)之感測電壓。
因此，可將複數個感測電壓施加至目標記憶體胞元耦合至其之一選定存取線以輸出目標記憶體胞元之若干可能資料狀態。舉例而言，對於一SLC而言，可將經判定適於讀取其毗鄰侵擾胞元兩者皆處於一第一資料狀態(例如，經抹除資料狀態)之彼等目標胞元的一第一感測電壓施加至選定存取線以讀取其毗鄰侵擾胞元處於第一資料狀態(例如，經抹除資料狀態)之彼等目標胞元。可將經判定適於讀取其毗鄰侵擾胞元包含處於第一狀態(例如，經抹除資料狀態)之一第一侵擾及處於一第二狀態(例如，未經抹除資料狀態)之一第二侵擾之彼等目標胞元的一第二感測電壓施加至選定存取線以讀取其毗鄰侵擾胞元包 含處於第一資料狀態之一第一侵擾及處於一第二狀態之一第二侵擾的彼等目標胞元。可將經判定適於讀取其毗鄰侵擾胞元兩者皆處於第二資料狀態(例如，未經抹除資料狀態)之彼等目標胞元的一第三感測電壓施加至選定存取線以讀取其毗鄰侵擾胞元兩者皆處於第二資料狀態之彼等目標胞元。
在其中記憶體胞元係MLC之情形中，讀取目標胞元之資料狀態之適當感測電壓亦可取決於侵擾胞元程式化至其之特定未經抹除狀態(例如，無論侵擾胞元是程式化至一最上部未經抹除資料狀態或是若干中間未經抹除資料狀態中之一者)。因此，可基於侵擾胞元之可能資料狀態組合而將剛剛闡述之三個以上之感測電壓施加至選定存取線。
圖2係根據本發明之若干實施例的包含由資料線之毗鄰對共用之資料線控制單元之一記憶體陣列240之一部分之一示意圖。在此實例中，經偶數編號及奇數編號之毗鄰資料線之各別對共用一共同資料線控制單元(例如，一DLCU)。舉例而言，偶數編號之資料線242e-1及奇數編號之資料線242o-1共用一共同DLCU 262-1，資料線242e-2及242o-2共用一共同DLCU 262-2，資料線242e-3及242o-3共用一共同DLCU 262-3，且資料線242e-4及242o-4共用一共同DLCU 262-4。圖2中所圖解說明之DLCU(例如，262-1、262-2、262-3及262-4)中之每一者可經由電路(例如，經由介面線)260-1、260-2、260-3及260-4選擇性地耦合至一對經偶數編號及奇數編號之資料線。舉例而言，圖2中所圖解說明之資料線可係圖1中所圖解說明之資料線之資料線。
圖2中所展示之記憶體陣列240可包含若干隔離裝置254及255(例如，電晶體)，隔離裝置254及255可操作(例如，經由施加一控制信號來接通/關斷)以將一偶數/奇數對之資料線中之一者選擇性地耦合至DLCU 262-1、262-2、262-3及262-4中之一各別者(例如，經由介面線 260-1、260-2、260-3及260-4)。舉例而言，電晶體254及255可操作以選擇欲將資料線之各別偶數/奇數對(例如，242e-1/242o-1、242e-2/242o-2、242e-3/242o-3及242e-4/242o-4)中之資料線中之哪一者選擇性地耦合至其各別DLCU 262-1、262-2、262-3及262-4。舉例而言，可使用不同控制信號來控制電晶體254及255。如本文中所利用，「耦合」指示所闡述組件藉由電路直接連接，而「選擇性地耦合」指示所闡述組件視情況藉由電路連接(例如，經由一開關，舉例而言，一電晶體)。
舉例而言，DLCU 262-1、262-2、262-3及262-4可接收(例如，經由一主機及/或控制器)待程式化至記憶體胞元之資料，該等記憶體胞元選擇性地耦合至資料線之一各別偶數/奇數對242e-1/242o-1、242e-2/242o-2、242e-3/242o-3及242e-4/242o-4。類似地，DLCU 262-1、262-2、262-3及262-4可傳輸待自選擇性地耦合至資料線之一各別偶數/奇數對242e-1/242o-1、242e-2/242o-2、242e-3/242o-3及242e-4/242o-4之記憶體胞元讀取之資料(例如，回應於來自一主機及/或控制器之一讀取請求)。如圖2中所展示，記憶體胞元之一子組耦合至每一資料線。舉例而言，記憶體胞元串244e-1、244e-2、244e-3及244e-4耦合至偶數資料線242e-1、242e-2、242e-3及242e-4而記憶體胞元串244o-1、244o-2、244o-3及244o-4則耦合至奇數資料線242o-1、242o-2、242o-3及242o-4。如此，可以不同時間程式化及/或讀取耦合至一選定資料線之記憶體胞元之子組。舉例而言，可以相同時間(例如，平行地)程式化及/或讀取耦合至一選定存取線(例如，246)且耦合至偶數資料線(例如，242e-1、242e-2、242e-3及242e-4)之記憶體胞元且可平行地程式化及/或讀取耦合至選定存取線(例如，246)且耦合至奇數資料線(例如，242o-1、242o-2、242o-3及242o-4)之記憶體胞元。
作為實例，在操作中，可在記憶體胞元耦合至奇數資料線(例 如，242o-1、242o-2、242o-3及242o-4)之前將耦合至偶數資料線(例如，242e-1、242e-2、242e-3及242e-4)之胞元程式化至其所期望(例如，最後)資料狀態。因此，耦合至奇數資料線之胞元之後續程式化可使耦合至偶數資料線之胞元之經程式化Vt移位(例如，歸因於電容性耦合)。如此，耦合至偶數資料線之胞元可係目標胞元且耦合至毗鄰奇數資料線之胞元可係侵擾胞元。另外或另一選擇係，可在耦合至偶數資料線(例如，242e-1、242e-2、242e-3及242e-4)之記憶體胞元之前將耦合至奇數資料線(例如，242o-1、242o-2、242o-3及242o-4)之胞元程式化至其所期望(例如，最後)資料狀態(例如，經抹除)，且耦合至偶數資料線之胞元之後續程式化可使耦合至奇數資料線之胞元之經程式化Vt移位(例如，歸因於電容性耦合)。如此，耦合至奇數資料線之胞元可係目標胞元且耦合至毗鄰偶數資料線之胞元可係侵擾胞元。
判定侵擾胞元之特定資料狀態可用於感測(例如，讀取)目標胞元之資料狀態。舉例而言，一侵擾胞元之資料狀態(例如，侵擾胞元是在一經抹除資料狀態或是一未經抹除資料狀態中)可指示目標胞元之Vt在侵擾胞元之程式化期間是否改變(例如，歸因於電容性耦合)。如此，可將複數個感測電壓施加至選定存取線以感測一目標胞元之資料狀態(例如，在一讀取操作中)。施加複數個感測電壓可輸出(例如，產生)目標記憶體胞元之若干資料狀態。除其他因素外，資料狀態之一特定數目亦可取決於由目標胞元儲存之所得電荷及複數個感測電壓中之每一者如何讀取彼特定所得所儲存電荷。如本文中所闡述，可至少部分地基於侵擾胞元之特定資料狀態而選擇來自若干資料狀態當中之一特定資料狀態。
因此，將侵擾記憶體胞元之資料狀態併入至對一目標記憶體胞元執行之一感測(例如，讀取)操作中可係有益的。然而，在諸如圖2 之例項中，其中資料線對共用一個共同DLCU(例如，DLCU 262-1、262-2、262-3及262-4)，其可難以將兩個侵擾胞元之所判定資料狀態提供至與目標胞元相關聯之DLCU。
作為一實例，如圖2中所展示，考量感測一記憶體胞元250之資料狀態之一請求之情形，記憶體胞元250耦合至一選定存取線246且耦合至奇數資料線242o-2以使得記憶體胞元250係一目標記憶體胞元且兩者亦耦合至選定存取線246的耦合至偶數資料線242e-2之記憶體胞元248及耦合至偶數資料線242e-3之記憶體胞元252係兩個毗鄰侵擾記憶體胞元。在此等例項中，可回應於感測目標胞元(例如，耦合至奇數資料線242o-2之胞元250)之資料狀態之請求而對侵擾胞元(例如，耦合至偶數資料線242e-2及242e-3之胞元248及252)執行一讀取操作。可使用由目標胞元250之資料線242o-2及一個毗鄰侵擾胞元248之資料線242e-2共用之DLCU 262-2來判定耦合至資料線242e-2之侵擾胞元248之資料狀態且可儲存所判定資料狀態。
雖然與目標胞元之資料線相關聯之DLCU(例如，在此實例中，與資料線242o-2及胞元250相關聯之DLCU 262-2)儲存耦合至共用同一DLCU(例如，在此實例中，與資料線242e-2及胞元248相關聯之DLCU 262-2)之資料線之侵擾胞元之資料狀態，但與目標記憶體胞元相關聯之DLCU(例如，在此實例中，DLCU 262-2)可難以獲得儲存於一毗鄰DLCU(例如，在此實例中，與資料線242e-3及胞元252相關聯之DLCU 262-3)中的一侵擾胞元之狀態資訊。
因此，如本發明中所闡述，為了使一DLCU獲得兩個侵擾胞元之資料狀態(例如，經程式化狀態)，使用資料傳送電路(例如，呈若干資料傳送裝置(DTD)之形式之移位邏輯，諸如可包含各種組態之電晶體266-1、266-2、266-3及266-4)來將對應於一侵擾記憶體胞元之一所儲存資料狀態自一個DLCU傳送至另一DLCU(例如，自DLCU 262-3傳 送至DLCU 262-2)。如本文中所利用，傳送資訊(例如，將一所儲存資料狀態自一個DLCU傳送至另一DLCU及/或傳送至其他組件或在其他組件之間傳送，如本文中所闡述)亦包含交換及/或供應此資訊。
舉例而言，如圖2中所展示，DTD可包含藉由電路選擇性地耦合以使得若干「啟用信號」可經傳輸以啟用或停用DLCU之間的信號(例如，關於選擇性地耦合之記憶體胞元之資料狀態之資訊)之交換的電晶體266-1、266-2、266-3及266-4。舉例而言，藉由啟用信號1(En1)264-1控制之DTD 266-1及266-3之電晶體以及藉由啟用信號2(En2)264-2控制之DTD 266-2及266-4之電晶體可操作(例如，經由施加啟用信號而接通/關斷)以將DLCU中之一者選擇性地耦合至DLCU中之另一或多者以供傳送關於選擇性地耦合至對應DLCU之記憶體胞元之所儲存資料狀態之資訊(例如，經由介面線260-1、260-2、260-3及260-4獲得之資料狀態)。在圖2中所展示之實例中，可將選擇性地耦合至DLCU 262-3之侵擾記憶體胞元252之資料狀態(例如，經程式化狀態)傳送至DLCU 262-2，DLCU 262-2藉由接通DTD 266-2之電晶體之En2 264-2之傳輸而已經具有侵擾記憶體胞元248之資料狀態。
在某些實例中，作為一替代方案或另外，可藉由經由隔離裝置254及255(例如，電晶體)選擇性地耦合相關聯DLCU(例如，分別耦合DLCU 262-2及DLCU 262-3)而將毗鄰記憶體胞元(例如，目標記憶體胞元250及侵擾記憶體胞元252)之資料狀態(例如，經程式化狀態)傳送至相關聯DLCU、自相關聯DLCU傳送及/或在相關聯DLCU之間傳送。舉例而言，隔離裝置254及255(例如，電晶體)可操作(例如，經由施加一控制信號而接通/關斷)以選擇性地耦合與毗鄰記憶體胞元相關聯之DLCU 262-1、262-2、262-3及262-4(例如，經由介面線260-1、260-2、260-3及260-4)。
判定目標記憶體胞元250之資料狀態可至少部分地基於侵擾胞元 248及252之所判定資料狀態來判定。作為一替代方案或另外，可將選擇性地耦合至DLCU 262-3之侵擾記憶體胞元252之資料狀態(例如，經程式化狀態)傳送至DLCU 262-2，DLCU 262-2藉由接通DTD 266-2之電晶體之En2 264-2之傳輸而已經具有侵擾記憶體胞元248之資料狀態外加目標記憶體胞元250之複數個可能資料狀態。判定目標記憶體胞元250之一所得資料狀態可藉由收集此等資料狀態及對其進行後處理(例如，使用圖4中所展示之處理器482)來判定。
如本文中所闡述，侵擾胞元及目標胞元未必彼此直接毗鄰(例如，如圖2中所展示，其中目標胞元250與侵擾胞元248及252共用同一存取線246，侵擾胞元248及252分別在直接毗鄰之資料線242e-2及242e-3上)。因此，侵擾胞元及目標胞元之相對位置可遍及陣列240而定位(例如，除其他考量外，亦取決於記憶體陣列之組態、侵擾胞元及/或目標胞元之電壓)。因此，為指示侵擾胞元相對於相關聯目標胞元之其他可能位置以及DLCU及DTD用以補償其間之電荷儲存結構至電荷儲存結構耦合(例如，FG-FG電容性耦合)之能力，除其它組件外，圖2亦藉由實例方式而不以限制方式圖解說明額外資料線(例如，242e-1、242o-1、242o-3、242e-4及242o-4)、額外記憶體胞元串(例如，244e-1、244o-1、244o-3、244e-4及244o-4)、額外存取線、額外DLCU(例如，262-1及262-4)。
如本發明中所利用，「毗鄰」、「毗鄰於」及「鄰近」可指示定位地足夠緊密以致使誘發一電壓移位(例如，因電容性耦合)之記憶體胞元及/或資料線。舉例而言，可藉助足夠高以致使一特定記憶體胞元變為對若干其他記憶體胞元(例如，目標胞元)之一侵擾胞元之一電壓來程式化該特定記憶體胞元。因此，除其他可能位置外，此等目標胞元可(例如，除其他考量外，亦取決於記憶體陣列之組態、侵擾胞元及/或目標胞元之電壓)位於以下各項上：與侵擾胞元相同之資料線、 直接毗鄰於侵擾胞元之資料線之一資料線、不直接毗鄰於侵擾胞元之資料線(例如，具有另一介入資料線)之一資料線、與侵擾胞元相同之存取線、不同於侵擾胞元(例如，對角地定位於陣列中)之一存取線。
與本發明一致之記憶體陣列之某些實例(例如，如圖2中所展示之記憶體陣列240)可利用藉助一屏蔽電壓供應器258及一屏蔽電壓供應線256以試圖減小FG-FG耦合之效應的SBL程式化。然而，由於毗鄰資料線與存取線之間的間距減小，因此毗鄰胞元之間的FG-FG耦合之效應可至少部分地克服屏蔽效應。因此，至少部分地由藉由將毗鄰侵擾記憶體胞元之資料狀態傳送至一目標記憶體胞元之一DLCU所致之FG-FG耦合導致之克服效應(無論侵擾與目標是否共用同一DLCU)可進一步補償FG-FG耦合之效應。舉例而言，可基於由目標胞元之DLCU儲存的關於毗鄰侵擾記憶體胞元之資料狀態之資訊而選擇由將複數個感測電壓施加至目標胞元之一存取線產生之適當資料狀態輸出。
因此，在若干實施例中，一設備(例如，一記憶體裝置及/或一系統)可包括一陣列(例如，陣列240)，該陣列包含耦合至一第一記憶體胞元(例如，侵擾記憶體胞元248)之一第一資料線(例如，242e-2)且耦合至一目標記憶體胞元(例如，250)之一第二資料線(例如，242o-2)，其中該等第一及目標記憶體胞元毗鄰並共用經組態以判定第一記憶體胞元之一資料狀態之一第一DLCU(例如，262-2)。該設備可包含耦合至一第二記憶體胞元(例如，侵擾記憶體胞元252)之一第三資料線(例如，242e-3)，其中第二記憶體胞元毗鄰於目標記憶體胞元且具有經組態以判定第二記憶體胞元之一資料狀態的與目標記憶體胞元相關聯之一第二DLCU(例如，262-3)。
在若干實施例中，該設備可包含選擇性地耦合至第一DLCU(例如，262-2)及第二DLCU(例如，262-3)之若干DTD(例如，266-2)。 DTD及DLCU之組合經組態以使設備能夠經由若干DTD將第二記憶體胞元(例如，侵擾記憶體胞元252)之所判定資料狀態自第二DLCU(例如，262-3)傳送至第一DLCU(例如，262-2)。在若干實施例中，可回應於感測目標記憶體胞元(例如，250)之資料狀態之一請求而判定第二記憶體胞元(例如，侵擾記憶體胞元252)之資料狀態。
在若干實施例中，第一DLCU(例如，262-2)可經組態以至少部分地基於耦合至第一資料線(例如，242e-2)之第一記憶體胞元(例如，侵擾記憶體胞元248)之所判定資料狀態及耦合至第三資料線(例如，242e-3)之第二記憶體胞元(例如，侵擾記憶體胞元252)之所判定資料狀態而判定耦合至第二資料線(例如，242o-2)之目標記憶體胞元(例如，250)之一資料狀態。第一DLCU(例如，262-2)可經組態以至少部分地基於藉由將複數個感測電壓施加至目標記憶體胞元(例如，250)耦合至其之一選定存取線(例如，246)輸出之若干資料狀態而判定目標記憶體胞元(例如，250)之一資料狀態。
圖3係圖解說明根據本發明之若干實施例之一共用DLCU 362之一方塊圖。舉例而言，DLCU 362可係諸如連同圖2一起闡述之DLCU 262-1、262-2、262-3及262-4之一DLCU。DLCU 362可由一記憶體陣列之資料線之一偶數/奇數對共用且可經由選擇性地耦合至一介面線360(例如，圖2中所展示之介面線260-1、260-2、260-3及260-4)之一隔離裝置(例如，圖2中所展示之隔離裝置254及255)而選擇性地耦合至該偶數/奇數對。亦即，DLCU 362可包含於其中偶數/奇數資料線對共用一個DLCU之一架構中。
可使用DLCU 362來操作根據本文中所闡述之實施例之一記憶體設備。舉例而言，DLCU 362可與根據本發明之若干實施例之感測(例如，讀取)記憶體胞元相關聯地使用。每一DLCU 362(例如，連同圖2一起闡述之DLCU 262-1、262-2、262-3及262-4)可經組態以儲存與選 擇性地耦合至其之一資料線相關聯之記憶體胞元之資料狀態以及傳送選擇性地耦合至一不同DLCU(例如，與一目標記憶體胞元相關聯之一DLCU)之記憶體胞元之所儲存資料狀態。作為一實例，一DTD(諸如連同圖2一起闡述之DTD 266-1、266-2、266-3及266-4)可與將一所儲存資料狀態自一個DLCU傳送至另一DLCU相關聯地使用。可使用DLCU 362(例如，連同圖2一起闡述之DLCU 262-1、262-2、262-3及262-4)來選擇由將複數個感測電壓施加至耦合至一目標記憶體胞元之一選定存取線(例如，耦合至圖2中所展示之目標胞元250之選定存取線246)產生之一適當資料狀態輸出以便判定目標記憶體胞元之資料狀態。舉例而言，此等及其他資料操作可係由每一DLCU 362之一精緻加工組件(ELAB)375來執行。
DLCU 362亦包含若干資料快取記憶體組件。該等資料快取記憶體組件可包含將所保存資料輸入至ELAB 375及/或保存來自ELAB 375之輸出資料之若干靜態資料快取記憶體(例如，376處之STAT CACHE 1及377處之STAT CACHE 2)、若干動態快取記憶體(例如，378處之DYNAM CACHE)、初級資料快取記憶體及/或次級資料快取記憶體(未展示)、組合元件(例如，除其他功能外，亦執行AND/OR操作)及/或其他記憶體及/或電路。在某些實施例中，DLCU 362及/或相關聯組件可經由一介面線372耦合至一外部電路(例如，一控制器、處理器及/或其他外部電路)。在若干實施例中，可使用DLCU 362來藉由自侵擾胞元之一資料線選擇性地耦合至其之另一DLCU接收侵擾胞元之資料狀態(例如，經由介面線360)而判定耦合至一資料線而非耦合至其相關聯資料線偶數/奇數對之一侵擾記憶體胞元之資料狀態(例如，經程式化狀態)。
在若干實施例中，可連同圖3中未展示的DLCU 362之其他組件一起使用376處之CACHE 1、377處之STAT CACHE 2及378處之DYNAM CACHE來儲存及/或交換所判定資料狀態。舉例而言，可使用此等快取記憶體來儲存及/或交換選擇性地耦合至同一DLCU之侵擾記憶體胞元(例如，選擇性地耦合至圖2中之DLCU 262-2之侵擾記憶體胞元248)及/或選擇性地耦合至一毗鄰DLCU之侵擾記憶體胞元(例如，選擇性地耦合至圖2中之DLCU 262-3之侵擾記憶體胞元252)的所判定資料狀態。在某些實例中，侵擾胞元可與目標記憶體胞元(例如，選擇性地耦合至圖2中之DLCU 262-2之目標記憶體胞元250)共用同一存取線(例如，圖2中之存取線246)。此等資料快取記憶體可將關於(舉例而言)所判定資料狀態之資訊供應至ELAB 375組件及/或與ELAB 375組件交換該資訊。
因此，如本文中所闡述，兩個或兩個以上毗鄰侵擾記憶體胞元之所判定資料狀態可併入至對耦合至選擇性地耦合至DLCU 362之偶數/奇數對之一資料線的一目標記憶體胞元執行之一讀取操作中。舉例而言，除其他操作外，ELAB 375亦可至少部分地基於兩個或兩個以上毗鄰侵擾記憶體胞元之所判定資料狀態而判定來自由將複數個不同感測電壓施加至一目標記憶體胞元產生之若干輸出狀態當中之一適當輸出資料狀態，如本發明之各種實施例中所闡述。
圖4圖解說明呈具有根據本發明之若干實施例操作之一記憶體裝置484之一電子記憶體系統480的形式之一設備之一方塊圖。記憶體系統480可包含若干處理器482、包含若干處理器482之一計算裝置及/或耦合至(例如，486)其自身可視為一「設備」之記憶體裝置484之一特殊應用積體電路(ASIC)。記憶體裝置484可包含一記憶體陣列489。記憶體陣列489可類似於本文中分別連同圖1及圖2一起闡述之記憶體陣列100及240。雖然在圖4中展示一個記憶體陣列489，但本發明之實施例並不限於此。舉例而言，記憶體裝置484之記憶體陣列489可包含具有一NAND架構之浮動閘極快閃記憶體胞元，如本文中所闡述。
記憶體裝置484包含耦合至記憶體陣列489之控制電路487(例如，一控制器)。控制器487可經組態以根據本文中所闡述之一或多個實施例來控制各種操作(諸如對記憶體胞元之感測(例如，讀取)操作)之效能。控制器487可藉由(舉例而言)使用感測電路(例如，DLCU)控制對記憶體陣列489之記憶體胞元之資料狀態(例如，經程式化狀態)之感測而控制對記憶體陣列489中之資料之感測。控制器487可基於(舉例而言)毗鄰侵擾胞元之可能資料狀態組合而控制對至一特定存取線之複數個不同感測電壓之施加及/或對複數個不同感測電壓之數目及/或特定電壓之判定。在若干實施例中，控制器487負責執行來自處理器482之指令以根據本發明之實施例執行操作。控制器487可係一狀態機、一定序器或某一其他類型之控制器。熟習此項技術者應瞭解，可提供額外電路及控制信號，且已減少圖4之記憶體裝置細節以便易於圖解說明。
如本文中所闡述，在本發明之若干實施例中，設備(諸如圖2至圖4中所圖解說明之設備)可包含耦合至一第一記憶體胞元(例如，侵擾記憶體胞元248)之一第一資料線(例如，242e-2)且耦合至一目標記憶體胞元(例如，250)之一第二資料線(例如，242o-2)，其中該第一記憶體胞元毗鄰於該目標記憶體胞元。一第三資料線(例如，242e-3)可耦合至一第二記憶體胞元(例如，侵擾記憶體胞元252)，其中該第二記憶體胞元毗鄰於目標記憶體胞元。
若干實施例可包括電路(例如，DLCU 262-2、262-3及362、DTD 266-2、En1 264-1、En2 264-2、控制電路487等)。在若干實施例中，該電路可經組態以回應於感測耦合至一選定存取線(例如，246)且耦合至第二資料線(例如，242o-2)之目標記憶體胞元(例如，250)之一資料狀態之一請求而判定耦合至選定存取線(例如，246)且耦合至第一資料線(例如，242e-2)之第一記憶體胞元(例如，侵擾記憶體胞元248) 之一資料狀態。該電路可經進一步組態以回應於感測耦合至選定存取線(例如，246)且耦合至第二資料線(例如，242o-2)之目標記憶體胞元(例如，250)之資料狀態之請求而判定耦合至選定存取線(例如，246)且耦合至第三資料線(例如，242e-3)之第二記憶體胞元(例如，侵擾記憶體胞元252)之一資料狀態。另外，該電路可經組態以至少部分地基於第一記憶體胞元(例如，侵擾記憶體胞元248)之所判定資料狀態及第二記憶體胞元(例如，侵擾記憶體胞元252)之所判定資料狀態而判定耦合至選定存取線(例如，246)且耦合至第二資料線(例如，242o-2)之目標記憶體胞元(例如，250)之一資料狀態。
在若干實施例中，該電路可經組態以將複數個感測電壓施加至選定存取線(例如，246)，該複數個感測電壓至少部分地基於第一及第二記憶體胞元(例如，侵擾記憶體胞元248及252)之可能資料狀態組合且其中該複數個感測電壓輸出若干資料狀態。如本文中之若干實施例中所闡述，該電路可經組態以至少部分地基於所判定資料狀態而選擇若干資料狀態中之一者。
在若干實施例中，該電路可包含若干DTD(例如，266-2)以將第二記憶體胞元(例如，侵擾記憶體胞元252)之所判定資料狀態傳送至在第一記憶體胞元(例如，侵擾記憶體胞元248)與目標記憶體胞元(例如，250)之間共用的一第一DLCU(例如，262-2)。在若干實施例中，若干DTD(例如，266-2)可選擇性地耦合於第一DLCU(例如，262-2)之一介面線(例如，260-2)與一第二DLCU(例如，262-3)之一介面線(例如，266-3)之間。一啟用信號(例如，En1 264-1及/或En2 264-2)可使若干DTD能夠將第二記憶體胞元(例如，侵擾記憶體胞元252)之所判定資料狀態傳送至第一DLCU(例如，262-2)。在若干實施例中，每一DTD可包括一電晶體(例如，266-2)，該電晶體具有耦合至第一DLCU(例如，262-2)之介面線(例如，260-2)之一第一端子(例如，源 極/汲極)、耦合至第二DLCU(例如，262-3)之介面線(例如，260-3)之一第二端子(例如，源極/汲極)及經組態以接收啟用信號(例如，En2 264-2)之一閘極。
如本文中所闡述，在本發明之若干實施例中，設備(諸如圖2至圖4中所圖解說明之設備)可包含耦合至一第一記憶體胞元(例如，侵擾記憶體胞元248)且耦合至一第一DLCU(例如，262-2)之一第一資料線(例如，242e-2)及耦合至一第二記憶體胞元(例如，目標記憶體胞元250)且耦合至第一DLCU(例如，262-2)之一第二資料線(例如242o-2)，該第二資料線毗鄰於該第一資料線。該設備可包含耦合至一第三記憶體胞元(例如，侵擾記憶體胞元252)且耦合至一第二DLCU(例如，262-3)之一第三資料線(例如，242e-3)，該第三資料線毗鄰於該第二資料線。
在若干實施例中，諸如控制電路487之控制電路(例如，可耦合至諸如圖2中所展示之陣列240或圖4中所展示之陣列489之一陣列之一控制器)可經組態以判定第二記憶體胞元(例如，目標記憶體胞元250)之一資料狀態。第二記憶體胞元(例如，目標記憶體胞元250)之資料狀態可至少部分地基於自第二DLCU(例如，262-3)傳送至第一DLCU(例如，262-2)的第三記憶體胞元(例如，侵擾記憶體胞元252)之一所判定資料狀態及由第一DLCU(例如，262-2)判定的第一記憶體胞元(例如，侵擾記憶體胞元248)之一所判定資料狀態中之至少一者。在若干實施例中，控制電路487可經組態以將複數個感測電壓施加至第二記憶體胞元(例如，目標記憶體胞元250)耦合至其之一選定存取線(例如，246)以輸出若干資料狀態以及至少部分地基於所判定資料狀態而選擇若干資料狀態中之一者。
在若干實施例中，一第一DTD(例如，266-2)可選擇性地耦合於第一DLCU(例如，262-2)之一介面線(例如，260-2)與第二DLCU(例 如，262-3)之一介面線(例如，260-3)之間，而一第二DTD(例如，266-3)則可選擇性地耦合於第二DLCU(例如，262-3)之一介面線(例如，260-3)與一第三DLCU(例如，262-4)之一介面線(例如，260-4)之間。在某些實施例中，第一DLCU可係一共用DLCU(例如，一SBL架構中之262-2)，第一及第二資料線(例如，242e-2及242o-2)選擇性地耦合(例如，經由隔離裝置254及255)至共用DLCU(例如，262-2)。
用於操作可包括諸如圖2至圖4中所圖解說明之陣列之一陣列(例如，240)之一記憶體的若干方法可包含：判定耦合至一第一資料線(例如，242e-2)之一第一記憶體胞元(例如，侵擾記憶體胞元248)之一資料狀態；判定耦合至一第三資料線(例如，242e-3)之一第三記憶體胞元(例如，侵擾記憶體胞元252)之一資料狀態；將第一及第三記憶體胞元中之至少一者之所判定資料傳送至對應於一第二記憶體胞元(例如，目標記憶體胞元250)耦合至其之一第二資料線(例如，242o-2)之一DLCU(例如，262-2)，該第二資料線毗鄰於該第一資料線及該第三資料線。在若干實施例中，此等方法包含至少部分地基於經傳送所判定資料而判定第二記憶體胞元(例如，目標記憶體胞元250)之一資料狀態。
在若干實施例中，該方法可包含將DLCU(例如，262-2)選擇性地耦合(例如，經由隔離裝置254及255)至第一資料線(例如，242e-2)或第二資料線(例如，242o-2)。在某些實施例中，DLCU可包括一動態資料快取記憶體。
在若干實施例中，該方法可包含回應於感測第二記憶體胞元(例如，目標記憶體胞元250)之資料狀態之一請求而判定第一記憶體胞元(例如，侵擾記憶體胞元248)及第三記憶體胞元(例如，侵擾記憶體胞元252)之資料狀態。可藉由將複數個感測電壓施加至目標記憶體胞元耦合至其之一選定存取線(例如，246)以輸出若干資料狀態及至少部 分地基於經傳送所判定資料狀態而選擇若干資料狀態中之一者來執行判定目標記憶體胞元之資料狀態。如此，選自目標記憶體胞元之複數個資料狀態當中之資料狀態可至少部分地基於侵擾記憶體胞元之所判定資料狀態(例如，經傳送所判定資料狀態)。
在若干實施例中，該方法可包含在判定第一記憶體胞元、第二記憶體胞元及/或第三記憶體胞元之資料狀態之前根據一SBL技術來程式化第一、第二及/或第三記憶體胞元。在若干實施例中，操作記憶體可包含將第一、第二及/或第三記憶體胞元作為MLC操作。
在若干實施例中，操作一記憶體之一方法可包含判定由耦合至一第一資料線之一第一記憶體胞元(例如，侵擾記憶體胞元248)及耦合至一第三資料線之一第二記憶體胞元(例如，侵擾記憶體胞元252)儲存的資料。可將由第一記憶體胞元及第二記憶體胞元中之至少一者儲存之所判定資料傳送至選擇性地耦合至一目標記憶體胞元耦合至其之一第二資料線之一第一DLCU。第二資料線可毗鄰於第一資料線及第三資料線，且該方法可包含使用施加至一選定存取線之複數個感測電壓來感測由目標記憶體胞元(例如，250)儲存之資料，第一記憶體胞元、第二記憶體胞元及第三記憶體胞元皆耦合至該選定存取線。在若干實施例中，感測電壓至少部分地基於第一及第二記憶體胞元(例如，侵擾記憶體胞元248及252)之可能資料狀態組合。
在若干實施例中，判定第一及第二記憶體胞元(例如，侵擾記憶體胞元248及252)之可能資料狀態組合可基於可儲存於第一及第二記憶體胞元上之電荷之一組合。另外或在替代方案中，在若干實施例中，判定第一及第二記憶體胞元之可能資料狀態組合可基於第一及第二記憶體胞元中之每一者之一經抹除狀態及未經抹除狀態之一組合。
在若干實施例中，該方法可包含回應於判定由目標記憶體胞元(例如，250)儲存之資料之一請求而判定第一記憶體胞元及第二記憶 體胞元(例如，侵擾記憶體胞元248及252)之資料狀態。第一記憶體胞元及目標記憶體胞元可選擇性地耦合至第一DLCU且第二記憶體胞元可選擇性地耦合至一第二DLCU。在若干實施例中，第一DLCU及第二DLCU可選擇性地耦合至一DTD。因此，在若干實施例中，該方法可包含經由DTD將由第二記憶體胞元(例如，侵擾記憶體胞元252)儲存之所判定資料自第二DLCU傳送至選擇性地耦合至第一記憶體胞元(例如，侵擾記憶體胞元248)及目標記憶體胞元(例如，250)之第一DLCU。
在本發明之若干實施例中，操作一記憶體之一方法可包含回應於感測耦合至毗鄰第一資料線之一第二資料線之一目標記憶體胞元(例如，250)之一資料狀態之一請求而判定耦合至一第一資料線之一第一記憶體胞元(例如，侵擾記憶體胞元248)之一資料狀態，其中第一及第二資料線選擇性地耦合至一第一共用DLCU。該方法可包含回應於感測目標記憶體胞元(例如，250)之資料狀態之請求而判定耦合至毗鄰於第二資料線之一第三資料線之一第二記憶體胞元(例如，侵擾記憶體胞元252)之一資料狀態，其中第三資料線選擇性地耦合至一第二共用DLCU。在若干實施例中，該方法可包含將第二記憶體胞元(例如，侵擾記憶體胞元252)之所判定資料狀態自第二共用DLCU傳送至第一共用DLCU及至少部分地基於第二記憶體胞元(例如，侵擾記憶體胞元252)之經傳送所判定資料狀態而判定目標記憶體胞元(例如，250)之資料狀態。
在若干實施例中，該方法可包含經由選擇性地耦合於第一共用DLCU之一介面線與第二共用DLCU之一介面線之間的一DTD將第二記憶體胞元(例如，侵擾記憶體胞元252)之所判定資料狀態傳送至第一共用DLCU。將第二記憶體胞元(例如，侵擾記憶體胞元252)之所判定資料狀態傳送至第一共用DLCU可回應於提供至DTD之一啟用信號 來執行。
在若干實施例中，該方法可包含至少部分地基於第二記憶體胞元(例如，侵擾記憶體胞元252)之經傳送所判定資料狀態及第一記憶體胞元(例如，傳送至選擇性地耦合至目標記憶體胞元之一第一DLCU之侵擾記憶體胞元248)之所判定資料狀態中之至少一者而判定目標記憶體胞元(例如，250)之資料狀態。在若干實施例中，判定目標記憶體胞元之資料狀態可包含將複數個感測電壓施加至一選定存取線，第一記憶體胞元、目標記憶體胞元及第二記憶體胞元皆耦合至該選定存取線，該複數個感測電壓至少部分地基於第一及第二記憶體胞元(例如，侵擾記憶體胞元248及252)之可能資料狀態組合。該複數個感測電壓可對應於第一及第二記憶體胞元可程式化至其之若干可能資料狀態，且其中該方法可包含至少部分地基於第一及第二記憶體胞元之所判定資料狀態而選擇若干輸出資料狀態中之一者。
總結
本發明包含用於感測記憶體胞元之設備及方法。舉例而言，感測記憶體胞元可包含：判定耦合至一第一資料線之一第一記憶體胞元之一資料狀態；判定耦合至一第三資料線之一第三記憶體胞元之一資料狀態；將第一及第三記憶體胞元中之至少一者之所判定資料傳送至對應於一第二記憶體胞元耦合至其之一第二資料線之一資料線控制單元，第二資料線毗鄰於第一資料線及第三資料線；及至少部分地基於經傳送所判定資料而判定第二記憶體胞元之一資料狀態。
應理解，當稱一元件「毗鄰」、「毗鄰於」或「耦合至」另一元件時，其可直接毗鄰、毗鄰於或耦合至該另一元件，或可存在介入元件。相比而言，當稱一元件「直接毗鄰」、「直接毗鄰於」或「直接耦合至」另一元件時，則不存在介入元件或層。
如本文中所使用，術語「及/或」包含相關聯所列示物項中之一 或多者之任一或所有組合。如本文中所使用，術語「或」意指一邏輯上包含性或，除非另有陳述。亦即，「A或B」可包含(僅A)、(僅B)或(A及B兩者).換言之，「A或B」可意指「A及/或B」或「A及B中之一或多者」。
應理解，雖然本文中使用第一、第二、第三等術語來闡述各種元件，但此等元件不應受限於此等術語。此等術語僅用以區分一個元件與另一個元件。因此，可在不背離本發明之教示內容之情況下將一第一元件稱作一第二元件或一第三元件。
雖然本文中已圖解說明並闡述了特定實施例，但熟習此項技術者將瞭解，可以經計算以達成相同結果之一配置來取代所展示之特定實施例。本發明意欲涵蓋本發明之一個或多個實施例之更改或變化形式。應理解，已以一說明性方式而非一限定性方式做出以上說明。在審閱以上說明後，熟習此項技術者將明瞭上述實施例與本文中未明確闡述之其他實施例之組合。本發明之一個或多個實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之一個或多個實施例之範疇應參考隨附申請專利範圍連同授權此等申請專利範圍之等效形式之全部範圍一起來判定。
在前述詳細說明中，出於簡化本發明之目的，將某些特徵一起分組於一單個實施例中。不應將本發明之此方法視為反映本發明之所揭示實施例必須使用比每一請求項中明確陳述之特徵多的特徵之一意圖。而是，如以下申請專利範圍所反映，發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，將以下申請專利範圍特此併入至詳細說明中，其中每一請求項獨立作為一單獨實施例。
240‧‧‧記憶體陣列/陣列
242e-1‧‧‧偶數編號之資料線/偶數資料線/資料線
242e-2‧‧‧資料線/偶數資料線/第一資料線
242e-3‧‧‧資料線/偶數資料線/第三資料線
242e-4‧‧‧資料線/偶數資料線
242o-1‧‧‧奇數編號之資料線/奇數資料線/資料線
242o-2‧‧‧資料線/奇數資料線/第二資料線
242o-3‧‧‧資料線/奇數資料線
242o-4‧‧‧資料線/奇數資料線
244e-1‧‧‧記憶體胞元串
244e-2‧‧‧記憶體胞元串
244e-3‧‧‧記憶體胞元串
244e-4‧‧‧記憶體胞元串
244o-1‧‧‧記憶體胞元串
244o-2‧‧‧記憶體胞元串
244o-3‧‧‧記憶體胞元串
244o-4‧‧‧記憶體胞元串
246‧‧‧選定存取線/存取線
248‧‧‧記憶體胞元/胞元/毗鄰侵擾胞元/侵擾胞元/侵擾記憶體胞元
250‧‧‧記憶體胞元/胞元/目標胞元/目標記憶體胞元
252‧‧‧記憶體胞元/胞元/侵擾記憶體胞元/侵擾胞元
254‧‧‧隔離裝置/電晶體
255‧‧‧隔離裝置/電晶體
256‧‧‧屏蔽電壓供應線
258‧‧‧屏蔽電壓供應器
260-1‧‧‧電路/介面線
260-2‧‧‧電路/介面線
260-3‧‧‧電路/介面線
260-4‧‧‧電路/介面線
262-1‧‧‧共同資料線控制單元/資料線控制單元
262-2‧‧‧共同資料線控制單元/資料線控制單元/第一資料線控制單元/共用資料線控制單元
262-3‧‧‧共同資料線控制單元/資料線控制單元/第二資料線控制單元
262-4‧‧‧共同資料線控制單元/資料線控制單元/第三資料線控制單元
264-1‧‧‧啟用信號1(En1)
264-2‧‧‧啟用信號2(En2)
266-1‧‧‧電晶體/資料傳送裝置
266-2‧‧‧電晶體/資料傳送裝置
266-3‧‧‧電晶體/資料傳送裝置/介面線/第二資料傳送裝置
266-4‧‧‧電晶體/資料傳送裝置
En1‧‧‧啟用信號1/啟用信號
En2‧‧‧啟用信號2/啟用信號

Claims (28)

  1. 一種用於操作一記憶體之方法，其包括：判定耦合至一第一資料線之一第一記憶體胞元之一資料狀態；判定耦合至一第三資料線之一第三記憶體胞元之一資料狀態；將該第一及該第三記憶體胞元中之至少一者之該所判定資料狀態自一第一資料線控制單元傳送至對應於一第二記憶體胞元耦合至其之一第二資料線之一選擇性地耦合之第二資料線控制單元，該第二資料線毗鄰於該第一資料線及該第三資料線；及至少部分地基於儲存於該第二資料線控制單元中之該至少一經傳送之所判定資料狀態而判定該第二記憶體胞元之一資料狀態。
  2. 如請求項1之方法，其中判定該第二記憶體胞元之該資料狀態包括：使用該第二資料線控制單元來判定該第二記憶體胞元之該資料狀態。
  3. 如請求項1之方法，其包含回應於感測該第二記憶體胞元之該資料狀態之一請求而判定該第一記憶體胞元及該第三記憶體胞元之該等資料狀態。
  4. 如請求項1之方法，其中判定該第二記憶體胞元之該資料狀態包括：將複數個感測電壓施加至一選定存取線以輸出若干資料狀態，該第二記憶體胞元耦合至該選定存取線。
  5. 如請求項4之方法，其包含至少部分地基於該經傳送之所判定資料狀態而選擇該若干資料狀態中之一者。
  6. 如請求項1之方法，其包含將該第二資料線控制單元選擇性地耦 合至該第一資料線或該第二資料線。
  7. 如請求項1之方法，其中將該第一及該第三記憶體胞元中之該至少一者之該所判定資料狀態傳送至該第二資料線控制單元包括傳送至一動態資料快取記憶體。
  8. 一種用於操作一記憶體之方法，其包括：判定由耦合至一第一資料線之一第一記憶體胞元及耦合至一第三資料線之一第二記憶體胞元儲存之資料；將由該第一記憶體胞元及該第二記憶體胞元中之至少一者儲存之所判定資料傳送至選擇性地耦合至一第二資料線之一第一資料線控制單元，一目標記憶體胞元耦合至該第二資料線，其中該第二資料線毗鄰於該第一資料線及該第三資料線；及使用施加至一選定存取線之複數個感測電壓來感測由該目標記憶體胞元儲存之資料，該第一記憶體胞元、該第二記憶體胞元及該目標記憶體胞元皆耦合至該選定存取線，該等感測電壓至少部分地基於該等第一及第二記憶體胞元之可能資料狀態組合；及其中判定由耦合至該第一資料線之該第一記憶體胞元及耦合至該第三資料線之該第二記憶體胞元儲存之資料包括：判定由選擇性地耦合至該第一資料線控制單元之該第一記憶體胞元及該目標記憶體胞元以及選擇性地耦合至一第二資料線控制單元之該第二記憶體胞元儲存之資料。
  9. 如請求項8之方法，其包含基於可儲存於該等第一及第二記憶體胞元上之電荷之一組合而判定該等第一及第二記憶體胞元之該等可能資料狀態組合。
  10. 如請求項9之方法，其進一步包括將該第一資料線控制單元及該第二資料線控制單元選擇性地耦合至一資料傳送裝置。
  11. 如請求項10之方法，其進一步包括經由該資料傳送裝置將由該第二記憶體胞元儲存之該所判定資料自該第二資料線控制單元傳送至選擇性地耦合至該第一記憶體胞元及該目標記憶體胞元之該第一資料線控制單元。
  12. 如請求項11之方法，其進一步包括使用該第一資料線控制單元來判定該目標記憶體胞元之一資料狀態。
  13. 如請求項11之方法，其包含回應於提供至該資料傳送裝置之一啟用信號而將該第二記憶體胞元之該所判定資料狀態傳送至第一資料線控制單元。
  14. 如請求項12之方法，其中判定該目標記憶體胞元之一資料狀態包括：將該複數個感測電壓施加至該選定存取線，該第一記憶體胞元、該目標記憶體胞元及該第二記憶體胞元皆耦合至該選定存取線，該複數個感測電壓至少部分地基於該等第一及第二記憶體胞元之可能資料狀態組合。
  15. 如請求項8之方法，其中該複數個感測電壓對應於該等第一及第二記憶體胞元可程式化至其之若干可能資料狀態且其中該方法包含至少部分地基於該等第一及第二記憶體胞元之該等所判定資料而選擇若干輸出資料狀態中之一者。
  16. 一種用於操作一記憶體之設備，其包括：一第一資料線，其耦合至一第一記憶體胞元且選擇性地耦合至一第一資料線控制單元；一第二資料線，其耦合至一第二記憶體胞元且選擇性地耦合至該第一資料線控制單元，該第二資料線毗鄰於該第一資料線；一第三資料線，其耦合至一第三記憶體胞元且選擇性地耦合至一第二資料線控制單元，該第三資料線毗鄰於該第二資料 線；及控制電路，其經組態以至少部分地基於以下各項中之至少一者而判定該第二記憶體胞元之一資料狀態：自該第二資料線控制單元傳送至該第一資料線控制單元之該第三記憶體胞元之一所判定資料狀態；及由該第一資料線控制單元判定之該第一記憶體胞元之一所判定資料狀態。
  17. 如請求項16之設備，其中該控制電路經組態以將複數個感測電壓施加至該第二記憶體胞元耦合至其之一選定存取線以輸出若干資料狀態。
  18. 如請求項17之設備，其中該控制電路經組態以至少部分地基於該等所判定資料狀態而選擇該若干資料狀態中之一者。
  19. 如請求項16之設備，其包含：一第一資料傳送裝置，其選擇性地耦合於該第一資料線控制單元之一介面線與該第二資料線控制單元之一介面線之間；及一第二資料傳送裝置，其選擇性地耦合於該第二資料線控制單元之該介面線與一第三資料線控制單元之一介面線之間。
  20. 如請求項16之設備，其中該第一資料線控制單元係一共用資料線控制單元，該第一及該第二資料線選擇性地耦合至該共用資料線控制單元。
  21. 如請求項16之設備，其中該第三記憶體胞元之該資料狀態係回應於感測該第二記憶體胞元之該資料狀態之一請求而判定。
  22. 如請求項16之設備，其中該第一資料線控制單元經組態以至少部分地基於藉由將複數個感測電壓施加至該第二記憶體胞元耦合至其之一選定存取線而輸出之若干資料狀態來判定該第二記憶體胞元之一資料狀態。
  23. 如請求項16之設備，其中該第一資料線控制單元之一精緻加工組件經組態以至少部分地基於該第一記憶體胞元之該所判定資料狀態及該第三記憶體胞元之該所判定資料狀態而自由將複數個不同感測電壓施加至該第二記憶體胞元產生之若干輸出狀態當中判定一適當輸出資料狀態。
  24. 如請求項16之設備，其中耦合至該第一資料線控制單元之控制電路經組態以至少部分地基於該第一記憶體胞元之該所判定資料狀態及該第三記憶體胞元之該所判定資料狀態而判定該第二記憶體胞元之該資料狀態。
  25. 如請求項16之設備，其中耦合至該第一資料線控制單元之一處理器經組態以對由該第一記憶體胞元儲存之資料進行後處理以至少部分地基於該第一記憶體胞元之該所判定資料狀態及該第三記憶體胞元之該所判定資料狀態而判定該第二記憶體胞元之該資料狀態。
  26. 一種用於操作一記憶體之設備，其包括：一第一資料線，其耦合至一第一記憶體胞元；及一第二資料線，其耦合至一目標記憶體胞元，其中該第一記憶體胞元毗鄰於該目標記憶體胞元；一第三資料線，其耦合至一第二記憶體胞元，其中該第二記憶體胞元毗鄰於該目標記憶體胞元；及電路，其經組態以：回應於感測耦合至一選定存取線之該目標記憶體胞元之一資料狀態之一請求而判定耦合至該選定存取線之該第一記憶體胞元之一資料狀態；回應於感測該目標記憶體胞元之該資料狀態之該請求而判定耦合至該選定存取線之該第二記憶體胞元之一資料狀 態；及至少部分地基於傳送至選擇性地耦合至該目標記憶體胞元之一第一資料線控制單元的該第一記憶體胞元之該所判定資料狀態及該第二記憶體胞元之該所判定資料狀態中之至少一者而判定該目標記憶體胞元之一資料狀態；及其中該電路包含一資料傳送裝置以將該第二記憶體胞元之該所判定資料狀態傳送至在該第一記憶體胞元與該目標記憶體胞元之間共用之該第一資料線控制單元。
  27. 如請求項26之設備，其中該電路經組態以將複數個感測電壓施加至該選定存取線以輸出若干資料狀態，該複數個感測電壓至少部分地基於該等第一及第二記憶體胞元之可能資料狀態組合。
  28. 如請求項26之設備，其中該資料傳送裝置包括一電晶體，該電晶體具有：一第一端子，其耦合至該第一資料線控制單元之一介面線；一第二端子，其耦合至該第二資料線控制單元之一介面線；及一閘極，其經組態以接收一啟用信號。
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