KR20140139334A - 불휘발성 메모리 장치 - Google Patents

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KR20140139334A
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Abstract

본 발명의 실시 예에 따른 수직 구조 낸드 플래시 메모리 셀을 포함하는 불휘발성 메모리 장치는, 전기적으로 분리된 제 1 접지 선택 라인 및 제 2 접지 선택 라인에 의해서 메모리 셀들이 선택되는 제 1 메모리 블록, 전기적으로 분리된 제 3 접지 선택 라인 및 제 4 접지 선택 라인에 의해서 메모리 셀들이 선택되는 제 2 메모리 블록, 그리고 블록 선택 신호에 응답하여 상기 제 1 접지 선택 라인 및 상기 제 3 접지 선택 라인 각각에 연결되는 접지 선택 트랜지스터들을 턴온시키기 위한 구동 신호를 전달하는 패스 트랜지스터를 포함한다.

Description

불휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치의 행 디코더에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 메모리 셀들이 3차원으로 적층되는 불휘발성 메모리 장치가 활발히 연구되고 있다. 이러한 불휘발성 메모리 장치를 수직 구조 낸드(Vertical NAND) 플래시 메모리 또는 3차원 불휘발성 메모리 장치라 부르기도 한다. 3차원 불휘발성 메모리 장치에서는 워드 라인이 기판의 수직 방향으로 적층된다. 그리고 적층된 워드 라인들을 관통하는 필라가 형성됨으로써 셀 스트링이 구성될 수 있다.
수직 구조 낸드 플래시 메모리 장치에서 워드 라인의 로딩을 감소시키기 위해서 접지 선택 라인(Ground Selection Line: 이하, GSL) 스플릿(Split) 방식을 사용한다. 접지 선택 라인 스플릿을 사용하면, 하나의 메모리 블록 내에서 접지 선택 라인은 복수의 단위로 제어될 수 있다. 따라서, 이러한 구조를 통해서 상대적으로 큰 워드 라인 용량에 따라 발생하는 로딩을 감소하여 동작 성능의 향상을 꾀할 수 있다.
본 발명의 목적은 접지 선택 라인 스플릿 구조에서 접지 선택 라인을 구동하기 위한 패스 트랜지스터의 점유 면적을 줄일 수 있다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 하나의 패스 트랜지스터가 복수의 접지 선택 라인들을 구동하도록 구성될 수 있다. 따라서, 본 발명의 실시 예에 따르면, 공정 미세화에 유연하게 대처할 수 있는 패스 트랜지스터의 레이아웃 구조의 제공이 가능하다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 수직 구조 낸드 플래시 메모리 셀을 포함하는 불휘발성 메모리 장치는, 전기적으로 분리된 제 1 접지 선택 라인 및 제 2 접지 선택 라인에 의해서 메모리 셀들이 선택되는 제 1 메모리 블록, 전기적으로 분리된 제 3 접지 선택 라인 및 제 4 접지 선택 라인에 의해서 메모리 셀들이 선택되는 제 2 메모리 블록, 그리고 블록 선택 신호에 응답하여 상기 제 1 접지 선택 라인 및 상기 제 3 접지 선택 라인 각각에 연결되는 접지 선택 트랜지스터들을 턴온시키기 위한 구동 신호를 전달하는 패스 트랜지스터를 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 수직 구조 낸드 플래시 메모리 셀들을 포함하는 불휘발성 메모리 장치는, 각각 전기적으로 분리되는 복수의 접지 선택 라인들을 포함하는 복수의 메모리 블록들, 그리고 블록 선택 신호에 응답하여 상기 복수의 메모리 블록들 중 적어도 두 개의 메모리 블록의 접지 선택 라인들로 접지 선택 트랜지스터를 턴온시키기 접지 선택 신호를 동시에 전달하는 행 디코더를 포함하되, 상기 행 디코더는 하나의 패스 트랜지스터에 의해서 상기 적어도 두 개의 메모리 블록들의 접지 선택 라인들에 상기 접지 선택 신호를 전달하도록 구성된다.
본 발명에 따르면, 접지 선택 라인 스플릿 구조의 수직 구조 낸드 플래시 메모리 장치에서 행 디코더가 차지하는 칩 면적을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 사시도이다.
도 3은 도 2에 도시된 메모리 블록의 상부면을 예시적으로 보여주는 도면이다.
도 4는 접지 선택 라인 스플릿(GSL Split)을 사용하는 형태의 셀 어레이를 보여주는 단면도이다.
도 5는 도 4의 메모리 블록에서 하나의 비트 라인에 연결되는 셀 스트링들을 보여주는 회로도이다.
도 6은 도 5의 셀 스트링들에 인가되는 읽기 바이어스를 간략히 보여주는 표이다.
도 7은 도 6의 표와 같은 스플릿된 접지 선택 라인(GSL)을 구동하기 위한 행 디코더(120)의 구조를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 접지 선택 라인을 구동하기 위한 패스 트랜지스터 및 배선의 레이아웃 구조를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 다른 실시 예에 대응하는 셀 스트링을 간략히 보여주는 회로도이다.
도 10은 도 9의 셀 스트링 구조에 대응하는 스플릿된 접지 선택 라인을 구동하기 위한 패스 트랜지스터를 보여주는 회로도이다.
도 11은 도 10의 패스 트랜지스터 및 배선의 레이아웃 구조를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
더불어, 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 저장 매체로서 플래시 메모리 장치를 한 예로서 사용할 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150) 그리고 전압 발생기(160)를 포함한다.
셀 어레이(110)는 워드 라인들(WL) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BL0~BLn-1)을 통해서 페이지 버퍼(130)에 연결된다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 복수의 셀 스트링들은 동작 또는 선택 단위에 따라 복수의 메모리 블록들을 구성할 수 있다.
여기서, 셀 스트링들 각각은 수직 방향으로 형성될 수 있다. 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층되고, 셀 스트링들 각각의 채널이 수직 방향으로 형성될 수 있다. 이런 셀 스트링의 구조로 셀 어레이(110)가 형성되는 불휘발성 메모리 장치를 수직 구조 낸드 플래시 메모리 장치(VNAND) 또는 3차원 구조 불휘발성 메모리 장치라 한다. 본 발명의 셀 어레이(110)는 접지 선택 라인 스플릿(GSL Split) 방식으로 구동될 수 있다. 즉, 하나의 메모리 블록은 전기적으로 분리된 적어도 2개의 접지 선택 라인들(GSLs)에 의해서 제어될 수 있다.
행 디코더(120)는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들(WLs) 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 워드 라인 전압을 전달한다. 프로그램 동작시, 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 읽기 동작시, 행 디코더(120)는 선택 워드 라인(Selected WL)에는 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다. 이때, 선택 라인들(GSL, SSL)에는 비선택 읽기 전압(Vread)이 전달될 수 있다.
행 디코더(120)는 워드 라인 로딩(Loading)을 줄이기 위해서 접지 선택 라인 스플릿(GSL Split) 방식을 지원하기 위한 복수의 패스 트랜지스터들을 포함할 수 있다. 패스 트랜지스터는 고전압으로 제공되는 워드 라인 전압이나 선택 신호를 블록 선택 신호(Block Selection Signal)에 응답하여 셀 어레이(110)에 전달한다. 패스 트랜지스터는 일반적으로 고전압 트랜지스터(High Voltage Transistor)로 구성할 수 있다. 행 디코더(120)는 하나의 메모리 블록에 전압 레벨이 다른 복수의 접지 선택 신호(GS<0>, GS<1>, …, GS<j-1>)들을 제공할 수 있다. 이러한 기능을 위해서 하나의 패스 트랜지스터가 복수의 메모리 블록들에 동시에 접지 선택 신호를 전달하도록 구성될 수 있다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(130)는 감지된 데이터를 래치하여 외부에 전달한다. 소거 동작시, 페이지 버퍼(130)는 비트 라인을 플로팅(Floating)시킬 수 있다.
입출력 버퍼(140)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼(130)에 전달한다. 입출력 버퍼(140)는 읽기 동작시에 페이지 버퍼(130)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스 또는 명령어를 제어 로직(150)이나 행 디코더(120)에 전달한다.
제어 로직(150)은 외부로부터 전달되는 명령어(CMD)에 응답하여 페이지 버퍼(130)와 행 디코더(120)를 제어한다. 제어 로직(150)은 외부에서 제공되는 명령어(CMD)에 응답하여 선택된 메모리 셀들을 액세스하도록 페이지 버퍼(130), 전압 발생기(160) 등을 제어한다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들(S)로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 신호(SS, GS)를 생성할 수 있다. 선택 신호(SS)는 스트링을 선택하기 위한 제어 신호이다. 선택 신호(GS)는 접지 선택 신호이다.
전압 발생기(160)는 읽기나 쓰기 동작시 메모리 셀을 선택하기 위한 전압을 생성한다. 예를 들면, 전압 발생기(160)는 워드 라인 전압(S)과 선택 라인 전압(SS, GS)을 생성한다. 전압 발생기(160)에 의해서 생성된 워드 라인 전압(S)과 선택 라인 전압(SS, GS)은 행 디코더(120)를 통해서 셀 어레이(110)에 전달된다.
이상에서는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 구조가 간략히 설명되었다. 특히, 접지 선택 라인 스플릿(GSL Split) 구조의 불휘발성 메모리 장치(100)에서 하나의 패스 트랜지스터가 복수의 메모리 블록들에 접지 선택 신호(GS)를 제공하도록 구성된다. 따라서, 본 발명의 불휘발성 메모리 장치(100)에 따르면 높은 면적 효율이 기대된다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 사시도이다. 도 2를 참조하면, 기판(111) 위에 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)이 적층된다. 적층된 도전층들은 워드 라인 컷(WL Cut)에 의해서 분리될 수 있다. 여기서, 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷(SSL Cut)으로 분리될 수 있다.
복수의 필라들은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)을 z 방향으로 관통한다. 여기서, 적어도 하나의 접지 스트링 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)은 도전층으로 형성될 것이다. 또한, 복수의 필라들의 상부면에는 복수의 비트 라인들(BL)이 형성된다. 복수의 필라들은 각각 대응하는 비트 라인에 연결된다.
여기서, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 각각 2개의 도전층으로 형성되는 것으로 도시되었으나, 본 발명은 여기에 국한되지 않는다. 즉, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 각각 하나의 도전층으로 또는 3개 이상의 도전층들로 구성될 수 있을 것이다.
도 3은 도 2에 도시된 메모리 블록의 상부면을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 워드 라인 컷들(WL Cut)의 최하부면에는 공통 소스 라인들(CSL1, CSL2)이 존재하고, 워드 라인 컷들(WL Cut) 사이에는 스트링 선택 라인 컷(SSL Cut)이 존재한다.
워드 라인 컷(WL Cut)들 각각의 하부에는 공통 소스 라인들(CSL1, CSL2)이 형성될 것이다. 그리고 공통 소스 라인들(CSL1)에 연결될 셀 스트링들을 구성하기 위한 필라들이 형성된다.
먼저, 스트링 선택 라인(SSL<0>) 및 비트 라인들(BLe1, BLo1)에 연결되는 필라들(PLe1, PLo1)을 살펴보기로 한다. 필라(PLe1)와 접지 선택 라인들(미도시됨), 워드 라인(WL), 그리고 스트링 선택 라인(SSL<0>)에 의해서 수직(z 방향)으로 형성되는 셀 스트링은 공통 소스 라인(CSL1)과 x 방향으로 일정 간격으로 형성된다. 그리고 필라(PLo1)와 접지 선택 라인들(미도시됨), 워드 라인(WL), 그리고 스트링 선택 라인(SSL<0>)에 의해서 수직으로 형성되는 셀 스트링은 공통 소스 라인(CSL1)과 x 방향으로 특정 간격으로 형성된다. 이러한 필라의 형성은 스트링 선택 라인(SSL1)과 비트 라인들(BLe2, BLo2)에 연결되는 필라들에도 동일하게 적용된다.
스트링 선택 라인(SSL<1>) 및 비트 라인들(BLe1, BLo1)에 연결되는 필라들(PLe2, PLo2)을 살펴보기로 한다. 필라(PLe2)와 접지 선택 라인들(미도시됨), 워드 라인(WL), 그리고 스트링 선택 라인(SSL<1>)에 의해서 수직으로 형성되는 셀 스트링은 공통 소스 라인(CSL2)과 x 방향으로 일정 간격으로 형성될 수 있다. 그리고 필라(PLo2)와 접지 선택 라인들(미도시됨), 워드 라인(WL), 그리고 스트링 선택 라인(SSL<1>)에 의해서 수직으로 형성되는 셀 스트링은 공통 소스 라인(CSL2)과 x 방향으로 특정 간격으로 형성된다. 즉, 스트링 선택 라인(SSL<1>) 및 비트 라인들(BLe1, BLo1)에 연결되는 필라들(PLe2, PLo2)은 스트링 선택 라인(SSL<0>) 및 비트 라인들(BLe1, BLo1)에 연결되는 필라들(PLe1, PLo1)에 대해서 y 축으로 대칭적인 특성을 갖는다.
도 4는 접지 선택 라인 스플릿(GSL Split)을 사용하는 형태의 셀 어레이를 보여주는 단면도이다. 도 4를 참조하면, 도 3에 도시된 절단면(I-I')을 복수의 단위로 확장하여 적용하였다.
기판(111)의 상부에 선택 라인들(GSL, SSL) 또는 복수의 워드 라인들(WL<0>~WL<3>)이 적층된다. 적층된 선택 라인들(GSL, SSL) 또는 복수의 워드 라인들(WL<0>~WL<3>)을 관통하는 복수의 필라들(PLe0, PLo0, PLe1, PLo1, PLe2, PLo2, PLe3, PLo3, PLe4, PLo4, PLe5, PLo5)이 제공될 것이다.
기판(111)은 제 1 도전형(Conductive type)을 갖는 웰(Well) 일 수 있다. 예를 들어, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들어, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다.
기판(111) 상에, y 방향을 따라 신장된 복수의 도핑 영역들(112~115)이 제공된다. 복수의 도핑 영역들(112~113)은 기판(111) 상에서 x 방향을 따라 특정 거리만큼 이격되어 형성된다. 복수의 도핑 영역들(112~115)은 기판(111)과 상이한 제 2 도전형(Conductive type)을 갖는다. 예를 들어, 복수의 도핑 영역들(112~115)은 N 도전형을 가질 수 있다. 이하에서, 도핑 영역들(112~115)은 N 도전형을 갖는 것으로 가정한다. 그러나, 도핑 영역들(112~115)은 N 도전형을 갖는 것으로 한정되지 않는다.
도핑 영역들(112~115) 사이에서, 복수의 절연 물질들이 워드 라인들 및 선택 라인들 사이에서 형성된다. 복수의 절연 물질들은 z 방향(즉, 기판과 수직 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다.
도핑 영역들(112~115) 사이에서, x 방향을 따라 순차적으로 배치되며 z 방향을 따라 복수의 절연 물질들, 선택 라인들, 워드 라인들을 관통하는 복수의 필라들(PLe0, PLo0, PLe1, PLo1, PLe2, PLo2, PLe3, PLo3, PLe4, PLo4, PLe5, PLo5)이 제공된다. 실시 예에 있어서, 복수의 필라들(PLe0, PLo0, PLe1, PLo1, PLe2, PLo2, PLe3, PLo3, PLe4, PLo4, PLe5, PLo5)은 절연 물질들을 관통하여 기판(111)과 접촉할 수 있다. 여기서 필라들(PLe0, PLe1, PLe2, PLe3, PLe4, PLe5)은 어느 하나의 짝수 비트 라인에 연결되고, 필라(PLo0, PLo1, PLo2, PLo3, PLo4, PLo5)는 어느 하나의 홀수 비트 라인에 연결될 수 있다.
실시 예에 있어서, 복수의 필라들(PLeN, PLoN, N은 0 이상의 정수) 각각은 다층으로 구성될 수 있다. 복수의 필라들(PLeN, PLoN, N은 0 이상의 정수)은 채널막들 및 내부 물질들을 포함할 수 있다. 복수의 필라들(PLeN, PLoN, N은 0 이상의 정수) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다. 채널막들은 제 1 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 예를 들어, 채널막들은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 이하에서, 채널막들은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나 채널막들은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들어, 채널막들은 도전형을 갖지 않는 진성 반도체(Intrinsic semiconductor)를 포함할 수 있다. 여기서, 내부 물질들은 절연 물질을 포함한다. 예를 들어, 내부 물질들은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 내부 물질들은 에어 갭(Air gap)을 포함할 수 있다.
복수의 절연 물질들 및 복수의 필라들(PLeN, PLoN, N은 0 이상의 정수)의 노출된 표면들 상에 데이터 저장막들이 제공된다. 실시 예에 있어서, 복수의 필라들(PLeN, PLoN, N은 0 이상의 정수)은 지그-재그(Zig-Zag) 구조 배치될 것이다. 이러한 지그-재그 구조는 메모리 셀의 면적을 감소시키는 효과가 있다. 필라들(PLeN, PLoN, N은 0 이상의 정수) 각각은 인접한 데이터 저장막들, 그리고 인접한 도전 물질들과 함께 하나의 버티컬 스트링(Vertical string)을 구성한다. 즉, 필라들(PLeN, PLoN, N은 0 이상의 정수)은 데이터 저장막들 및 복수의 도전 물질들과 함께 복수의 버티컬 스트링들을 형성한다. 복수의 버티컬 스트링들 각각은 기판과 수직 방향으로 적층된 복수의 셀 트랜지스터들을 포함한다.
스트링 선택 라인(SSL)은 상부 스트링 선택 라인들(SSLu<m>, m은 0 이상의 정수) 및 하부 스트링 선택 라인들(SSLd<m>, m은 0 이상의 정수)을 포함할 수 있다. 여기서, 상부 스트링 선택 라인들(SSLu<0>, SSLu<1>) 및 하부 스트링 선택 라인들(SSLd<0>, SSLd<1>)은 스트링 선택 라인 컷(SSL cut)에 의하여 분리된다. 그러나 본 발명의 스트링 선택 라인(SSL)이 여기에 한정될 필요는 없다. 본 발명의 스트링 선택 라인(SSL)은 적어도 하나의 도전층으로 구현될 수 있다.
접지 선택 라인(GSL)은 상부 접지 선택 라인(GSLu<n>, n은 0 이상의 정수) 및 하부 접지 선택 라인(GSLd<n>, n은 0 이상의 정수)을 포함한다. 그러나 본 발명의 접지 선택 라인(GSL)이 여기에 한정될 필요는 없다. 본 발명의 접지 선택 라인(GSL)은 상부 및 하부에 관계없이 하나의 도전층으로 구성될 수도 있을 것이다.
하지만, 본 발명의 접지 선택 라인(GSL<n>)은 하나의 블록에 전기적으로 분리된 적어도 2개의 선택 라인으로 제공될 수 있다. 즉, 접지 선택 라인(GSL<n>)은 하나의 메모리 블록에서 워드 라인의 로딩을 감소시키기 위하여 접지 선택 라인 스플릿(GSL Split) 방식으로 형성 및 구동될 수 있다. 도시된 예와 같이 하나의 메모리 블록에서 접지 선택 라인은 2개의 분리된 접지 선택 라인들(GSL<0>, GSL<1>)로 형성 및 구동될 수 있다.
접지 선택 라인 스플릿(GSL Split)을 위하여 필라들(PLe0, PLo0, PLe1, PLo1, PLe2, PLo2, PLe3, PLo3)에 대응하는 셀 스트링의 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL<0>)에 의해서 구동된다. 그리고 필라들(PLe4, PLo4, PLe5, PLo5)에 대응하는 셀 스트링의 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL<1>)에 의해서 구동된다. 여기서, 하나의 메모리 블록에 포함되는 셀 스트링들의 접지 선택 트랜지스터들이 서로 다른 접지 선택 라인들(GSL<0>, GSL<1>)에 의해서 구동되는 예시만을 간략히 도시하였다. 그러나, 하나의 메모리 블록의 셀 스트링들이 적어도 3개 이상의 전기적으로 분리된 접지 선택 라인들에 의해서 구동될 수 있음은 잘 이해될 것이다.
읽기 동작시, 비선택된 스트링들의 접지 선택 트랜지스터들(GST)을 차단하도록 스플릿된 접지 선택 라인(GSL<1>)이 구동될 것이다. 그리고 스플릿된 접지 선택 라인(GSL<0>)에 대응하는 셀 스트링들 중에서 비선택된 셀 스트링들은 개별적으로 구비되는 스트링 선택 트랜지스터(SST)들을 차단하도록 스트링 선택 라인(SSL<0>~SSL<2>)을 구동하면 된다.
도 5는 도 4의 메모리 블록에서 하나의 비트 라인에 연결되는 셀 스트링들을 보여주는 회로도이다. 도 5를 참조하면, 비트 라인(BL<1>)에 연결되는 필라들(PLe0~PLe5)에 대응하는 셀 스트링들을 보여준다.
비트 라인(BL<1>)에 연결되는 각각의 셀 스트링들(210, 220, 230, 240, 250, 260)은 연결되는 접지 선택 라인(GSL<0>, GSL<1>)에 의해서 2개의 단위들로 구분된다. 즉, 스플릿된 접지 선택 라인(GSL<0>)에 연결되는 셀 스트링들(210~240)과 스플릿된 접지 선택 라인(GSL<1>)에 연결된 셀 스트링들(250, 260)로 구분된다. 하지만, 셀 스트링들(210, 220, 230, 240, 250, 260) 각각의 스트링 선택 트랜지스터들은 서로 다른 선택 라인들(SSL<0>~SSL<5>)에 연결된다.
접지 선택 라인 스플릿 방식에 따라 메모리 블록을 구동하는 경우, 접지 선택 라인들(GSL<0>, GSL<1>)은 개별적으로 제어될 수 있다. 접지 선택 라인(GSL<0>)에 턴온 전압(예를 들면, 5V)이, 접지 선택 라인(GSL<1>)에 차단 전압(예를 들면, 0V)이 제공되는 경우를 가정하기로 한다. 이 경우, 접지 선택 라인(GSL<1>)에 연결되는 셀 스트링들의 채널은 공통 소스 라인(CSL)과는 전기적으로 분리된다. 즉, 접지 선택 라인(GSL<1>)에 연결되는 셀 스트링들의 채널은 플로팅(Floating)된다. 따라서, 워드 라인 전압이 제공되더라도 셀 스트링들(250, 260)에 의한 로딩은 감소될 것이다.
더불어, 턴온 전압(Vread)이 제공되는 접지 선택 라인(GSL<0>)에 연결되는 셀 스트링들(210, 220, 230, 240)의 접지 선택 트랜지스터들은 턴온된다. 하지만, 이 경우에 선택된 셀 스트링(240)을 제외한 스트링 선택 라인들(SSL<0>, SSL<1>, SSL<2>)에는 차단 전압이 제공될 것이다. 이 경우, 셀 스트링들(210, 220, 230)의 채널은 비트 라인(BL<1>)과 차단될 것이다.
도 6은 도 5의 셀 스트링들에 인가되는 읽기 바이어스를 간략히 보여주는 표이다. 도 6을 참조하면, 접지 선택 라인 스플릿(GSL Split)에 의해서 비선택 접지 선택 라인에 연결된 셀 스트링들의 채널은 공통 소스 라인(CSL)과 차단된다.
우선 읽기 동작시 메모리 블록의 비트 라인(BL<1>)은 페이지 버퍼(130, 도 1 참조)에 의해서 프리차지 전압(Vpre)으로 충전된다. 그리고 셀 스트링들(210~260) 각각의 선택 워드 라인(WL<1>)에는 선택 읽기 전압(Vrd)이 제공된다. 선택 읽기 전압(Vrd)은 선택된 메모리 셀에 저장된 데이터를 식별하기 위한 워드 라인 전압이다. 셀 스트링들(210~260) 각각의 비선택 워드 라인들(WL<0>, WL<2>, WL<3>)에는 비선택 읽기 전압(Vread, 약 5V)이 제공된다. 비선택 읽기 전압(Vread)은 비선택 워드 라인에 연결된 메모리 셀들을 일괄적으로 턴온시켜 채널을 형성하기 위한 워드 라인 전압이다. 그리고 공통 소스 라인(CSL)에는 접지 전압(0 V) 또는 그보다 다소 높은 레벨의 전압이 제공될 수 있다.
이런 상태에서, 스플릿된 접지 선택 라인(GSL<0>)에는 비선택 읽기 전압(Vread)이 제공된다. 비선택 읽기 전압(Vread)에 의해서 셀 스트링들(210~240)의 접지 선택 트랜지스터들(GSTs)은 턴온될 것이다. 그러면, 워드 라인 전압이 제공되면 셀 스트링들(210~240)에 형성되는 채널은 공통 소스 라인(CSL)과 연결될 것이다. 반면, 스플릿된 접지 선택 라인(GSL<1>)에는 0V가 제공될 수 있다. 이 경우, 셀 스트링들(250, 260)의 접지 선택 트랜지스터들(GSTs)은 차단될 것이다. 따라서, 셀 스트링들(250, 260)의 채널은 워드 라인 전압에 관계없이 공통 소스 라인(CSL)과 분리된다. 즉, 셀 스트링들(250, 260)의 채널은 플로팅(Floating) 상태가 된다.
더불어, 셀 스트링들(210~230, 250, 260)의 스트링 선택 트랜지스터들(SST)이 차단되도록 스트링 선택 라인들(SSL<0>~SSL<2>, SSL<4>, SSL<5>)으로는 0V가 제공될 수 있다. 이러한 읽기 바이어스에 따라서, 워드 라인 전압이 제공되는 경우라 하더라도 스플릿된 접지 선택 라인(GSL<1>)에 연결되는 셀 스트링들(250, 260)의 채널은 플로팅 상태를 유지하게 될 것이다. 따라서, 셀 스트링들(250, 260)의 채널 전위에 따른 용량성 커플링 등에 기인하는 워드 라인 전압의 로딩은 감소하게 될 것이다.
여기서, 로딩(Loading)의 의미는 워드 라인과 채널 간의 용량성 커플링에 따른 워드 라인 전압의 구동에 미치는 영향을 의미한다. 즉, 워드 라인과 셀 스트링의 채널 사이에 존재하는 용량성 커플링 때문에 워드 라인 전압의 상승 속도가 영향을 받는다. 특히, 접지 레벨의 공통 소스 라인(CSL)에 연결된 채널과 워드 라인과의 용량성 커플링은 워드 라인 전압의 상승에 큰 로딩으로 작용한다. 하지만, 셀 스트링의 채널이 플로팅된 상태 하에서는 채널 전위도 워드 라인 전압과 동반하여 상승할 수 있다. 따라서, 용량성 커플링에 인하는 워드 라인 로딩이 감소할 수 있다.
도 7은 도 6의 표와 같은 스플릿된 접지 선택 라인(GSL)을 구동하기 위한 행 디코더(120)의 구조를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 하나의 패스 트랜지스터(Pass Transistor)에 의해서 복수의 접지 선택 라인들이 구동될 수 있다.
전압 발생기(160, 도 1 참조)로부터 생성된 접지 선택 신호(GS<0>~GS<3>)는 고전압 트랜지스터(High Voltage Transistor)들로 구성되는 패스 트랜지스터(PT0~PT3)에 의해서 스위칭된다. 패스 트랜지스터들(PT0~PT3)은 블록 선택 신호(BS0)에 의해서 스위칭될 수 있다.
패스 트랜지스터(PT0)는 스플릿된 복수의 메모리 블록들 각각의 접지 선택 라인(GSL<0>)을 구동한다. 예시적으로, 패스 트랜지스터(PT0)는 메모리 블록들(BLK0, BLK1, BLK2, BLK3) 각각의 접지 선택 라인(GSL<0>)에 접시 선택 신호(GS<0>)를 전달한다. 메모리 블록들(BLK0, BLK1, BLK2, BLK3)은 인접한 메모리 블록들일 수도 있고, 인접하지 않은 메모리 블록들일 수도 있음은 잘 이해될 것이다. 이러한 방식으로 패스 트랜지스터(PT1)는 메모리 블록들(BLK0, BLK1, BLK2, BLK3) 각각의 접지 선택 라인(GSL<1>)에 접시 선택 신호(GS<1>)를 전달한다. 패스 트랜지스터(PT2)는 메모리 블록들(BLK0, BLK1, BLK2, BLK3) 각각의 접지 선택 라인(GSL<2>)에 접시 선택 신호(GS<2>)를 전달한다. 패스 트랜지스터(PT3)는 메모리 블록들(BLK0, BLK1, BLK2, BLK3) 각각의 접지 선택 라인(GSL<3>)에 접시 선택 신호(GS<3>)를 전달한다.
패스 트랜지스터들(PT0, PT1, PT2, PT3) 각각은 적어도 2개의 서로 다른 메모리 블록들의 접지 선택 라인을 구동하게 될 것이다. 이러한 구조를 통해서 패스 트랜지스터의 추가 없이도 스플릿된 접지 선택 라인들을 용이하게 구동할 수 있다.
도 8은 본 발명의 접지 선택 라인을 구동하기 위한 패스 트랜지스터 및 배선의 레이아웃 구조를 예시적으로 보여주는 도면이다. 도 8을 참조하면, 하나의 패스 트랜지스터가 복수의 메모리 블록의 접지 선택 라인들을 구동하기 위한 레이아웃 구조가 개시된다.
패스 트랜지스터(PT0)는 액티브 영역(ACT0)과 그 상부에 구비되는 게이트 라인들(120a, 120b), 그리고 구동 신호들(GS<0>, GS<1>, GS<2>, GS<3>)을 제공받는 복수의 구동 신호 라인들(121a, 121b, 121c, 121d)에 의해서 형성된다. 패스 트랜지스터(PT0)는 액티브 영역(ACT0)에 2개의 게이트 라인(120a, 120b)에 의해서 2개의 소스(Source)와 하나의 공통 드레인(Common Drain)을 갖도록 형성될 수 있다. 여기서, 패스 트랜지스터(PT0)의 공통 드레인(Common Drain)은 구동 신호 라인(121a)과 비아(V10), 메탈 라인(M0), 그리고 메탈 컨택(MC0)을 통해서 연결될 수 있다. 그리고 패스 트랜지스터(PT0)의 소스(S)는 메탈 컨택(MC4), 메탈 라인(122a), 그리고 비아(V20)에 의해서 공통 구동 라인(123a)과 연결된다. 따라서, 공통 구동 라인(123a)은 구동 신호(GS<0>)를 메모리 블록들(BLK0, BLK2, BLK4, BLK6) 각각의 접지 선택 라인(GSL<0>)에 전달하게 될 것이다.
공통 구동 라인(123a)에 공급되는 구동 신호(GS<0>)는 메탈 라인(124a)를 통해서 메모리 블록(BLK0)의 접지 선택 라인(GSL<0>)으로 전달될 것이다. 공통 구동 라인(123a)에 공급되는 구동 신호(GS<0>)는 비아(V30)를 통해 연결되는 메탈 라인(125a)으로 전달될 수 있다. 그리고 공통 구동 라인(123a)에 공급되는 구동 신호(GS<0>)는 메탈 라인(125a)를 통해서 메모리 블록(BLK2)의 접지 선택 라인(GSL<0>)으로 전달될 것이다. 공통 구동 라인(123a)에 공급되는 구동 신호(GS<0>)는 비아(V40)를 통해 연결되는 메탈 라인(126a)으로 전달될 수 있다. 그리고 구동 신호(GS<0>)는 메탈 라인(126a)을 통해서 메모리 블록(BLK4)의 접지 선택 라인(GSL<0>)으로 전달될 것이다. 공통 구동 라인(123a)에 공급되는 구동 신호(GS<0>)는 비아(V50)를 통해 연결되는 메탈 라인(127a)으로 전달될 수 있다. 그리고 구동 신호(GS<0>)는 메탈 라인(127a)을 통해서 메모리 블록(BLK6)의 접지 선택 라인(GSL<0>)으로 전달될 것이다. 메탈 라인들(124a, 125a, 126a, 127a) 각각은 메모리 블록들(BLK0, BLK2, BLK4, BLK6) 각각의 접지 선택 라인(GSL<0>)과 메탈 컨택(Metal Contact)들을 통해서 전기적으로 연결될 것이다.
패스 트랜지스터(PT1)는 액티브 영역(ACT1)과 그 상부에 구비되는 게이트 라인들(120c, 120d), 그리고 구동 신호(GS<1>)을 제공받는 구동 신호 라인(121b)에 의해서 형성된다. 패스 트랜지스터(PT1)는 액티브 영역(ACT1)에 2개의 게이트 라인(120c, 120d)에 의해서 2개의 소스(Source)와 하나의 공통 드레인(Common Drain)을 갖도록 형성될 수 있다. 여기서, 패스 트랜지스터(PT1)의 공통 드레인(Common Drain)은 구동 신호 라인(121b)과 비아(V11), 메탈 라인(M1), 그리고 메탈 컨택(MC1)을 통해서 연결될 수 있다. 그리고 패스 트랜지스터(PT1)의 소스(S)는 메탈 컨택(MC5), 메탈 라인(122b), 그리고 비아(V31)를 통해서 공통 구동 라인(123b)과 연결된다. 따라서, 공통 구동 라인(123b)은 구동 신호(GS<1>)를 메모리 블록들(BLK0, BLK2, BLK4, BLK6) 각각의 접지 선택 라인(GSL<1>)에 분배하게 될 것이다.
공통 구동 라인(123b)에 공급되는 구동 신호(GS<1>)는 비아(V21)를 통해서 연결되는 메탈 라인(124b)을 통해서 메모리 블록(BLK0)의 접지 선택 라인(GSL<1>)으로 전달될 것이다. 공통 구동 라인(123b)에 공급되는 구동 신호(GS<1>)는 비아(V31)를 통해 연결되는 메탈 라인(125b)으로 전달될 수 있다. 그리고 구동 신호(GS<1>)는 메탈 라인(125b)을 통해서 메모리 블록(BLK2)의 접지 선택 라인(GSL<1>)으로 전달될 것이다. 공통 구동 라인(123b)에 공급되는 구동 신호(GS<1>)는 비아(V41)를 통해 연결되는 메탈 라인(126b)으로 전달될 수 있다. 그리고 구동 신호(GS<1>)는 메탈 라인(126b)를 통해서 메모리 블록(BLK4)의 접지 선택 라인(GSL<1>)으로 전달될 것이다. 공통 구동 라인(123b)에 공급되는 구동 신호(GS<1>)는 비아(V51)를 통해 연결되는 메탈 라인(127b)으로 전달될 수 있다. 그리고 구동 신호(GS<1>)는 메탈 라인(127b)를 통해서 메모리 블록(BLK6)의 접지 선택 라인(GSL<1>)으로 전달될 것이다. 메탈 라인들(124b, 125b, 126b, 127b) 각각은 메모리 블록들(BLK0, BLK2, BLK4, BLK6) 각각의 접지 선택 라인(GSL<1>)과 메탈 컨택(Metal Contact)을 통해서 전기적으로 연결될 것이다.
패스 트랜지스터(PT2)는 액티브 영역(ACT2)과 그 상부에 구비되는 게이트 라인들(120e, 120f), 그리고 구동 신호(GS<2>)를 제공받는 구동 신호 라인(121c)에 의해서 형성된다. 패스 트랜지스터(PT2)는 액티브 영역(ACT2)에 2개의 게이트 라인(120e, 120f)에 의해서 2개의 소스(Source)와 하나의 공통 드레인(Common Drain)을 갖도록 형성될 수 있다. 여기서, 패스 트랜지스터(PT2)의 공통 드레인(Common Drain)은 구동 신호 라인(121c)과 비아(V12), 메탈 라인(M2), 그리고 메탈 컨택(MC2)을 통해서 연결될 수 있다. 그리고 패스 트랜지스터(PT2)의 소스(S)는 메탈 컨택(MC6), 메탈 라인(122c), 그리고 비아(V42)를 통해서 공통 구동 라인(123c)과 연결된다. 따라서, 공통 구동 라인(123c)은 구동 신호(GS<2>)를 메모리 블록들(BLK0, BLK2, BLK4, BLK6) 각각의 접지 선택 라인(GSL<2>)에 분배하게 될 것이다.
공통 구동 라인(123c)에 공급되는 구동 신호(GS<2>)는 비아(V22)를 통해서 연결되는 메탈 라인(124c)을 통해서 메모리 블록(BLK0)의 접지 선택 라인(GSL<2>)으로 전달될 것이다. 공통 구동 라인(123c)에 공급되는 구동 신호(GS<2>)는 비아(V32)를 통해 연결되는 메탈 라인(125c)으로 전달될 수 있다. 그리고 구동 신호(GS<2>)는 메탈 라인(125c)을 통해서 메모리 블록(BLK2)의 접지 선택 라인(GSL<2>)으로 전달될 것이다. 공통 구동 라인(123c)에 공급되는 구동 신호(GS<2>)는 비아(V42)를 통해 연결되는 메탈 라인(126c)으로 전달될 수 있다. 그리고 구동 신호(GS<2>)는 메탈 라인(126c)를 통해서 메모리 블록(BLK4)의 접지 선택 라인(GSL<2>)으로 전달될 것이다. 공통 구동 라인(123b)에 공급되는 구동 신호(GS<2>)는 비아(V52)를 통해 연결되는 메탈 라인(127c)으로 전달될 수 있다. 그리고 구동 신호(GS<2>)는 메탈 라인(127c)를 통해서 메모리 블록(BLK6)의 접지 선택 라인(GSL<2>)으로 전달될 것이다. 메탈 라인들(124c, 125c, 126c, 127c) 각각은 메모리 블록들(BLK0, BLK2, BLK4, BLK6) 각각의 접지 선택 라인(GSL<2>)과 메탈 컨택(Metal Contact)을 통해서 전기적으로 연결될 것이다.
패스 트랜지스터(PT3)는 액티브 영역(ACT3)과 그 상부에 구비되는 게이트 라인들(120g, 120h), 그리고 구동 신호(GS<3>)을 제공받는 구동 신호 라인(121d)에 의해서 형성된다. 패스 트랜지스터(PT3)는 액티브 영역(ACT3)에 2개의 게이트 라인(120g, 120h)에 의해서 2개의 소스(Source)와 하나의 공통 드레인(Common Drain)을 갖도록 형성될 수 있다. 여기서, 패스 트랜지스터(PT3)의 공통 드레인(Common Drain)은 구동 신호 라인(121d)과 비아(V13), 메탈 라인(M3), 그리고 메탈 컨택(MC3)을 통해서 연결될 수 있다. 그리고 패스 트랜지스터(PT3)의 소스(S)는 메탈 컨택(MC7), 메탈 라인(122d), 그리고 비아(V53)를 통해서 공통 구동 라인(123d)과 연결된다. 따라서, 공통 구동 라인(123d)은 구동 신호(GS<3>)를 메모리 블록들(BLK0, BLK2, BLK4, BLK6) 각각의 접지 선택 라인(GSL<3>)에 분배하게 될 것이다.
공통 구동 라인(123d)에 공급되는 구동 신호(GS<3>)는 비아(V23)를 통해서 연결되는 메탈 라인(124d)을 통해서 메모리 블록(BLK0)의 접지 선택 라인(GSL<3>)으로 전달될 것이다. 공통 구동 라인(123d)에 공급되는 구동 신호(GS<3>)는 비아(V33)를 통해 연결되는 메탈 라인(125d)으로 전달될 수 있다. 그리고 구동 신호(GS<3>)는 메탈 라인(125d)을 통해서 메모리 블록(BLK2)의 접지 선택 라인(GSL<3>)으로 전달될 것이다. 공통 구동 라인(123d)에 공급되는 구동 신호(GS<3>)는 비아(V43)를 통해 연결되는 메탈 라인(126d)으로 전달될 수 있다. 그리고 구동 신호(GS<3>)는 메탈 라인(126d)을 통해서 메모리 블록(BLK4)의 접지 선택 라인(GSL<3>)으로 전달될 것이다. 공통 구동 라인(123d)에 공급되는 구동 신호(GS<3>)는 비아(V53)를 통해 연결되는 메탈 라인(127d)으로 전달될 수 있다. 그리고 구동 신호(GS<3>)는 메탈 라인(127d)을 통해서 메모리 블록(BLK6)의 접지 선택 라인(GSL<3>)으로 전달될 것이다. 메탈 라인들(124d, 125d, 126d, 127d) 각각은 메모리 블록들(BLK0, BLK2, BLK4, BLK6) 각각의 접지 선택 라인(GSL<3>)과 메탈 컨택(Metal Contact)을 통해서 전기적으로 연결될 것이다.
이상에서, 메모리 블록들(BLK0, BLK2, BLK4, BLK6) 각각의 스플릿된 접지 선택 라인들에 구동 신호들(GS<0>, GS<1>, GS<2>, GS<3>)을 전달하기 위한 패스 트랜지스터들(PT0, PT1, PT2, PT3)의 구조가 설명되었다. 그러나 메모리 블록들(BLK1, BLK3, BLK5) 각각의 접지 선택 라인들(GSL<0>~GSL<3>)도 동일하게 구동될 수 있음은 잘 이해될 것이다. 더불어, 도시된 메탈 컨택들의 구성은 예시적인 것에 불과하며 다양한 연결 방식에 의해서 메탈 컨택의 위치는 변경될 수 있음을 잘 이해될 것이다.
도 9는 본 발명의 다른 실시 예에 대응하는 셀 스트링을 간략히 보여주는 회로도이다. 도 9를 참조하면, 셀 스트링은 비트 라인(BL)과 연결되는 적어도 하나의 스트링 선택 트랜지스터들(SSTu, SSTd), 셀 스트링의 채널에 형성된 직렬 연결된 복수의 메모리 셀들(MC0~MC3), 셀 스트링의 채널과 공통 소스 라인(CSL) 사이에 연결된 적어도 하나의 접지 선택 트랜지스터들(GSTu, GSTd)을 포함한다. 도시되지는 않았지만, 셀 스트링(CS)은 메모리 셀(MC0)과 접지 선택 트랜지스터(GSTu) 사이의 더미 셀(DC0), 메모리 셀 (MC3)과 스트링 선택 트랜지스터(SSTd) 사이의 더미 셀(DC1)을 포함할 수 있다.
여기서, 적어도 하나의 스트링 선택 트랜지스터들(SSTu, SSTd)은 스트링 선택 라인들(SSLu, SSLd)이 연결된 게이트들을 가진다. 메모리 셀들(MC0~MC3)은 워드 라인들(WL<0>~WL<3>)이 연결된 게이트들을 갖고, 적어도 하나의 접지 선택 트랜지스터들(GSTu, GSTd)은 접지 선택 라인들(GSLu, GSLd)이 연결된 게이트들을 가진다. 대부분의 경우, 접지 선택 트랜지스터들(GSTu, GSTd)의 게이트에 대응하는 접지 선택 라인들(GSLu, GSLd)은 동일한 접지 선택 신호(GS<i>, i는 0 이상의 정수)에 의해서 구동될 것이다.
하지만, 접지 선택 트랜지스터들(GSTu, GSTd) 각각의 게이트 전압 레벨을 다른 값으로 제어할 필요성이 제기될 수 있다. 이런 경우, 접지 선택 트랜지스터들(GSTu, GSTd)의 게이트에 대응하는 접지 선택 라인들(GSLu, GSLd)의 전압 레벨은 다르게 제공될 수도 있을 것이다. 예를 들면, 하나의 메모리 블록에 복수의 스플릿된 접지 선택 라인들이 제공될 것이다. 그리고 스플릿된 접지 선택 라인들 중에서 선택된 접지 선택 라인들 각각의 상위 접지 선택 라인(GSLu)과 하위 접지 선택 라인(GSLd)은 서로 다른 레벨의 구동 신호(GSu, GSd)를 제공받을 수 있을 것이다.
도 10은 도 9의 셀 스트링 구조에 대응하는 스플릿된 접지 선택 라인을 구동하기 위한 패스 트랜지스터들을 보여주는 회로도이다. 도 10을 참조하면, 하나의 패스 트랜지스터(Pass Transistor)는 복수 메모리 블록들의 상위 또는 하위 접지 선택 라인들을 구동할 수 있다. 여기서, 설명의 편의상 2개의 메모리 블록들(BLK0, BLK1)의 접지 선택 라인들을 구동하기 위한 패스 트랜지스터들이 설명될 것이다.
전압 발생기(160, 도 1 참조)로부터 생성된 접지 선택 신호(GSu<0>~GSu<3>, GSd<0>~GSd<3>)는 고전압 트랜지스터(High Voltage Transistor)들로 구성되는 패스 트랜지스터(PT0~PT3)에 의해서 스위칭된다. 패스 트랜지스터들(PT0~PT3)은 블록 선택 신호(BS)에 의해서 스위칭될 수 있다. 더불어, 패스 트랜지스터들(PTi, 0≤i≤3의 정수) 각각은 상위 패스 트랜지스터(PTiu)와 하위 패스 트랜지스터들(PTid)을 포함한다.
패스 트랜지스터(PT0)는 메모리 블록들(BLK0, BLK1) 각각의 스플릿된 접지 선택 라인들(GSLu<0>, GSLd<0>)을 구동한다. 패스 트랜지스터(PT0)는 상위 패스 트랜지스터(PT0u)와 하위 패스 트랜지스터(PT0d)를 포함한다. 상위 패스 트랜지스터(PT0u)는 메모리 블록들(BLK0, BLK1) 각각의 상위 접지 선택 라인(GSLu<0>)에 접시 선택 신호(GSu<0>)를 전달한다. 하위 패스 트랜지스터(PT0d)는 메모리 블록들(BLK0, BLK1) 각각의 하위 접지 선택 라인(GSLd<0>)에 접시 선택 신호(GSd<0>)를 전달한다.
패스 트랜지스터(PT1)는 메모리 블록들(BLK0, BLK1) 각각의 스플릿된 접지 선택 라인들(GSLu<1>, GSLd<1>)을 구동한다. 패스 트랜지스터(PT1)는 상위 패스 트랜지스터(PT1u)와 하위 패스 트랜지스터(PT1d)를 포함한다. 상위 패스 트랜지스터(PT1u)는 메모리 블록들(BLK0, BLK1) 각각의 상위 접지 선택 라인(GSLu<1>)에 접시 선택 신호(GSu<1>)를 전달한다. 하위 패스 트랜지스터(PT1d)는 메모리 블록들(BLK0, BLK1) 각각의 하위 접지 선택 라인(GSLd<1>)에 접시 선택 신호(GSd<1>)를 전달한다.
패스 트랜지스터(PT2)는 메모리 블록들(BLK0, BLK1) 각각의 스플릿된 접지 선택 라인들(GSLu<2>, GSLd<2>)을 구동한다. 패스 트랜지스터(PT2)는 상위 패스 트랜지스터(PT2u)와 하위 패스 트랜지스터(PT2d)를 포함한다. 상위 패스 트랜지스터(PT2u)는 메모리 블록들(BLK0, BLK1) 각각의 상위 접지 선택 라인(GSLu<2>)에 접시 선택 신호(GSu<2>)를 전달한다. 하위 패스 트랜지스터(PT2d)는 메모리 블록들(BLK0, BLK1) 각각의 하위 접지 선택 라인(GSLd<2>)에 접시 선택 신호(GSd<2>)를 전달한다.
패스 트랜지스터(PT3)는 메모리 블록들(BLK0, BLK1) 각각의 스플릿된 접지 선택 라인들(GSLu<3>, GSLd<3>)을 구동한다. 패스 트랜지스터(PT3)는 상위 패스 트랜지스터(PT3u)와 하위 패스 트랜지스터(PT3d)를 포함한다. 상위 패스 트랜지스터(PT3u)는 메모리 블록들(BLK0, BLK1) 각각의 상위 접지 선택 라인(GSLu<3>)에 접시 선택 신호(GSu<3>)를 전달한다. 하위 패스 트랜지스터(PT3d)는 메모리 블록들(BLK0, BLK1) 각각의 하위 접지 선택 라인(GSLd<3>)에 접시 선택 신호(GSd<3>)를 전달한다.
패스 트랜지스터들(PT0u, PT0d, PT1u, PT1d, PT2u, PT2d, PT3u, PT3d) 각각은 적어도 2개의 서로 다른 메모리 블록들의 접지 선택 라인들을 구동하게 될 것이다. 이러한 구조를 통해서 패스 트랜지스터의 추가 없이도 스플릿된 접지 선택 라인들을 용이하게 제어할 수 있다.
도 11은 도 10의 패스 트랜지스터 및 배선의 레이아웃 구조를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 하나의 패스 트랜지스터가 복수의 메모리 블록의 접지 선택 라인들을 구동하기 위한 행 디코더의 레이아웃 구조가 게시된다.
패스 트랜지스터(PT0)는 패스 트랜지스터(PT0u)와 패스 트랜지스터(PT0d)를 포함할 것이다. 패스 트랜지스터(PT0u)는 액티브 영역(ACT0a)과 그 상부에 구비되는 게이트 라인들(220a, 220b), 그리고 구동 신호들(GSu<0>, GSu<1>, GSu<2>, GSu<3>)을 제공받는 복수의 구동 신호 라인들(222a, 222b, 222c, 222d)에 의해서 형성된다. 패스 트랜지스터(PT0u)는 액티브 영역(ACT0a)에 2개의 게이트 라인(220a, 220b)에 의해서 2개의 소스(Source)와 하나의 공통 드레인(Common Drain)을 갖도록 형성될 수 있다.
여기서, 액티브 영역(ACT0a)의 상부에 형성되는 패스 트랜지스터(PT0u)의 공통 드레인(Common Drain)은 구동 신호 라인(222a)과 비아(V1)를 통해서 연결될 수 있다. 앞서 설명된 도 8에서와 같이 패스 트랜지스터(PT0u)의 공통 드레인(Common Drain)이 비아(V1)에 연결되는 메탈 라인, 메탈 컨택 등을 통해서 연결될 수도 있음은 잘 이해될 것이다. 하지만, 설명의 간략화를 위해서 이러한 구조는 생략하기로 한다.
패스 트랜지스터(PT0u)의 소스(S)는 메탈 컨택, 메탈 라인(224a), 그리고 비아(V71)를 통해서 공통 구동 라인(223a)과 연결된다. 따라서, 공통 구동 라인(223a)은 구동 신호(GSu<0>)를 메모리 블록들(BLK0, BLK1) 각각의 접지 선택 라인(GSLu<0>)에 분배하게 될 것이다. 공통 구동 라인(223a)에 공급되는 구동 신호(GSu<0>)는 메탈 라인(226a)를 통해서 메모리 블록(BLK0)의 접지 선택 라인(GSLu<0>)으로 전달될 것이다. 공통 구동 라인(223a)에 공급되는 구동 신호(GSu<0>)는 비아(V75)를 통해 연결되는 메탈 라인(226e)으로 전달될 수 있다. 그리고 구동 신호(GSu<0>)는 메탈 라인(226e)을 통해서 메모리 블록(BLK1)의 접지 선택 라인(GSLu<0>)으로 전달될 것이다.
패스 트랜지스터(PT0d)는 액티브 영역(ACT0b)과 그 상부에 구비되는 게이트 라인들(220a, 220b), 그리고 구동 신호들(GSd<0>, GSd<1>, GSd<2>, GSd<3>)을 제공받는 복수의 구동 신호 라인들(222e, 222f, 222g, 222h)에 의해서 형성된다. 패스 트랜지스터(PT0d)는 액티브 영역(ACT0b)에 2개의 게이트 라인(220a, 220b)에 의해서 2개의 소스(Source)와 하나의 공통 드레인(Common Drain)을 갖도록 형성될 수 있다.
패스 트랜지스터(PT0d)의 소스(S)는 메탈 컨택, 메탈 라인(225a), 그리고 비아(V61)를 통해서 공통 구동 라인(223e)과 연결된다. 따라서, 공통 구동 라인(223e)은 구동 신호(GSd<0>)를 메모리 블록들(BLK0, BLK1) 각각의 접지 선택 라인(GSLd<0>)에 분배하게 될 것이다. 공통 구동 라인(223e)에 공급되는 구동 신호(GSd<0>)는 메탈 라인들(227a, 227e)를 통해서 메모리 블록들(BLK0, BLK1) 각각의 접지 선택 라인(GSLd<0>)으로 전달될 것이다. 여기서, 메모리 블록들(BLK0, BLK1) 각각의 접지 선택 라인들(GSLd<m>, GSLu<m>, m은 자연수)은 서로 다른 도전층으로 형성될 수 있을 것이다.
각각 상위 접지 선택 라인과 하위 접지 선택 라인을 구동하기 위한 패스 트랜지스터들(PT1, PT2, PT3)의 구조도 앞서 설명된 패스 트랜지스터(PT1)의 구도와 유사하다. 따라서, 이하에서는 그것들의 자세한 설명은 생략하기로 한다.
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 12를 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 수직 구조 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
상술한 SSD(1200)에서, 불휘발성 메모리 장치(1230)는 기판에 대해 수직으로 형성되는 셀 스트링을 갖는 수직 구조의 낸드형 플래시 메모리 장치일 수 있다. 불휘발성 메모리 장치(1230)는 하나의 메모리 블록에 복수의 접지 선택 라인이 스플릿된 구조로 제공될 수 있을 것이다. 그리고 불휘발성 메모리 장치(1230)는 하나의 패스 트랜지스터가 서로 다른 블록의 접지 선택 라인을 구동하도록 구성되는 행 디코더를 포함할 수 있을 것이다.
도 13은 본 발명에 따른 메모리 시스템(2000)을 간략히 보여주는 블록도이다. 도 13을 참조하면, 본 발명에 따른 메모리 시스템(2000)은 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)를 포함한다.
메모리 컨트롤러(2100)는 불휘발성 메모리 장치(2200)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)의 결합에 의해 메모리 카드로 제공될 수 있을 것이다. SRAM(2110)은 프로세싱 유닛(2120)의 동작 메모리로 사용된다. 호스트 인터페이스(2130)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(2140)은 불휘발성 메모리 장치(2200)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(2150)는 본 발명의 불휘발성 메모리 장치(2200)와 인터페이싱 한다. 프로세싱 유닛(2120)은 메모리 컨트롤러(2100)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(2200)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 불휘발성 메모리 장치(2200)는 본 발명의 실시 예에 따른 행 디코더 구조를 포함할 수 있다. 즉, 불휘발성 메모리 장치(2200)는 기판에 대해 수직으로 형성되는 셀 스트링을 갖는 수직 구조의 낸드형 플래시 메모리 장치일 수 있다. 불휘발성 메모리 장치(2200)는 하나의 메모리 블록에 복수의 접지 선택 라인이 스플릿된 구조로 제공될 수 있을 것이다. 그리고 불휘발성 메모리 장치(2200)는 하나의 패스 트랜지스터가 서로 다른 블록의 접지 선택 라인을 구동하도록 구성되는 행 디코더를 포함할 수 있을 것이다.
이상의 본 발명의 메모리 시스템(2000)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 이 경우, 메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 14는 본 발명의 다른 실시 예에 따른 데이터 저장 장치(3000)를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100)와 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000) 외부로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다.
또한, 플래시 메모리(3100)의 구성은 도 1에 도시된 불휘발성 메모리 장치(100)와 실질적으로 동일하게 구성될 수 있다. 플래시 메모리(3100)는 본 발명의 실시 예에 따른 행 디코더 구조를 포함할 수 있다. 플래시 메모리(3100)는 기판에 대해 수직으로 형성되는 셀 스트링을 갖는 수직 구조의 낸드형 플래시 메모리 장치일 수 있다. 플래시 메모리(3100)는 하나의 메모리 블록에 복수의 접지 선택 라인이 스플릿된 구조로 제공될 수 있을 것이다. 그리고 플래시 메모리(3100)는 하나의 패스 트랜지스터가 서로 다른 블록의 접지 선택 라인을 구동하도록 구성되는 행 디코더를 포함할 수 있을 것이다. 본 발명의 플래시 메모리(3100)는 어레이들이 다층으로 적층된 스택 플래시 구조, 소스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드 장치, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 산업 표준을 만족하는 카드를 구성할 수 있다.
도 15에는 불휘발성 메모리 장치를 포함한 컴퓨팅 시스템(4000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(4000)은 시스템 버스(4600)에 전기적으로 연결된 마이크로프로세서(4200), 램(4300), 사용자 인터페이스(4400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(4500) 및 메모리 시스템(4100)을 포함한다.
본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩세트(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(4100)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(4100)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
여기서, 메모리 시스템(4100)은 메모리 컨트롤러(4110)와 불휘발성 메모리 장치(4120)를 포함한다. 불휘발성 메모리 장치(4120)는 본 발명의 실시 예에 따른 행 디코더 구조를 포함할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110 : 셀 어레이 111 : 기판
112, 113, 114, 115 : 도핑 영역
120 : 행 디코더 130 : 페이지 버퍼
140 : 입출력 버퍼 150 : 제어 로직
160 : 전압 발생기 1100 : 호스트
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 메모리 컨트롤러 2110 : 에스램
2120 : 프로세싱 유닛 2130 : 호스트 인터페이스
2140 : 에러 정정 블록 2140 : 메모리 인터페이스
2200 : 불휘발성 메모리 장치 3000 : 데이터 저장 장치
3100 : 플래시 메모리
3200 : 플래시 컨트롤러
4000 : 컴퓨팅 시스템
4100 : 메모리 시스템 4110 : 메모리 컨트롤러
4120 : 불휘발성 메모리 장치 4200 : 중앙처리장치
4300 : 램 4400 : 유저 인터페이스
4500 : 모뎀 4600 : 시스템 버스

Claims (10)

  1. 수직 구조 낸드 플래시 메모리 셀을 포함하는 불휘발성 메모리 장치에 있어서:
    전기적으로 분리된 제 1 접지 선택 라인 및 제 2 접지 선택 라인에 의해서 메모리 셀들이 선택되는 제 1 메모리 블록;
    전기적으로 분리된 제 3 접지 선택 라인 및 제 4 접지 선택 라인에 의해서 메모리 셀들이 선택되는 제 2 메모리 블록; 그리고
    블록 선택 신호에 응답하여 상기 제 1 접지 선택 라인 및 상기 제 3 접지 선택 라인 각각에 연결되는 접지 선택 트랜지스터들을 턴온시키기 위한 구동 신호를 전달하는 패스 트랜지스터를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 블록 선택 신호에 응답하여 상기 제 2 접지 선택 라인 및 상기 제 4 접지 선택 라인에 각각 연결되는 접지 선택 트랜지스터들을 턴오프시키기 위한 구동 신호를 동시에 전달하는 다른 하나의 패스 트랜지스터를 더 포함하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 접지 선택 라인 및 상기 제 4 접지 선택 라인에 연결되는 복수의 셀 스트링들 각각의 스트링 선택 트랜지스터들은 턴오프되는 불휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 접지 선택 라인 및 상기 제 4 접지 선택 라인에 연결되는 복수의 셀 스트링들 각각의 채널은 플로팅 상태로 설정되는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 3 접지 선택 라인에 연결되는 복수의 셀 스트링들 각각의 스트링 선택 트랜지스터들은 턴오프되는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 접지 선택 라인 및 제 3 접지 선택 라인으로 전달되는 구동 신호의 레벨은 비선택 읽기 전압(Vread)인 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 패스 트랜지스터의 소스와 메탈 컨택을 통해서 연결되는 제 1 메탈 라인;
    상기 제 1 메탈 라인과 연결되는 공통 구동 라인;
    상기 공통 구동 라인과 상기 제 1 접지 선택 라인 사이에 형성되며, 비아 또는 메탈 컨택을 통하여 상기 구동 신호를 전달하는 제 2 메탈 라인; 및
    상기 공통 구동 라인과 상기 제 3 접지 선택 라인 사이에 형성되며, 비아 또는 메탈 컨택을 통하여 상기 구동 신호를 전달하는 제 3 메탈 라인을 포함하는 불휘발성 메모리 장치.
  8. 수직 구조 낸드 플래시 메모리 셀들을 포함하는 불휘발성 메모리 장치에 있어서:
    각각 전기적으로 분리되는 복수의 접지 선택 라인들을 포함하는 복수의 메모리 블록들; 그리고
    블록 선택 신호에 응답하여 상기 복수의 메모리 블록들 중 적어도 두 개의 메모리 블록의 접지 선택 라인들로 접지 선택 트랜지스터를 턴온시키기 접지 선택 신호를 동시에 전달하는 행 디코더를 포함하되,
    상기 행 디코더는 하나의 패스 트랜지스터에 의해서 상기 적어도 두 개의 메모리 블록들의 접지 선택 라인들에 상기 접지 선택 신호를 전달하도록 구성되는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 행 디코더는:
    상기 제 1 메모리 블록의 제 1 셀 스트링과 제 2 메모리 블록의 제 2 셀 스트링 각각의 하위 접지 선택 트랜지스터를 턴온하기 위한 제 1 패스 트랜지스터; 그리고
    상기 제 1 메모리 블록의 제 1 셀 스트링과 제 2 메모리 블록의 제 2 셀 스트링 각각의 상위 접지 선택 트랜지스터를 턴온하기 위한 제 1 패스 트랜지스터를 포함하는 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 패스 트랜지스터가 전달하는 제 1 접지 선택 신호의 전압 레벨은 상기 제 2 패스 트랜지스터가 전달하는 제 2 접지 선택 신호의 전압 레벨과 다른 불휘발성 메모리 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502349B2 (en) * 2014-01-17 2016-11-22 Macronix International Co., Ltd. Separated lower select line in 3D NAND architecture
US9373632B2 (en) 2014-01-17 2016-06-21 Macronix International Co., Ltd. Twisted array design for high speed vertical channel 3D NAND memory
US9349458B2 (en) * 2014-10-16 2016-05-24 Sandisk Technologies Inc. Biasing of unselected blocks of non-volatile memory to reduce loading
KR102293136B1 (ko) * 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
WO2016172673A1 (en) * 2015-04-24 2016-10-27 Aplus Flash Technology, Inc. Partial/full array/block erase for 2d/3d hierarchical nand
US9548121B2 (en) * 2015-06-18 2017-01-17 Macronix International Co., Ltd. Memory device having only the top poly cut
KR20180027708A (ko) 2016-09-06 2018-03-15 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR102450573B1 (ko) 2016-09-19 2022-10-07 삼성전자주식회사 메모리 장치
KR20200052127A (ko) * 2018-11-06 2020-05-14 삼성전자주식회사 반도체 장치
KR20200132136A (ko) 2019-05-15 2020-11-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR20200138994A (ko) * 2019-06-03 2020-12-11 삼성전자주식회사 3차원 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090080337A (ko) * 2008-01-21 2009-07-24 삼성전자주식회사 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
KR20130008220A (ko) * 2011-07-12 2013-01-22 삼성전자주식회사 불휘발성 메모리 장치
KR20130085155A (ko) * 2012-01-19 2013-07-29 삼성전자주식회사 불휘발성 메모리 장치, 그리고 그것을 포함하는 메모리 시스템

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190089B1 (ko) 1996-08-30 1999-06-01 윤종용 플래쉬 메모리장치 및 그 구동방법
KR100277436B1 (ko) * 1998-07-25 2001-01-15 윤종용 마스크 롬
KR100399351B1 (ko) * 2001-08-07 2003-09-26 삼성전자주식회사 공유된 선택 라인 구조를 갖는 낸드형 플래시 메모리 장치
KR100432884B1 (ko) 2001-08-28 2004-05-22 삼성전자주식회사 공유된 행 선택 구조를 갖는 불 휘발성 반도체 메모리 장치
JP2005100538A (ja) 2003-09-25 2005-04-14 Toshiba Corp 不揮発性半導体記憶装置及びこれを用いた電子装置
US7646664B2 (en) 2006-10-09 2010-01-12 Samsung Electronics Co., Ltd. Semiconductor device with three-dimensional array structure
KR20090035203A (ko) 2007-10-05 2009-04-09 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
KR101361131B1 (ko) 2008-04-11 2014-02-13 삼성전자주식회사 공유되는 로우 디코더를 갖는 플래쉬 메모리 장치
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
KR20100034878A (ko) 2008-09-25 2010-04-02 삼성전자주식회사 비휘발성 메모리 장치
KR101527195B1 (ko) 2009-02-02 2015-06-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US8792282B2 (en) * 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
US8279674B2 (en) 2010-06-28 2012-10-02 Spansion Llc High read speed memory with gate isolation
KR101772572B1 (ko) 2010-12-06 2017-08-29 삼성전자주식회사 불휘발성 메모리 장치
KR101784999B1 (ko) 2011-04-08 2017-11-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 행 디코더
KR101856130B1 (ko) * 2012-01-04 2018-05-10 삼성전자주식회사 비휘발성 메모리 장치, 그리고 그것을 포함하는 메모리 시스템
US8958244B2 (en) * 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090080337A (ko) * 2008-01-21 2009-07-24 삼성전자주식회사 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
KR20130008220A (ko) * 2011-07-12 2013-01-22 삼성전자주식회사 불휘발성 메모리 장치
KR20130085155A (ko) * 2012-01-19 2013-07-29 삼성전자주식회사 불휘발성 메모리 장치, 그리고 그것을 포함하는 메모리 시스템

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