JPH02161686A - Ｍｏｓ型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、分割された複数のメモリセルマトリクスを備
え、それらに接続されたセンスアンプの動作を制御する
センス制御回路を有するダイナミックＲＡＭ　（ランダ
ム・アクセス・メモリ）等の半導体記憶装置に関す−る
ものである。

（従来の技術） ｂ’を来、この種のＭＯＳ型半導体記憶装置としては、
例えば第２図のようなものがあった。以下、その構成を
図を用いて説明する。

第２図は１１ｒ来のＩＶＩ　ＯＳ型半専体記・填装置の
〜構成例を示す概略構成図である。

このＭＯＳ型半導体記・［☆装置は、ダイナミックＲＡ
Ｍを示すもので、行アト１／ス及び列アドレスにより分
割さ）ｔｌ、こ複数のメモリセルマド・レリクス］−０
−ｉ−−へ−］−（１−４を備えている。各メモリセル
マトリクス１０−１−　＝　１．０−４は、複数のワー
ド線１１及びピッＩ・線１２ａ、、、１２ｂ対にそれぞ
れ接続された複数の１−１−ランジスタ型メモリセル１
３と、複数のダミーワード線１４及びピッ［へ線１２ａ
、１２ｂ対にそれぞｔｌ−接続され；ａｈＭＯＳ）−ラ
ン′ジスタからなる複１にの、ノイズ′キ・ヤンセラ１
５とより構成されている。

名メモリセルマトリクスＩ　Ｃ）−１−〜］−０−４の
近傍には、それに対応して、行アドレスデコーダ２０−
１　＝　２０−４と、それ（こ接続され／：ニワ・−ド
線駆動回路２］−−１−２１−１１及びノイズキャンセ
ラ制御回路２２−１〜２２−４とが設けられている。ワ
ード線駆動回路２１−１−２１−．４及びノイズキャン
セラ制御回路２２−：＋−−〜２２−４は、ワード線昇
圧回路２３により昇圧さノ土る回路τ′あり、そのうち
ワード線駆動回路２１−−１−−一〜１を１４が各メモ
リセルマ［・リクス］、　Ｏ−１へ−１０−４のソー１
−線１１に接続され、ノイズキＡ・ンセラ制御回路２２
−１へ７−２２−４が各ダミーツー１’線］４に接続さ
れている。

各ピッ■・線１２ａ、１．２ｈ対間には、Ｎチャ本ル型
センスアンプ２／１及びＰチャネル型センスアンプ２５
がそノ゛シそ゛れ接続され、そｔｒ−１”、＞のセンス
アンプ２４．２５力吃Ｉ′ｉ−は化信号線２６．２７、
Ｎナヤネル型ＭＯＳトランジスタ２８、［）チャネル型
Ｍ　ＯＳ　ｉ＝ランジスタ２９を介してセンス制御卸回
路３０−１−３０−６にそれぞれ接続さｈている。

各センス制御回：１８３０−ｌ−・〜３０−６は、アド
レス信号ｌ＼１．・・・Ａｉ、・・・Ａｊｌ・・・Ａｎ
中のＡ　ｉＡｊとその逆相信号Ｘｉ、八ｊにより選択さ
ｔ″ｊるちので、ワード線モニタ回路３］−を・介して
ワード線昇圧回路２３に共通接続されている。

なお、第２図中の３Ｏ３，３０８は各センス制御回路３
０−１−へ−３０−６，の相補的な出力、■ｃｃは電源
電位、Ｖｃｐ　（＝Ｖｃｅ／２＞は基準電位である。

第３図は第２図の動作波形図で゛あり、この図を参照し
つつ第２図の動作を説明する。

アドレス信号７Ｎ１へ−Ａｎにより選択されたメモリセ
ルマ［・リクス、例えば１０−１において、ワード線昇
圧回路２３の出力と行アドレスデコーダ２０−１−の出
力とがワード線駆動回路２１−１−に人力さｈ、そのワ
ード線駆動回路２１−１の出力によって１本のワード線
１１−が選択されて高レベル（以下、Ｈ”という）に立
上がる。この時、１本のワード線１１に接続された全メ
モリセル］３にそれぞれ接続された全選択しツ■・線１
−２　ａ（但し２、メモリセル１−３と非接続のビット
・線１２ｂを非選択ピッＩへ線という）には、ワード線
１１のカップリンタ゛（寄生容は）　６．ｘよるノイズ
が発生ずる。このノイズを除去するなめに、行アト１／
スデコーダ２０−１の出力とワード線昇圧回路２３の出
力とが入力されたノイズキャンセラ制御回路２２−３の
出力により、ダミーワード線１４が低レベル（以下、Ｉ
Ｉ　ｌ−、ＩＩという）に立下がり、ノイズキャンセラ
１５を動作させる。

メモリセル１３の情報が例えば論Ｊｌす゛１−パの場合
、ワ・−ド線１−１のレベルが（基準電位■Ｃｐ］ＮＭ
ＯＳ閾値電位”１−Ｎ）以−１−になった時、選択され
たピッ［−線１２ａ、１２ｂ対に電位差へ■（−；選択
ビット線１−２ａ電位−非選択ビッＩ−線１２ｂ電位ｌ
）が生じる。なお、メモリセル１３の情報が論理″°０
“の場合は、ワード線１−１のレベルか電圧■ＩＮ以［
−になると、電位差へ■が生じる。

電位差へ■が十分に生じるまで待つために、ワード線昇
圧回路２３の出力が入力されたワード線モＪニタ回路３
１は、所定時間遅らぜな出力を、選択メモリセルマトリ
クス］、、　Ｏ−１に対応するセンス制御回路、例えば
３０−２へ供給する。このセンス制御回路３０−２は、
予めアドレス信号ＡｉＡ、ｊ〜Ｘｉへ、ｊにより選択さ
れている。ワード線モニタ回路３１−の出力が入力され
たセンス制御回路３０−２は、一方の出力３０３をパト
１”に立上げろと共に、他方の出力３０３を゛’ｙ−’
Ｍ；：立下げる１、出力３ＯＳが立上がると　ＮＭＯＳ
２８がオフ　１、　テ活性ｆｒ、信号線２６　ｉ、＋＜
　”　Ｌ　゛（−、接地電位）Ｊ＼〜７Ｔ、’がると共
に、出力３０Ｒがケ下がると、ＰＭＯＳ２９がオンして
活性化信号線２７が”１（’“（・−電源電位ＶＯ（−
・）に立りがる。４′７．ｉ目こより、Ｎチャネル型セ
ンスアンプ２４及びＰチャネル型センスアンプ２５が動
作し、ビット線１２ａ１、２　ｂ　ｉｔの充放電が開始
され、そのピッｌ−線１２ａ、１２ｂのレベルが確定す
ると、センス動作が完ｒする。

−１のビ・・ｉ）・線１２ａ、］、、２ｂ対トの情報は
、図示しない行アト１／スデコーダの出力によりオンオ
フするトラン′ス′７アゲーＩ−を通り　データバス等
を介（、て外部に読出される、 （発明が解決し２よらと１１−る課題〉しかしながら、
−１−犀、構成の装置では、メモリセルマトリクス対１
０−１と１（１−２，１０−３と１０−４の各々に専用
のセンス制御回路３０−１〜３０　６を必要とするため
、回路構成素子数が多くなると共に、配線、の引廻し５
数が多くなる／：「め高集積化に適しておらず、それら
を解決ずろ、−とが困難であった・ 本発明は前記ｉ＋５−＞１技術が持っていｌ：課題とｊ
９、て、回路構成素子数及び配線引廻し数が多い点につ
いて解決しなＩＶｌ　０　Ｓ型ＩＦ、導体記憶装置を提
供するものである。

（課題を解決する／′、：めの手段） 前記課題を解決すと）ために、請求項１の発明では、ピ
ッ１へ線対に接続されワード線により書込みまたは読出
し動作か制御されるＭ　ＯＳ　！−ウシベノスタ構成の
メモリセル、及び前記ビット線材（、゛接続さ）１．ダ
ミー−ワード信♀ｔ、、”ｘ　、よｊ＋制御さノ１．ふ
Ｍ　Ｏ”；　）−ランジスタか４．なろ・′イノ：゛査
−ヤンセラを有；７、アト１／スに、より分割さノｚ７
′、−少なくとも−Ｉ−２）の第１６よび第２のメモリ
セルフ１ヘリクズと、前記第１−および′第２のメモリ
セルマＩ〜リク、スにお（するビット季泉対にそれぞれ
接続され、活性化１３号により各ビット・線対間の電位
差をそｈぞれ増幅する第１および第２のセンスアンプと
を、備え）、ＨＭ　ＯＳ型半導体記憶装置において、メ
モリの書込みまｌ：は読出し７千−ドにおい゛ζ選択さ
れ／：コ前記第１または第２のメー１とりセル７Ｌ・リ
タスのダミーワード線における所定時間の遅延信号に応
答して前記第１ま／：Ｓは第２１７）センスアンプを活
性化させるセンス制御回路を設けたものて゛ある。。

１請求項２の発明では、前記センス制御回路は、メモリ
の書込みまたは読出しモ・−ドにおいて選択さノまた前
記第１または第２のメモリセルマトリタスのダミーワー
ド線における所定時間の遅延信号に対応した切換信号を
出力する切換回路と、前記切換信号を入力して選択され
／；コ前記第１または第２のメモリセルマＩ・リクスに
対する前記第１または第２のセンスアンプを活性化させ
る活性化信号を出力するセンスクロック駆動Ｕｉｉ１ｉ
ｔ’各とを、ｆＷｉえ／Ｊ：ものである、。

（作用） 請求項１の発明６６二よｈば、ｒしトのよう（５こＭＯ
Ｓ型半導体装置を４′ｊ＾ｂｊｉ　’Ｉ、、　７’：・
ので、センス制御回路は、書込みまたは読出１モードに
おいて、メモリセ、゛トマｌ−＝リクス対におけるダミ
ーワード線の３’ｌ延信号に応答ｔ、てメモリ１ニルマ
Ｉ・リクス対の−・方の活性化信号線を切換えｉＸ択す
る働きをする６１、ミノ１により、センス制御回路の削
減が図れる。

請求項２の発明により、ば、センス制御回路の切換回路
は、タミー’７−　　ド線の遅延信号Ｃ１二より選択信
号を生成し、その選択信号によりセンスクＬ７ツク駆動
回路が選択された活性化信号線を活性化する。これによ
り、センス制御回路の構成の簡ｔｊｉ（ヒと、構成素子
数の削減化か図れる。

従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の一実施例を示すＭＯＳ型半専体記憶装
置の概略構成図、及び第４図は第１図中のセンス制御回
路の一構成例を示す回路図である。

第１図に示すように、このＭＯＳ型半導体記憶装置は、
ＣＭＯＳ″ｃ’構成されたダイナミックＲＡＭを示すも
ので、行アドレス及び列アドレスにより分割された複数
のメモリセルマトリクス４０１〜４０−４をｌ１１１え
−〔いる。各メモリセルマトリクス４０−１〜４０−４
は、複数の金属製ワード線４１．及びビット線４２ａ、
、４２ｂ対にそれぞれ接続されたＭ　ＯＳ容ｆｆ１４３
ａ及びＮＭＯＳ，１３ｂからなる複数の１トランジスタ
型メモリセル４３と、複数のダミーワード線４４及びビ
ット線４２ａ、４２ｂ対にそれぞｔし接続された複数の
ノイズキャンセラ・１５どより構成されている。各ＭＯ
Ｓ容Ｍ４３ａは基準電位Ｖｃｐ（−電源電位Ｖ　ｃ　ｃ
　／　２　＞に接続されている。各ダミーワード線４４
は、ワード線・ご１１と同一の形状及び金属材質で形成
され、その寄生抵抗及び容量による抵抗遅延によって信
号を所定時間遅らせる機能を有している。各ノイズキャ
ンセラ４５は、メモリセル４３内のＮ　Ｍ　ＯＳと同一
構成のＮＭＯＳを有し、そのＮ　ＩＶＩ　ＯＳのゲー１
へがダミーワード線４４に、ドレインがビット線４２ａ
にそ〕１ぞれ接続されると共に、ソースが開放状態ある
いはビット線４２ｂに接続されている。

各メモリセルマトリクス４０−１〜４（１−４の近傍に
は、それに対応して、アドレス信号Ａ１〜Ａｎを解読す
るための行アドレスデコーダ５０１〜５０−４と、それ
に接続されたワード線駆動回路５１−１−〜−５１−４
及びノイズキャンセラ制御回路５２−１．　□〜５２〜
４とが設けられている。

ワード線駆動回路５１１−〜５１−４及びメイズキャン
セラ制御回路５２−１〜５２−４は、ワード線昇圧回路
５３により昇圧される回路であり、その−うちワード線
駆動回路５１−１−〜５１−４が各メモリセルマトリク
ス４０−１〜４０−４のワード線４１に接続され、ノイ
ズキャンセラ制御回路５２−１〜５２−４が各ダミーワ
ード線４４に接続されている。

各ビット線４２ａ、、４２ｂ対間には、Ｎチャネル型セ
ンスアンプ５４及びＰチャネル型センスアンプ５５がそ
れぞれ接続され、それらのセンスアンプ５４，５５が列
になった活性化信号線５６１、〜５６−６．５７−ｉ〜
５７−６を介してセンス制御回路５８−１〜５８−３に
それぞれ接続されている。

各センス１１律１回路５８−１〜５８−３は同一の回路
構成をなし、そのうちセンス制御回路５８−２は、第４
図に示すように、２個のワード線モニタ回路６０−１．
６０−２、切換回路７０、及びセンスクロック駆動回路
８０より構成されている。

ワード線モニタ回路６０−４．６０−２は、対向するメ
モリセルアレイ４０＝１．４０−３のダミーワード線・
１４からの信号４．４８を所定時間遅らせる機能を有し
、複数段のインバータ６１で構成されている。切換回路
７０は、対向するワード線モニタ回１６ｏ−ｔ、６０−
２の出力６０Ｓ１゜６０Ｓ２と、隣接するセンス制御回
路５８−３内のワード線モニタ回路６０−１．６０−２
の出力６０Ｓ３．６０Ｓ４とを入力して活性化信号線５
６−２．５７−２または５６−５．５７−５を選択する
機能を有し、２人力ＮＯＲゲート７１゜７２及び２人力
ＮＯＲゲート７１からなる論理回路で構成されている。

センスクロック駆動回路８０は、ＮＯＲゲート７１．７
２の出カフ１Ｓ。

７２８とＮＡＮＤゲート７３の出カフ３Ｓを入力し、活
性化信号線５６−２．５７−２または５６５．５７−５
のいずれかを活性化する回路であり、インバータ８１−
及び２人力ＮＯＲゲート８２゜８３からなる信号選択部
を有し、その出力側に複数段のインバータ８１−１．８
４−２及び８５−１．８５−２がそれぞれ接続されてい
る。インバータ８４−２の出力８４ＳはＮＭＯＳ８８を
介して活性化信号線５６−２に接続されると共に、その
出力８４Ｓはインバータ８６で反転されて出力８４亘と
なり、その出力８４８がＰＭＯＳ８９を介して活性化信
号線５７−２に接続されている。

同様に、インバータ８５−２の出力８５ＳはＮＭＯＳ９
０を介して活性化信号線５６−５に接続されると共に、
その出力８５Ｓはインバータ８７で反転されて出力８５
百となり、その出力８５３がＰＭＯＳ９１を介して活性
化信号線５７−５に接続されている。

第５図は第１図及び第４図の動作波形図であり、この図
を参照しつつ第１図及び第４図の動作を説明する。

アドレス信号Ａ１〜Ａｎが行アドレスデコーダ５０−１
〜５０−４に供給されると、行アドレスデコーダ５０−
１〜５０−４はアドレス信号Ａ１〜Ａｎを解読してワー
ド線駆動回路５１１〜５１−４及びソイズキャンセラ制
御回Ｂ５２−＝１〜５２−４の各１個、例えば５１−１
．５：２−１を選択し、アクセスずべきメモリセルマト
リクス４０−１−を選択させる。この；Ｅ択されたメモ
リセルマトリクス４０−１において、ワード線昇圧回路
５３の出力と行アドレスデコーダ５０−１の出力とがワ
ード線駆動回路５１−１及びノイズキャンセラ制御回路
５２−１に入力されると、ワード線駆動回路５１４によ
って１木のワード線４１が選択され、そのワード線４１
がｉｔ　Ｈ＋＋に立」二がる。この時、全ビット線４２
ａ、、４２ｂ対のうちのメモリセル４３に接続された全
選択ビット線４２ａにワード線４１のカップリングによ
るノイズが発生する。このノイズを除去するために、選
択されｔ：ノイズキャンセラ制御回路５２−１の出力に
より、ダミーワード線４４がＩＩ　ｌ＝　＋＋に立下が
り、ノイズキャンセラ４５が動作してワード線４１上の
ノイズが除去される。

選択されたワード線４１に接続されたメモリセル４３の
情報が“１′°の場合、そのワード線４１のレベルが（
基準電位Ｖｃｐ＋ＮＭＯＳ開値電圧ＶＴＮ）以上になっ
た時に、メモリセル４３中のＮＭＯＳ４３ｂがオンし、
ＭＯＳ容￥４３　ａの電荷によってビット線４２ａ１，
４２ｂ対に微小電位差Δ■が生じ始める。なお、メモリ
セル４３の情報が’　０　”の場合は、ワード線４１．
のレベルがＮＭＯＳ閾値電圧■ＴＮ以上になった時に微
小電位差ΔＶが生じる。このような微小電位差ΔＶが生
じると、それが活性化されたＮチャネル型センスアンプ
５４及びＰチャネル型センスアンプ５５により増幅され
、ＩＩ　ＨＩＴ側ピッ１〜線４２　ａが電源電位Ｖｃｃ
へ、“Ｌ“側ビット線４２ｂが接地電位へと増幅される
ことになる。

ところが、前記の微小電位差ΔＶが小さいと、センスア
ンプ５４．５５が誤動作を起すおそれが生じる。そのた
め、センスアンプ５４．５５が誤動作を起すことのない
十分な電位差が生じるまで、センスアンプ５４．５５を
活性化させる動作を待たなくてはならない。そこで本実
施例では、ノイズキャンセラ制御回路５２−１−の出力
を、ダミーワード線４４の寄生抵抗及び容量による抵抗
遅延を利用して所定時間遅らせ、さらにその遅延信号４
４Ｓを選択されたセンス制御回路５８−２内のワード線
モニタ回路７０で遅らぜることにより、センスアンプ５
４．５５を活性化させるための待機時間を確保するよう
にしている。

そして、選択されたワード線モニタ回路６１の出力６０
Ｓ１がＨ′°に立上がると、その出力６０Ｓ１が切換回
路７０内のＮＯＲゲート７１に入力される。この時、非
選択メモリセルマトリクス４０−２〜４０−４に対応す
るワード線モニタ回路出力６０Ｓ２〜６０Ｓ４はＩＩ　
ｌ、　ＩＩ状態を維持している。選択ワード線モニタ回
路６１の出力ＩＩ　Ｈ＋＋が切換回路７０中のＮＯＲゲ
ート７１に入力されると、そのＮＯＲゲート７］の出カ
フ１Ｓが１−′″に立下がる。他のＮＯＲゲート７２の
出カフ２Ｓは＋１）ゼ状態を維持している。そのため、
ＮＡＮＤゲー１−７３の出カフ３Ｓが”Ｈ”　に立」−
がり、それがセンスクロック駆動回路８０中のインバー
タ８１−で反転され、ＮＯＲゲーｌ〜８２及びインバー
タ８４−１を通してインバータ８４−２の出力８４Ｓが
“Ｈ”に立上がると共に、インバータ８６の出力８４Ｓ
が°Ｌ゛°に立下がる。

出力８・ＩＳが立−トがると、ＮＭＯＳ８８がオンし、
Ｎチャネル型センスアンプ５４側の活性化信号線５６−
２が′″ｉ＝”　　（−接地電位）に立下がる。

同時に、出力８４百が立下がると、ＰＭＯＳ８０がオン
し、Ｐチャネル型センスアンプ５５側の活性化信号線５
７−２が”Ｈ”　　（−Ｖｃｃ）に立上がる。これによ
り、両センスアンプ５４．５５が動作し、ビット線４２
ａ、４２ｂ対の充放電が開始され、そのピッＩ・線４２
ａ、４２ｂ対の微小電位差ΔＶか“Ｉ（“′側と“Ｌ”
側へ増・幅さ？１てビット線レベルが確定し、センス動
作が完了する。

ま′／′：　　アドレス信号Ａ１−ＡＮにより、選択メ
モリセルマトリクスが変化した場合には、例えばセンス
制御回路５８内の動作する出力６０Ｓ１が６０３３　（
もしくは６Ｏ８２，６０Ｓ４）に変わり、出カフ１Ｓ（
しし、くは７２Ｓ）が動作し、出力８４Ｓ及び８４汀（
もしくは、８５Ｓ及び８５Ｋ）が動作し、前記と同様の
センス動作を行つ。

センス動作が完了すると、ビット線４２ａ。

４２ｂ対寸−の情報は、図示しない行アドレスデコーダ
の出力によりオン、オフするトランスファゲートを通り
、データバス等を介して外部に読出される。

なお、書込み動作は、図示しない行アドレスデコーダ°
（選（尺したピッｔ−ｆ泉４２ａ、４２ｂ′！：ｔに書
込み情報を入力し、それをセンスアンプ５４゜５５で増
幅した後、行アドレスデコーダ５０−］へ−５０−４で
選択し２．なワード線４１に接続さノ′Ｌ／、ｒ所定ア
ドレスのメモリセル４３へ情報を書込めばよい。

本実施例では、次のような利点を有している。

主としてダミーワード線４４による抵抗遅延を利用して
微小電位差Δ■の確定までの待機時間を確保するように
し／ごので、各センス制御回路５８１〜５８−３内にお
けるワード線モニタ回路６０１．６０−２の回路構成を
簡単にでき、あるいはそのワード線モニタ回＆ｆ１６０
１，６０２を省略できる。その−し、切換回路７０を用
いて活性化すべき活性化信号線５６−１〜５６−６５７
−１〜５７−６対を選択するように１７なので、センス
制御回路５１１〜５８−３の数を減少でき、しかも回路
構成が簡単であるから、回路構成素子数、及び引廻し配
線数を削減でき、集積度の向上が図れる。

なお、本発明は図示の実施例限定さねず、例えばメモリ
セル４３を３１−ランジスタ型や４トランジスタ型等の
メモリセルで構成したり、装置を０ＭＯＳ以外のＮＭＯ
ＳやＰ　Ａｌ　ＯＳ等で構成しまたり、あるいはセンス
制御回路ｌ：５８−１−・・・−５８−３の内部を他の
回路で、構成してもよい。また、メモリセルマトリクス
４０−１−〜４０−４等の数は他の数でもよく、さらに
本発明をダイナミックＲＡＮ１以外の半導体装置にも適
用できる。

（発明の効果） 以」−詳細に説明したように、請求項〕−の弁明によれ
ば、センス制御回路を用いて複数の活性化信号線を選択
するようにし７′、：、ので、センス制御回路数の削；
戊により、回路構成素子数及び引廻し７配線数を大幅に
減少でき、集積度の１ｈ口ニが図れる。

請求項２の発明では、センス制御回路を少なくとも、切
換回路及び゛センスフ１コツク駆動回路で構成したので
、センス制御回路の構成の簡単化と、回路構成素子数の
削除が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＭＯＳ型半導体記憶装置
の構成図、第２図は従来のＭＯＳ型半導体記憶装置の構
成図、第３図は第２図の動作波形図、第４図は第１図の
センス制御回路の回路図、第５図は第１図及び第４図の
動作波形図である。 ４０−１〜４０−４・・・・・・メモリセルマトリクス
、４１・・・・・・ワード線、４２ａ、４２ｂ・・・・
・・ビット線、４３・　メモリセル、４４・・・・・・
ダミーワード線、４５・・・・・・ノイズキャンセラ、
５０−１〜５（１−４・・・・・・行アドレスデコーダ
、５１−１〜５１−４・・・・・・ワ・−ド線駆動回路
、５２−１〜５２−４・・・・・・ノイズコ〜Ａ・ンセ
ラ制御回路、５４．５５・・・・・・センスアンプ、５
６−１〜５６−６．５７−１−〜−５７６・・・　活性
化信号線、５８−１−５８−３・・・・・・センス制御
回路、６０−１，６０２・・・・・・ワ・−ド線モニタ
回路、７０・・・・・・切換回路、８０・・・・・・セ
ンスクロック駆動回路。

Claims (1)

1. 【特許請求の範囲】 １、ビット線対に接続されワード線により書込みまたは
   読出し動作が制御されるＭＯＳトランジスタ構成のメモ
   リセル、及び前記ビット線対に接続されダミーワード線
   により制御されるＭＯＳトランジスタからなるノイズキ
   ャンセラを有し、アドレスにより分割された少なくとも
   二つの第１および第２のメモリセルマトリクスと、 前記第１および第２のメモリセルマトリクスにおけるビ
   ット線対にそれぞれ接続され、活性化信号により各ビッ
   ト線対間の電位差をそれぞれ増幅する第１および第２の
   センスアンプとを、 備えたＭＯＳ型半導体記憶装置において、 メモリの書込みまたは読出しモードにおいて選択された
   前記第１または第２のメモリセルマトリクスのダミーワ
   ード線における所定時間の遅延信号に応答して前記第１
   または第２のセンスアンプを活性化させるセンス制御回
   路を設けたことを特徴とするＭＯＳ型半導体記憶装置。 ２、請求項１記載のＭＯＳ型半導体記憶装置において、 前記センス制御回路は、 メモリの書込みまたは読出しモードにおいて選択された
   前記第１または第２のメモリセルマトリクスのダミーワ
   ード線における所定時間の遅延信号に対応した切換信号
   を出力する切換回路と、前記切換信号を入力して選択さ
   れた前記第１または第２のメモリセルマトリクスに対す
   る前記第１または第２のセンスアンプを活性化させる活
   性化信号を出力するセンスクロック駆動回路とを、備え
   たＭＯＳ型半導体記憶装置。