KR900015153A - 메모리 집적 회로 - Google Patents

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KR900015153A
KR900015153A KR1019900004152A KR900004152A KR900015153A KR 900015153 A KR900015153 A KR 900015153A KR 1019900004152 A KR1019900004152 A KR 1019900004152A KR 900004152 A KR900004152 A KR 900004152A KR 900015153 A KR900015153 A KR 900015153A
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미델희크 얀
헤민크 게르리트-얀
코르넬리스 마리누스 비예부르크 루트게르
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프레데릭 얀 스미트
엔.브이.필립스 글로아이람펜파브리켄
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Abstract

내용 없음.

Description

메모리 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 집적 회로의 제1다이어그램.
제3도는 본 발명에 따른 직접 회로의 제2다이어그램.

Claims (4)

  1. 행렬 형태로 배열된 셀을 갖는 메모리를 구성하는 집적 회로로서, 각 셀은 2개의 비트선 사이에 접속되고 전류 채널과 제어 게이트 및 이들 채널과 게이트 사이에 있는 충전 구역을 갖는 트랜지스터로 구성되며, 동일행에 있는 인접한 셀들은 공통으로 하나의 비트선 접속부를 가지며, 한 행내의 트랜지스터 제어 게이트들은 동일 워드선에 접속되어 있는 구성의 메모리 집적 회로에 있어서, 각 트랜지스터는 제1전도형의 기판에서, 서로 이격된 제2전도형인 소오스 영역, 드레인 영역 및 주입영역을 가지며, 제1행의 트랜지스터 주입 영역은 상기 제1행에 인접한 제2행에 잇는 트랜지스터의 비트선 접속부를 통해 제어가능한 것을 특징으로 하는 메모리 집적 회로.
  2. 제1항에 있어서, 상기 메모리는, 제1행중의 1개 트랜지스터와 제3행중의 1개 트랜지스터로된 각 트랜지스터쌍에 대해 각각 제1행 및 제2행과 공통으로 비트선 접속부를 갖고, 각각 제1행 및 제2행에 인접한 제3행 및 제4행을 구비하며, 상기 각 쌍의 트랜지스터는 제2행내에 트랜지스터의 주입기와 공통으로 연결 비트선 접속부에 의해 평행한 배열을 형성하며, 제2행내에 트랜지스터가 있을 경우 제2행에 인접하는 메모리 집적 회로.
  3. 제1항 또는 제2항에 있어서, 2개의 인접한 행은 한개의 워드선을 공통으로 갖는 메모리 집적 회로.
  4. 제1항, 제2항 또는 제3항에 있어서, 1행내에서, 제1열내에 최소 1개의 드레인 영역 또는 소오스 영역과, 제3열에서 최소 하나의 드레인 영역 및 소오스 영역의 인접한 행 및 제2열에서 최소 하나의 주입 영역이 있고, 동일 비트선 접속부에 연결된 상기 영역들은 기판에서 접착 영역을 형성하는 메모리 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900004152A 1989-03-31 1990-03-28 메모리 집적 회로 KR0155375B1 (ko)

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EP89200830.1 1989-03-31
NL89200B30.1 1989-03-31
EP89200830A EP0389693B1 (en) 1989-03-31 1989-03-31 EPROM enabling multiple use of bit line contacts

Publications (2)

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KR900015153A true KR900015153A (ko) 1990-10-26
KR0155375B1 KR0155375B1 (ko) 1998-12-01

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JP (1) JP2967108B2 (ko)
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AT (1) ATE101752T1 (ko)
DE (1) DE68913190T2 (ko)

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ATE101752T1 (de) 1994-03-15
KR0155375B1 (ko) 1998-12-01
JPH02294068A (ja) 1990-12-05
EP0389693A1 (en) 1990-10-03
EP0389693B1 (en) 1994-02-16
DE68913190T2 (de) 1994-08-04
DE68913190D1 (de) 1994-03-24
JP2967108B2 (ja) 1999-10-25

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