JP2967108B2 - 集積回路 - Google Patents

集積回路

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JP2967108B2
JP2967108B2 JP8141590A JP8141590A JP2967108B2 JP 2967108 B2 JP2967108 B2 JP 2967108B2 JP 8141590 A JP8141590 A JP 8141590A JP 8141590 A JP8141590 A JP 8141590A JP 2967108 B2 JP2967108 B2 JP 2967108B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、行及び列に配置したセルを有するメモリを
具える集積回路であって、各セルは２つのビットライン
間に接続されたトランジスタを有し、このトランジスタ
は電流チャネルと、制御ゲートと、電流チャネル及び制
御ゲート間の電荷蓄積領域とを有し、同じ行における隣
接のセルはビットライン接点を共通に有し、各行におけ
るトランジスタの制御ゲートは同じワードラインに接続
さている集積回路に関するものである。
（従来の技術） 上述した種類の集積回路は例えば米国特許第4,281,39
7号明細書に記載されており既知である。この米国特許
明細書に開示されている回路はメモリマトリックスを有
しており、その第１行における互いに隣接する列中のセ
ルの第１対が、第１行に隣接する第２行と共通の１つの
ビットライン接点を有している。
トランジスタは３つの制御端子、すなわち順次のビッ
トラインにぞれぞれ接続されたソース及びドレインと、
ワードラインに隣接された制御ゲートとを有している。
このトランジスタは更に制御ゲートに容量的に結合され
た浮遊ゲートより成る電荷蓄積領域を有している。この
トランジスタのプログラミングは、ソース及びドレイン
間にプログラミング電圧を印加し、制御ゲートは高プロ
グラミング電圧に保持することにより達成される。これ
によりトランジスタを流れる電流が浮遊ゲートに向う幾
らかの電荷キャリアのトンネリングを生ぜしめる。
浮遊ゲートに捕獲された電荷が、論理状態を表わすト
ランジスタのしきい値電圧を決定する。
ビットライン接点を種々の目的に使用することにより
メモリマトリックスを高密にする。ビットライン接点を
種々の目的に使用する同様なアーキテクチャは、各々の
トランジスタが前述した制御端子に加えて別個のインジ
ェクタ領域を有するようにしたこれらトランジスタを有
するメモリにも適用しうる。このようなトランジスタの
例は米国特許第4,334,292号明細書に開示されている。
この米国特許明細書に開示されたトランジスタは、第１
導電型の基板中に第２導電型のドレイン及びソース領域
を有し、インジェクタ領域は電荷蓄積領域に対向し且つ
電荷蓄積領域から離間して延在する部分を有し、電荷蓄
積領域も前記の基板から分離されている。
（発明が解決しようとする課題） しかし、既知のアーキテクチャをそのまま用いること
により、メモリマトリックスにおける制御ライン及び接
点の個数が可成り増大してしまう。その理由は、（前記
の米国特許明細書に開示されているように）各インジェ
クタ領域を別々の制御ラインに接続する必要がある為で
ある。
本発明の目的は、各メモリセルがインジェクタ領域を
有するトランジスタを具れ、接点の個数を従来のアーキ
テクチャを適用した場合の接点の個数よりも可成り少な
くした前述した種類の集積回路を提供せんとするにあ
る。
（課題を解決するための手段） 本発明は、行及び列に配置したセルを有するメモリを
具える集積回路であって、各セルは２つのビットライン
間に接続されたトランジスタを有し、このトランジスタ
は電流チャネルと、制御ゲートと、電流チャネル及び制
御ゲート間の電荷蓄積領域とを有し、同じ行における隣
接のセルはビットライン接点を共通に有し、各行におけ
るトランジスタの制御ゲートは同じワードラインに接続
されている集積回路において、各トランジスタが第１導
電型の基板中に第２導電型のソース領域、ドレイン領域
及びインジェクタ領域を互いに分離して有し、第１行の
トランジスタのインジェクタ領域がこの第１行に隣接す
る第２行におけるトランジスタのビットライン接点を介
して制御されうるようになっていることを特徴とする。
本発明は特に、第２行において共通のビットライン接
点に接続されたトランジスタの主電極は第２行に隣接す
る第１行にある他のトランジスタのインジェクタ領域に
接続されているということを意味する。主電極とトラン
ジスタ領域とはすべて同じ導電型であり、従って基板中
の１つのウェルを以って構成することができる。上述し
た第１及び第２行の相互結合配置を周期的に拡散するこ
とにより、互いに隣接する２つのトランジスタの電流チ
ャネルの接続部における電圧と他の２つのトランジスタ
のインジェクタ領域の電圧とが１つのビットライン接点
を介して制御される。
本発明による集積回路の実施態様では、前記のメモリ
が、前記の第１行及び第２行にそれぞれ隣接する第３行
及び第４行を有し、これら第３行及び第４行は各対のト
ランジスタに対し前記の第１行及び第２行とそれぞれ共
通のビットライン接点を有し、前記の各対のトランジス
タは第１行のトランジスタと第３行のトランジスタであ
り、これらトランジスタは第２行中のトランジスタ及び
存在する場合には前記の第１行に隣接する行におけるト
ランジスタのインジェクタ領域に共通の関連のビットラ
イン接点を経る並列回路を構成しているようにする。
上述した第１、第２、第３及び第４行の相互結合配置
を周期的に拡張することにより、１つのビットライン接
点が、４つのソース又はドレイン領域と２つのインジェ
クタ領域とに対する接続部を構成する。
本発明によく集積回路の他の実施態様では、２つの隣
接の行が１つのワードラインを共通に有するようにす
る。この構成では、順次の行の一対が１つのワードライ
ンを用いており、これにより集積回路の面積を更に減少
させる。
この実施態様の回路では前述した実施態様と同様に、
印加した制御電圧によっては、選択されていないセルに
蓄積された電荷を破壊的に妨害することがない。
（実施例） 第１図には、本発明による集積回路の好適実施例に用
いるメモリセルを構成するトランジスタの原理を示して
いる。
Ｐ型の基板10内には、ソース領域12、ドレイン領域14
及びインジェクタ領域16が存在し、これらの領域はすべ
てN+型である。基板10の表面18から電気的に分離されて
電荷蓄積領域20、例えば浮遊ゲートが配置され、この電
荷蓄積領域は制御ゲート22の下側に且つこの制御ゲート
から電気的に分離されて配置されている。明瞭とするた
めに、電荷蓄積領域20及び制御ゲート22を部分的にのみ
図示した。インジェクタ領域16は電荷蓄積領域20の下方
で延在する埋込部分24aを有する。ソース領域12及びド
レイン領域14を例えば５ボルトに保持し、インジェクタ
領域16を例えば０ボルトに保持している間、制御ゲート
22に高電圧パルス（例えば14ボルト）を印加することに
より、電荷蓄積領域20の下側で基板10中に空乏層が形成
され、電荷蓄積領域20がインジェクタ領域の埋込部分24
a付近で空乏層に接触する。従って、パンチスルー機構
が電荷蓄積領域の方向に垂直に向う電子を放出する。制
御電極における高電圧と、ソース領域12及びドレイン領
域14における電圧とによって放出電子が加速され基板表
面18と電荷蓄積領域20との間の分離層（図示せず）を通
過するのに充分な運動エネルギーを獲得し、これにより
電荷蓄積領域に入り込む。電子は電荷蓄積領域に捕獲さ
れ、これら電子はこれらが除去されるまでトランジスタ
のしきい値電圧を決定する。インジェクタ領域16のうち
電荷蓄積領域20の下側に埋込まれた埋込部分24aの位置
は効率的な注入機構を得る位置とする。放出電子は垂直
方向で加速され、その結果、獲得したエネルギーは主と
して電荷蓄積領域20の方向に伝搬する。
読出し動作は、制御ゲート22を約５ボルトに、ドレイ
ン領域14を１ボルトと２ボルトとの間の電位に、ソース
領域18を大地電位にそれぞれ保持することにより達成さ
れる。
インジェクタ領域16はほぼ０ボルトに或いはドレイン
領域と同じ電圧に保持でき、一方他のすべての電圧はプ
ログラミング電圧に比べて低く保つことに注意すべきで
ある。この状態では電子は注入されない。その理由は、
制御ゲートパルスによって生ぜしめられる空乏層がソー
ス領域12及びドレイン領域14における低電位の為にイン
ジェクタ領域16の電圧よりもわずかに高い電圧にある為
である。
更に、インジェクタ領域16は共通のN+ウエル内の少な
くとも２つの隣接トランジスタに対するインジェクタ領
域を合成するために基板10中に横方向に延在する数個の
埋込部分24a及び24bを有することにも注意すべきであ
る。この結果として実効セル面積が減少する。
ソース領域12及びドレイン領域14によって規定される
トランジスタと関連するインジェクタ領域16は隣接のト
ランジスタのソース領域或いはドレイン領域を形成する
延長領域26を有する。１つのトランジスタに対するイン
ジェクタ領域を他のトランジスタのソース又はドレイン
領域と合成することが可能である。その理由は、選択し
たセルをプログラミングする或いは読出すための制御電
圧を協同させることによって隣接のセル中の情報の蓄積
を破壊的に妨害しない為である。１つのセルのインジェ
クタ領域を他の隣接のセルのソース又はドレイン領域と
合成することにより得られる利点は、構成部分の混成や
形成すべき接点の個数の減少の為にセル寸法を小さくし
うるという事実にある。
以後の図では、上述した構成部分の混成を使用し、ビ
ットライン及びビットライン接点を多数使用する例を示
している。
第２図には、本発明による集積回路の第１実施例を示
す。このアーキテクチャはセルの第１行30との第１行に
隣接するセルの第２行36とを有するメモリに関するもの
であり、第１行のうちセル32及び34のみを、又第２行の
うちセル38及び40のみを説明する。各セルはトランジス
タ、例えば第１図に示す種類のトランジスタであってそ
の伝導チャネルが２つのビットライン間に接続されてい
るトランジスタを以って構成されている。第１行30で
は、トランジスタ32がビットライン42及び44間に、トラ
ンジスタ34がビットライン44及び46間にそれぞれ接続さ
れている。このように、互いに隣接するセルは１つのビ
ットラインを共通に有している。第２行36では、トラン
ジスタ38がビットライン48及び50間に、トランジスタ40
がビットライン50及び52間に接続されている。各トラン
ジスタ、例えばトランジスタ32には電荷蓄積領域54、例
えば浮遊ゲートと、制御ゲート56と、インジェクタ領域
58とが設けられている。第１行30及び第２行36における
トランジスタの制御ゲートはワードライン60及びワード
ライン62にそれぞれ接続されている。インジェクタ領域
（例えば55,57,58,59）はビットライン（42,44,50,52）
にそれぞれ接続されている。
選択したトランジスタ、例えばトランジスタ32をプロ
グラミングする動作は、その関連のビットライン42及び
44と、０ボルトに保たれるインジェクタ領域58に接続さ
れたビットライン50を除く他のすべてのビットラインと
をほぼ５ボルトに保持し、関連のワードライン60をほぼ
15ボルトまで高めることにより達成される。
選択したトランジスタ32を読出し動作させるには、す
べてのビットラインを１ボルトと２ボルトとの間の電圧
に予備帯電し、次にワードライン60をほぼ５ボルトに
し、従ってインジェクタ領域58も１〜２ボルトに保た
れ、一方ビットライン42における電圧を接地電位にする
ことを必要とする。これによりビットライン44における
電圧が“0"（ビットライン44の放電）であるか“1"（ビ
ットライン44の不放電）であるかが検出される。
第１行30におけるインジェクタ領域は第２行36におけ
る対の隣接トランジスタ間に且つ関連のビットライン接
点を経て対のトランジスタに関連するビットラインに接
続されている。第２行36におけるインジェクタ領域も同
様に第１行30と関連するビットラインに接続されてい
る。このようなレイアウトは、第１図につき説明したよ
うに１つのトランジスタのインジェクタ領域をこのトラ
ンジスタと同じ行に位置しない他のトランジスタのソー
ス及びドレイン領域と合成しうるという事実の為に許容
されるものである。第２図に示すメモリ部分を周期的に
拡張することにより、行中の１つのビットライン接点、
例えば行30中のトランジスタ32及び34間のビットライン
接点も適切な電圧制御の下でこの行に隣接する行の対
（この対のうち行36のみを第２図に示してある）におけ
る、前記ビットライン接点に最も近いトランジスタのイ
ンジェクタ領域に対する接点としても動作すること容易
に理解しうる。
本発明による集積回路の第２実施例としてより一層高
密なメモリを第３図に示す。本例では行の対、例えば行
70及び72の対と行74及び76の対とを、メモリセルを構成
するトランジスタが行の各対で、例えばトランジスタ78
とトランジスタ80とが又トランジスタ82とトランジスタ
84とが行70及び72の対で関連のビットライン接点90及び
92間及びビットライン接点92及び94間でそれぞれ且つト
ランジスタ86とトランジスタ88とが行74及び76と対でビ
ットライン接点96及び98間で対を成して並列回路を構成
するように配置した。各行には行70,72,74及び76にそれ
ぞれ割当てられたワードライン100,102,104及び106のよ
うな個々のワードラインが設けられている。トランジス
タは第１及び２図につき既に詳細に説明した為、更に詳
細に説明しない。
図面から明らかなように、ビットライン接点（例えば
ビットライン接点92）は４つのトランジスタ（トランジ
スタ78,80,82及び84）の主電極を１つのビットライン
（ビットライン108）に接続する作用をするばかりでは
なく、行の隣接対の最も近い２つのトランジスタのイン
ジェクタ領域（例えばトランジスタ86）と行の対70,72
に隣接する他の行（図示せず）における最も近いトラン
ジスタとの相互接続インジェクタ領域）を制御する作用
もする。この場合のこの二重機能も、同じビットライン
接点に接続された例えばトランジスタ78,80,82及び84の
主電極と最も近い２つのトランジスタ（86及び行の対7
0,72に対し86とは反対側に位置するミラー対の１つのト
ランジスタ）のインジェクタ領域とを同じn+ウェル内に
実現する結果得られるものである。
第４図には、一層高密したメモリを本発明による集積
回路の第３実施例として示してある。この第４図では、
第３図の構成部分と同一の或いは対応する構成部分に第
３図と同じ符号を付した。第４図の回路は２つの隣接す
る行72及び74に対し１つの共通のワードライン112を用
いるという点でのみ第３図の回路と相違している。ワー
ドライン110及び114に関しては行70及び76にそれぞれ隣
接する図示していない行に対しても同じことが言える。
ワードラインを共通に使用することにより更に実効セル
面積を減少させる。しかし、この実効セル面積の減少
は、第３図によるメモリ中で選択セルをプログラミング
する際に消費される電力に比べて電力消費がわずかに増
大することを伴なう。このことを以下の例に基づいて説
明する。プログラミングのためにトランジスタ86を選択
したものとする。このことは前の図で説明したように、
ビットライン120及び122がほぼ5Vに保持され、ビットラ
イン124が接地電位にされ、ワードライン112がほぼ15ボ
ルトのパルスを受けることを意味する。また行74におけ
る他のトランジスタをプログラミングしないようにする
ために、それぞれのインジェクタ領域に接続されたビッ
トライン126,128,130及び132が５ボルトに保たれる。更
に、行74における他のトランジスタを経る電流の導通を
避けるために、ビットライン134及び136が約５ボルトに
保たれる。従って、トランジスタ80の電流チャネルがビ
ットライン接点90における５ボルトとビットライン接点
92における０ボルトとの間に接続され、トランジスタ84
の電流チャネルがビットライン接点94における５ボルト
とビットライン接点92における０ボルトとの間に接続さ
れる。従って、ワードライン112に15ボルトのパルスが
現われることによりトランジスタ80及び84を導通せしめ
てしまう。
【図面の簡単な説明】
第１図は、本発明による集積回路の好適実施例に用いる
トランジスタの原理を部分的に切欠して示す斜視図、 第２図は、本発明による集積回路の第１実施例を示す回
路図、 第３図は、本発明による集積回路の第２実施例を示す回
路図、 第４図は、本発明による集積回路の第３実施例を示す回
路図である。 10……基板 12……ソース領域 14……ドレイン領域 16,58……インジェクタ領域 18……10の表面 20,54……電荷蓄積領域 22,56……制御ゲート 24a,24b……埋込部分 26……延長領域 30……セルの第１行 32,34,38,40,78,80,82,84,86,88……セル（トランジス
タ） 36……セルの第２行 42,44,46,48,50,52,108,120,122,124,126,128,130,132,
134……ビットライン 60,62,100,102,104,106,110,112,114……ワードライン 70,72,74,76……セルの行 90,92,94,96,98……ビットライン接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルトヘル コルネリス マリヌス ウィ エイブルク オランダ国7558 アーエー ヘンヘロ ロウ バンディーストラート30 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8246 - 21/8247 H01L 27/10 434 H01L 27/112 - 27/115 H01L 29/788 - 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】行及び列に配置したセルを有するメモリを
    具える集積回路であって、各セルは２つのビットライン
    間に接続されたトランジスタを有し、このトランジスタ
    は電流チャネルと、制御ゲートと、電流チャネル及び制
    御ゲート間の電荷蓄積領域とを有し、同じ行における隣
    接のセルはビットライン接点を共通に有し、各行におけ
    るトランジスタの制御ゲートは同じワードラインに接続
    されている集積回路において、 各トランジスタが第１誘電型の基板中に第２導電型のソ
    ース領域、ドレイン領域及びインジェクタ領域を互いに
    分離して有し、第１行のトランジスタのインジェクタ領
    域がこの第１行に隣接する第２行におけるトランジスタ
    のビットライン接点を介して制御されうるようになって
    いることを特徴とする集積回路。
  2. 【請求項２】請求項１に記載の集積回路において、前記
    のメモリが、前記の第１行及び第２行にそれぞれ隣接す
    る第３行及び第４行を有し、これら第３行及び第４行は
    各対のトランジスタに対し前記の第１行及び第２行とそ
    れぞれ共通のビットライン接点を有し、前記の各対のト
    ランジスタは第１行のトランジスタと第３行のトランジ
    スタであり、これらトランジスタは第２行中のトランジ
    スタ及び存在する場合には前記の第１行に隣接する行に
    おけるトランジスタのインジェクタ領域に共通の関連の
    ビットライン接点を経る並列回路を構成していることを
    特徴とする集積回路。
  3. 【請求項３】請求項１又は２に記載の集積回路におい
    て、２つの隣接の行が１つのワードラインを共通に有し
    ていることを特徴とする集積回路。
  4. 【請求項４】請求項１〜３のいずれか一項に記載の集積
    回路において、ある行中での第１列における少なくとも
    １つのドレイン又はソース領域と、前記の行中での第３
    列における少なくとも１つのドレイン又はソース領域
    と、前記の行に隣接する行中での第２列において同じビ
    ットライン接点に接続されたインジェクタ領域のうちの
    少なくとも１つのインジェクタ領域とが基板中で合成領
    域を構成していることを特徴とする集積回路。
JP8141590A 1989-03-31 1990-03-30 集積回路 Expired - Fee Related JP2967108B2 (ja)

Applications Claiming Priority (2)

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EP89200830A EP0389693B1 (en) 1989-03-31 1989-03-31 EPROM enabling multiple use of bit line contacts
EP89200830.1 1989-03-31

Publications (2)

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