KR970008199A - 불휘발성 반도체 메모리의 기준 비트라인 셀 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
불휘발성 반도체 메모리의 기준 비트라인 셀
2. 발명이 해결하려고 하는 기술적 과제
메모리의 사이즈 감소 및 안정된 동작을 제공한다.
3. 발명의 해결방법의 요지
제1,2인버터가 교차연결되어 이루어진 데이타 레지스터를 중심으로 하나의 비트라인에 대칭적으로 연결된 상위 및 하위메모리 셀 스트링을 가지는 메모리장치의 기준 비트라인 셀회로는 상기 데이타 레지스터의 상기 제1인버터의 입력단이 상기 비트라인에 연결되는 제1접속점과 접지단간에 연결되어 사기 하위 메모리 셀 스트링이 선택될때 인가되는 제1제어신호에 응답하여 상기 제1접속점에 기준전위를 제공하는 상위 기준비트라인 셀부와; 상기 데이타 레지스터의 상기 제2인버터이 입력단이 상기 비트라인에 연결되는 제2접속점과 접지단간에 연결되어 상기 상위 메모리 셀 스트링이 선탤될때 인가되는 제2제어신호에 응답하여 상기 제2접속점에 기준전위를 제공하는 하위 기준비트라인 셀부를 가짐을 특징으로 한다.
4. 발명의 중요한 용도
오픈 비트라인 구조를 가지는 낸드 타입의 플래쉬 메모리의 기준셀로서 적합하게 사용된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 기준 비트라인 셀의 관련회로도.
Claims (12)
- 제1,2인버터가 교차연결되어 이루어진 데이타 레지스터를 중심으로 하나의 비트라인에 대칭적으로 연결된 상위 및 하위 메모리 셀 스트링을 가지는 불휘발성 반도체 메모리 장치의 기준 비트라인 셀 회로에 있어서: 상기 데이타 레지스터의 상기 제1인버터의 입력단이 상기 비트라인에 연결되는 제1접속점과 접지단간에 연결되어 상기 하위 메모리 셀 스트링이 선택될때 인가되는 제1제어신호에 응답하여 상기 제1접속점에 기준전위를 제공하는 상위 기준비트라인 셀부와; 상기 데이타 레지스터의 상기 제2인버터의 입력단이 상기 비트라인에 연결되는 제2접속점과 접지단간에 연결되어 상기 상위 메모리 셀 스트링이 선택될때 인가되는 제2제어신호에 응답하여 상기 제2접속점에 기준전위를 제공하는 하위 기준비트라인 셀부를 가짐을 특징으로 하는 회로.
- 제1항에 있어서, 상기 상위 기준비트라인 셀부는 상기 제1접속점에 드레인 단자가 연결되고 콘트롤 게이트단자로는 상기 제1제어신호를 수신하는 플로팅 게이트를 가지는 제1트랜지스터와, 상기 제1트랜지스터의 소오스단자에 드레인 단자가 연결되고 소오스 단자가 상기 접지단에 연결되며 콘트롤 게이트 단자로는 미리 설정된 기준전압을 수신하는 플로팅 게이트를 가지는 제2트랜지스터로 이루어지며, 상기 제1,2트랜지스터의 각각의 플로팅 게이트 단자와 콘트롤 게이트 단자 끼리는 돌출 콘택으로써 각기 서로 연결된 것을 특징으로 하는 회로.
- 제1항에 있어서, 상기 하위 기준비트라인 셀부는 상기 제2접속점에 드레인 단자가 연결되고 콘트롤 게이트 단자로는 상기 제2제어신호를 수신하는 플로팅 게이트를 가지는 제1트랜지스터와, 상기 제1트랜지스터의 소오스단자에 드레인 단자가 연결되고 소오스 단자가 상기 접지단에 연결되며 콘트롤 게이트 단자로는 미리 설정된 기준전압을 수신하는 플로팅 게이트를 가지는 제2트랜지스터로 이루어지며, 상기 제1,2트랜지스터의 각각의 플로팅 게이트 단자와 콘트롤 게이트 단자끼리는 돌출 콘택으로써 각기 서로 연결된 것을 특징으로 하는 회로.
- 제2항에 있어서, 상기 제1,2트랜지스터는 상기 상위 또는 하위 메모리 셀 스트링 내의 메모리 셀 트랜지스터와 동일한 구조로서 제조된 후 상기 돌출 콘택을 통해 연결됨을 특징으로 하는 회로.
- 제3항에 있어서, 상기 제1,2트랜지스터는 상기 상위 또는 하위 메모리 셀 스트링 내의 메모리 셀 트랜지스터와 동일한 구조로서 제조된 후 상기 돌출 콘택을 통해 연결됨을 특징으로 하는 회로.
- 제4항 또는 제5항에 있어서, 상기 제1,2트랜지스터들은 각기 동작시 인헨스먼트 트랜지스터의 동작 특성을 가짐을 특징으로 하는 회로.
- 제1항에 있어서, 상기 제1,2제어신호는 서로 반대의 논리레벨을 가지는 전압으로서 제공됨을 특징으로 하는 회로.
- 제1항에 있어서, 상기 제1접속점에 제공되는 기준전위는 상기 제2접속점에 제공되는 기준전위와 실질적으로 동일한 전압레벨임을 특징으로 하는 회로.
- 반도체 기판의 일표면위에 형성된 다수의 셀 유닐의 어레이를 가지며; 각 셀 유닛은 스트링 선택 트랜지스터 및 적어도 하나의 메모리 트랜지스터를 가지며; 상기 메모리 트랜지스터는 상기 반도체기판에 형성된 소오스 영역 및드레인 영역과, 상기 두 영역사이의 채널영역과, 이 채널영역위에 절연되게 형성된 플로팅 게이트와, 이 플로팅게이트위에 절연되게 형성된 제어게이트로 구성되고; 각 메모리 트랜지스터의 제어게이트는 워드라인중 대응하는 워드라인과 접속되는 플래쉬 메모리에 있어서; 상위 및 하위로 대칭적 구조를 가지는 상기 셀 유닛간을 연결하는 하나의 비트라인에 제1,2인버터가 교차연결되어서 이루어진 데이타 레지스터와; 상기 데이타 레지스터의 상기 제1인버터의 입력단이 상기 비트라인에 연결되는 제1접속점과 접지단간에 연결되어 상기 하위의 셀 유닛의 상기 메모리 트랜지스터가 선택될때 인가되는 제1제어신호에 응답하여 상기 제1접속점에 기준전위를 제공하는 상위 기준비트라인 셀부와; 상기 데이타 레지스터의 상기 제2인버터의 입력단이 상기 비트라인에 연결되는 제2접속점과 접지단간에 연결되어 상기 상위의 셀 유닛의 메모리 트랜지스터가 선택될때 인가되는 제2제어신호에 응답하여 상기 제2접속점에 기준전위를 제공하는 하위 기준비트라인 셀부를 가짐을 특징으로 하는 플래쉬 메모리.
- 제9항에 있어서, 상기 상위 기준비트라인 셀부는 상기 제1접속점에 드레인 단자가 연결되고 콘트롤 게이트 단자로는 상기 제1제어신호를 수신하는 플로팅 게이트를 가지는 제1트랜지스터와, 상기 제1트랜지스터의 소오스단자에 드레인 단자가 연결되고 소오스 단자가 상기 접지단에 연결되며 콘트롤 게이트 단자로는 미리 설정된 기준전압을 수신하는 플로팅 게이트를 가지는 제2트랜지스터로 이루어지며, 상기 제1,2트랜지스터의 각각의 플로팅 게이트 단자와 콘트롤 게이트 단자끼리는 돌출 콘택으로써 각기 서로 연결된 것을 특징으로 하는 플래쉬 메모리.
- 선택된 메모리 셀의 드레쉬홀드 전압차이에 의해 전이된 비트라인 전위와 기준 비트 라인 전위와의 비교를 통해 데이타를 억세스하는 오픈 비트 라인구조의 낸드 타입 플래쉬 메모리 장치에 있어서; 상기 기준 비트 라인 전위를 만들어 내는 기준비트라인 셀은 다수개의 플로팅 게이트 트랜지스터를 기준 비트 라인과 접지사이에 직렬로 연결함으로써 그 구성을 이루고, 이의 기준 비트라인 전위 제어수단으로 특정 전압 레벨을 상기 게이트 단자중 하나에 인가함을 특징으로 하는 장치.
- 선택된 메모리 셀의 드레쉬홀드 전압 차이에 의해 전이된 비트 라인 전위와 기준 비트 라인 전위와의 비교를 통해 데이타를 억세스하는 오픈 비트 라인 구조의 난드 타이프 플래쉬 메모리 장치에 있어서, 기준 비트 라인 전위를 만들어 내는 기준 비트 라인셀은 그 셀을 구성하고 있는 플로팅 게이트 트랜지스터의 플로팅 폴리 단자와 제어 게이트폴리 단자를 셀 어레이 외부에서 서로 연결하여 사용함을 특징으로 하는 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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