JP3645363B2 - 不揮発性半導体メモリとそのビット線基準回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、選択メモリセルのしきい値電圧に応じたビット線電位とビット線基準電位とを比較してデータをアクセスする不揮発性半導体メモリに係り、また特に、そのビット線基準電位を発生するためのビット線基準回路に関する。
【０００２】
【従来の技術】
一般に、折り返し(folded)ビット線を形成するＥＥＰＲＯＭとして代表的なＮＡＮＤ形フラッシュメモリは、選択されたメモリセル（セルトランジスタ）のしきい値電圧に応じて転移したビット線電位とビット線基準電位とを比較してデータをアクセスする。これについて図１を参照して簡単に説明する。
【０００３】
図１に示すように、各ビット線ＢＬｉ，ＢＬｉ＋１には、単位セルブロック１２０内のＮＡＮＤ構造をもつセルストリングＣＳｉ，ＣＳｉ＋１と、これと同じ構造をもち、ビット線に対してビット線基準電位を設定するビット線基準回路の役割を担う基準セルブロック１１０内の基準セルストリングＤＣＳｉ，ＤＣＳｉ＋１と、がそれぞれ接続される。セルストリングＣＳｉ，ＣＳｉ＋１と基準セルストリングＤＳｉ，ＤＳｉ＋１とは、それぞれデプレッション形トランジスタ１００，１０３，１０５，１０６及びエンハンスメント形トランジスタ１０１，１０２，１０４，１０７を適宜直列に組合せた選択構造により、選択信号ＳＧ１，ＳＧ２，ＤＳＧ１，ＤＳＧ２に従ってビット線に対し交互に選択的にスイッチされる。つまり、ビット線ＢＬｉに接続のセルストリングＣＳｉ中のセルトランジスタＭ０〜Ｍ７のいずれかが選択の場合、ビット線ＢＬｉ＋１に接続のセルストリングＣＳｉ＋１は非選択でビット線接続が抑止され、このときには基準セルストリングＤＣＳｉ＋１がビット線ＢＬｉ＋１に接続されて基準電位を提供する。これに従い、２つの交差接続インバータからなるデータレジスタ（ページバッファ）１３０が両ビット線ＢＬｉ，ＢＬｉ＋１の電位比較からデータをラッチし、アクセスが行われる。
【０００４】
【発明が解決しようとする課題】
図１に示したような従来の折り返しビット線構造では、選択のために多数のデプレッション形トランジスタ＋エンハンスメント形トランジスタの組合せを構成しなければならないので、メモリセルアレイの面積増加につながるという解決課題がある。また加えて、セルストリングと基準セルストリングとは同構造とされ、基準セルストリング内の基準セルトランジスタもフローティングゲートを有する構造になっているので、プログラムや消去の繰り返しでしきい値電圧のシフティング(shifting)が起こる可能性があり、ビット線に提供する基準電位の安定性、正確性で解決すべき課題が残っている。
【０００５】
そこで本発明は、選択セルによるビット線電位とビット線基準電位との比較によりデータレジスタにデータをラッチする不揮発性半導体メモリについて、デプレッション形トランジスタ＋エンハンスメント形トランジスタの組合せを用いずとも選択を行え、チップサイズを縮小できるような構造の不揮発性半導体メモリを提供する。また、このような不揮発性半導体メモリに適した新構造のビット線基準回路を提供する。そしてこれらにより、特にフラッシュＥＥＰＲＯＭのコストダウン及びメモリ動作の安定正確性の確保を実現せんとするものである。
【０００６】
【課題を解決するための手段】
この目的のために本発明では、折り返し隣接したビット線で基準電位を得る構造ではなく、１本のビット線内で基準電位を得るオープンビット線(open bit line) 形の構造とした不揮発性半導体メモリとする。即ち、選択トランジスタ及びフローティングゲート形とした１以上のセルトランジスタを直列接続してなるセルストリングをもち、選択されたセルトランジスタのしきい値に応じたビット線電位とビット線基準電位とに従いデータレジスタにデータをラッチする不揮発性半導体メモリにおいて、１ビット線の中間にデータレジスタを設け、該データレジスタを挟んで一方を上位ビット線、他方を下位ビット線としてそれぞれセルストリングを接続し、そして、前記上位ビット線のセルストリング選択時に前記下位ビット線にビット線基準電位を設定する下位基準セルストリングを設けると共に前記下位ビット線のセルストリング選択時に前記上位ビット線にビット線基準電位を設定する上位基準セルストリングを設けることを特徴とする。
【０００７】
そして、１ビット線の中間にデータレジスタを設け、該データレジスタを挟んで一方を上位ビット線、他方を下位ビット線とし、セルトランジスタの選択により前記上位、下位ビット線のいずれかを前記セルトランジスタのしきい値電圧に応じたビット線電位とする不揮発性半導体メモリのビット線基準回路として、前記下位ビット線のセルトランジスタ選択時に活性化される第１制御信号に応じて前記上位ビット線をビット線基準電位にする上位基準セルストリングと、前記上位ビット線のセルトランジスタ選択時に活性化される第２制御信号に応じて前記下位ビット線をビット線基準電位にする下位基準セルストリングと、を備えてなることを特徴とするビット線基準回路を提供する。この場合の上位基準セルストリングは、上位ビット線に接続されて第１制御信号によりゲート制御される第１上位トランジスタと、該第１上位トランジスタに直列接続されて所定の基準電圧によりゲート制御される第２上位トランジスタと、からなり、下位基準セルストリングは、下位ビット線に接続されて第２制御信号によりゲート制御される第１下位トランジスタと、該第１下位トランジスタに直列接続されて所定の基準電圧によりゲート制御される第２下位トランジスタと、からなるものとするのがよい。更に、上位基準セルストリング及び下位基準セルストリングの各トランジスタは、相互接続されたフローティングゲート及びコントロールゲートをそれぞれ有するものとするとより好ましい。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して説明する。
【０００９】
図２に示すようにこの実施形態の不揮発性半導体メモリは、交差接続（逆向並列接続）した２つのインバータＢ１，Ｂ２からなるデータレジスタ（ページバッファ）２５０を中央に挟むことで１本のビット線を上位ビット線ＵＢＬｉと下位ビット線ＬＢＬｉに分け、上位ビット線ＵＢＬｉには上位セルストリング２００を接続し、下位ビット線ＬＢＬｉには下位セルストリング２４０を接続する構成となっている。各上位、下位セルストリング２００，２４０は、選択信号ＳＳＬｔ，ＳＳＬｂにより制御されるエンハンスメント形の選択トランジスタをそれぞれ１つ備え、これにフローティングゲート形のセルトランジスタを直列接続した構成をもつ。
【００１０】
ビット線基準回路は、上位ビット線ＵＢＬｉに接続される上位基準セルストリング２１０と、下位ビット線ＬＢＬｉに接続される下位基準セルストリング２３０と、で構成されている。上位基準セルストリング２１０は、データレジスタ２５０を構成するインバータＢ１の入力端へ接続する上位ビット線ＵＢＬｉと接地端との間に設けられ、下位セルストリング２４０のセルトランジスタ選択時に活性化される第１制御信号ＲＳＬｔに従い上位ビット線ＵＢＬｉに基準電位を提供する。また、下位基準セルストリング２３０は、データレジスタ２５０を構成するインバータＢ２の入力端へ接続する下位ビット線ＬＢＬｉと接地端との間に設けられ、上位セルストリング２００のセルトランジスタ選択時に活性化される第２制御信号ＲＳＬｂに従い下位ビット線ＬＢＬｉに基準電位を提供する。
【００１１】
上位基準セルストリング２１０は、上位ビット線ＵＢＬｉにドレイン接続され、第１制御信号ＲＳＬｔでゲート制御される第１上位トランジスタ１０６と、この第１上位トランジスタ１０６のソースにドレイン接続されると共にドレインが接地され、所定の基準電圧ＶＲＥＦでゲート制御される第２上位トランジスタ１０７と、から構成される。第１、第２上位トランジスタ１０６，１０７はフローティングゲート形トランジスタとされるが、そのフローティングゲートのポリシリコン層とコントロールゲートのポリシリコン層とは互いに突き合わせコンタクト(butting contact) により接続されている（図３参照）。下位基準セルストリング２３０は、下位ビット線ＬＢＬｉにドレイン接続され、第２制御信号ＲＳＬｂでゲート制御される第１下位トランジスタ２０２と、この第１下位トランジスタ２０２のソースにドレイン接続されると共にソースが接地され、基準電圧ＶＲＥＦでゲート制御される第２下位トランジスタ２０３と、から構成される。これら第１、第２下位トランジスタ２０２，２０３もフローティングゲートとコントロールゲートとを互いに突き合わせコンタクトしてある。
【００１２】
即ち、各トランジスタ１０６，１０７，２０２，２０３は、上位、下位セルストリング２００，２４０内のセルトランジスタと同構造で製造してから突き合わせコンタクトによりフローティングゲート及びコントロールゲートを接続する。これは、基準セルストリング２１０，２３０内の各トランジスタ１０６，１０７，２０２，２０３もセルストリング２００，２４０内のセルトランジスタと共通のプロセスを使用して同じ条件にて製造したうえで、その特性は通常のエンハンスメント形トランジスタとするものである。
【００１３】
第１、第２制御信号ＲＳＬｔ，ＲＳＬｂは、選択されたセルトランジスタのコントロールゲートに入力されるワード線制御信号と同じタイミングで活性化されるようにしてある。且つ、これら第１、第２制御信号ＲＳＬｔ，ＲＳＬｂは相補論理状態で提供される。従って、上位セルストリング２００のセルトランジスタ選択時には下位基準セルストリング２３０の第１下位トランジスタ２０２がオンし、定レベルを保持するようにされた基準電圧ＶＲＥＦによる第２下位トランジスタ２０３が下位ビット線ＬＢＬｉに基準電位を設定する。一方、下位セルストリング２４０のセルトランジスタ選択時には上位基準セルストリング２１０の第１上位トランジスタ１０６がオンし、基準電圧ＶＲＥＦによる第２上位トランジスタ１０７が上位ビット線ＵＢＬｉに基準電位を設定する。そして、データレジスタ２５０において選択セルトランジスタによるビット線電位と基準セルストリングによるビット線基準電位とが比較されてデータがラッチされる。このとき、基準セルストリング２１０，２３０により提供されるビット線基準電位は、基準セルストリング２１０，２３０を構成する各トランジスタサイズ及びそのゲートに印加する信号電圧に応じて容易に適宜調整することが可能である。
【００１４】
【発明の効果】
本発明によれば、データレジスタを中間に設けたオープンビット線形の構造を採用したことにより、セルストリングの選択に従来必須であったデプレッション形トランジスタ＋エンハンスメント形トランジスタの組合せを不要とすることができ、また、各基準セルストリングを構成するトランジスタ数も従来より大幅に減らす（従来例では１０個→実施形態では２個）ことが可能であり、このためセルアレイの集積性が格段に向上する。更に、基準セルストリングを構成しているトランジスタは、そのフローティングゲートとコントロールゲートとを接続し１コントロールゲートとして使用するエンハンスメント形トランジスタであるため、セル動作（読出、消去、プログラム等）による基準セルトランジスタの動作特性の変化（しきい値電圧のシフティングや飽和電流の変化等）を抑制することが可能で、ビット線基準電位の安定性、正確性を確保することができ、メモリ動作の安定化に寄与する。
【図面の簡単な説明】
【図１】従来技術によるＮＡＮＤ形不揮発性半導体メモリの要部構成を示す回路図。
【図２】本発明によるＮＡＮＤ形不揮発性半導体メモリの要部構成を示す回路図。
【図３】本発明による基準セルストリングのトランジスタ構造を示し、分図Ａは等価回路図、分図ＢはＸ−Ｘ’断面で見たその断面図、分図ＣはＹ−Ｙ’断面で見たその断面図。
【符号の説明】
１０６，１０７，２０２，２０３ 基準セルストリングの各トランジスタ
２００ 上位セルストリング
２１０ 上位基準セルストリング
２３０ 下位基準セルストリング
２４０ 下位セルストリング
２５０ データレジスタ
【発明の属する技術分野】
本発明は、選択メモリセルのしきい値電圧に応じたビット線電位とビット線基準電位とを比較してデータをアクセスする不揮発性半導体メモリに係り、また特に、そのビット線基準電位を発生するためのビット線基準回路に関する。
【０００２】
【従来の技術】
一般に、折り返し(folded)ビット線を形成するＥＥＰＲＯＭとして代表的なＮＡＮＤ形フラッシュメモリは、選択されたメモリセル（セルトランジスタ）のしきい値電圧に応じて転移したビット線電位とビット線基準電位とを比較してデータをアクセスする。これについて図１を参照して簡単に説明する。
【０００３】
図１に示すように、各ビット線ＢＬｉ，ＢＬｉ＋１には、単位セルブロック１２０内のＮＡＮＤ構造をもつセルストリングＣＳｉ，ＣＳｉ＋１と、これと同じ構造をもち、ビット線に対してビット線基準電位を設定するビット線基準回路の役割を担う基準セルブロック１１０内の基準セルストリングＤＣＳｉ，ＤＣＳｉ＋１と、がそれぞれ接続される。セルストリングＣＳｉ，ＣＳｉ＋１と基準セルストリングＤＳｉ，ＤＳｉ＋１とは、それぞれデプレッション形トランジスタ１００，１０３，１０５，１０６及びエンハンスメント形トランジスタ１０１，１０２，１０４，１０７を適宜直列に組合せた選択構造により、選択信号ＳＧ１，ＳＧ２，ＤＳＧ１，ＤＳＧ２に従ってビット線に対し交互に選択的にスイッチされる。つまり、ビット線ＢＬｉに接続のセルストリングＣＳｉ中のセルトランジスタＭ０〜Ｍ７のいずれかが選択の場合、ビット線ＢＬｉ＋１に接続のセルストリングＣＳｉ＋１は非選択でビット線接続が抑止され、このときには基準セルストリングＤＣＳｉ＋１がビット線ＢＬｉ＋１に接続されて基準電位を提供する。これに従い、２つの交差接続インバータからなるデータレジスタ（ページバッファ）１３０が両ビット線ＢＬｉ，ＢＬｉ＋１の電位比較からデータをラッチし、アクセスが行われる。
【０００４】
【発明が解決しようとする課題】
図１に示したような従来の折り返しビット線構造では、選択のために多数のデプレッション形トランジスタ＋エンハンスメント形トランジスタの組合せを構成しなければならないので、メモリセルアレイの面積増加につながるという解決課題がある。また加えて、セルストリングと基準セルストリングとは同構造とされ、基準セルストリング内の基準セルトランジスタもフローティングゲートを有する構造になっているので、プログラムや消去の繰り返しでしきい値電圧のシフティング(shifting)が起こる可能性があり、ビット線に提供する基準電位の安定性、正確性で解決すべき課題が残っている。
【０００５】
そこで本発明は、選択セルによるビット線電位とビット線基準電位との比較によりデータレジスタにデータをラッチする不揮発性半導体メモリについて、デプレッション形トランジスタ＋エンハンスメント形トランジスタの組合せを用いずとも選択を行え、チップサイズを縮小できるような構造の不揮発性半導体メモリを提供する。また、このような不揮発性半導体メモリに適した新構造のビット線基準回路を提供する。そしてこれらにより、特にフラッシュＥＥＰＲＯＭのコストダウン及びメモリ動作の安定正確性の確保を実現せんとするものである。
【０００６】
【課題を解決するための手段】
この目的のために本発明では、折り返し隣接したビット線で基準電位を得る構造ではなく、１本のビット線内で基準電位を得るオープンビット線(open bit line) 形の構造とした不揮発性半導体メモリとする。即ち、選択トランジスタ及びフローティングゲート形とした１以上のセルトランジスタを直列接続してなるセルストリングをもち、選択されたセルトランジスタのしきい値に応じたビット線電位とビット線基準電位とに従いデータレジスタにデータをラッチする不揮発性半導体メモリにおいて、１ビット線の中間にデータレジスタを設け、該データレジスタを挟んで一方を上位ビット線、他方を下位ビット線としてそれぞれセルストリングを接続し、そして、前記上位ビット線のセルストリング選択時に前記下位ビット線にビット線基準電位を設定する下位基準セルストリングを設けると共に前記下位ビット線のセルストリング選択時に前記上位ビット線にビット線基準電位を設定する上位基準セルストリングを設けることを特徴とする。
【０００７】
そして、１ビット線の中間にデータレジスタを設け、該データレジスタを挟んで一方を上位ビット線、他方を下位ビット線とし、セルトランジスタの選択により前記上位、下位ビット線のいずれかを前記セルトランジスタのしきい値電圧に応じたビット線電位とする不揮発性半導体メモリのビット線基準回路として、前記下位ビット線のセルトランジスタ選択時に活性化される第１制御信号に応じて前記上位ビット線をビット線基準電位にする上位基準セルストリングと、前記上位ビット線のセルトランジスタ選択時に活性化される第２制御信号に応じて前記下位ビット線をビット線基準電位にする下位基準セルストリングと、を備えてなることを特徴とするビット線基準回路を提供する。この場合の上位基準セルストリングは、上位ビット線に接続されて第１制御信号によりゲート制御される第１上位トランジスタと、該第１上位トランジスタに直列接続されて所定の基準電圧によりゲート制御される第２上位トランジスタと、からなり、下位基準セルストリングは、下位ビット線に接続されて第２制御信号によりゲート制御される第１下位トランジスタと、該第１下位トランジスタに直列接続されて所定の基準電圧によりゲート制御される第２下位トランジスタと、からなるものとするのがよい。更に、上位基準セルストリング及び下位基準セルストリングの各トランジスタは、相互接続されたフローティングゲート及びコントロールゲートをそれぞれ有するものとするとより好ましい。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して説明する。
【０００９】
図２に示すようにこの実施形態の不揮発性半導体メモリは、交差接続（逆向並列接続）した２つのインバータＢ１，Ｂ２からなるデータレジスタ（ページバッファ）２５０を中央に挟むことで１本のビット線を上位ビット線ＵＢＬｉと下位ビット線ＬＢＬｉに分け、上位ビット線ＵＢＬｉには上位セルストリング２００を接続し、下位ビット線ＬＢＬｉには下位セルストリング２４０を接続する構成となっている。各上位、下位セルストリング２００，２４０は、選択信号ＳＳＬｔ，ＳＳＬｂにより制御されるエンハンスメント形の選択トランジスタをそれぞれ１つ備え、これにフローティングゲート形のセルトランジスタを直列接続した構成をもつ。
【００１０】
ビット線基準回路は、上位ビット線ＵＢＬｉに接続される上位基準セルストリング２１０と、下位ビット線ＬＢＬｉに接続される下位基準セルストリング２３０と、で構成されている。上位基準セルストリング２１０は、データレジスタ２５０を構成するインバータＢ１の入力端へ接続する上位ビット線ＵＢＬｉと接地端との間に設けられ、下位セルストリング２４０のセルトランジスタ選択時に活性化される第１制御信号ＲＳＬｔに従い上位ビット線ＵＢＬｉに基準電位を提供する。また、下位基準セルストリング２３０は、データレジスタ２５０を構成するインバータＢ２の入力端へ接続する下位ビット線ＬＢＬｉと接地端との間に設けられ、上位セルストリング２００のセルトランジスタ選択時に活性化される第２制御信号ＲＳＬｂに従い下位ビット線ＬＢＬｉに基準電位を提供する。
【００１１】
上位基準セルストリング２１０は、上位ビット線ＵＢＬｉにドレイン接続され、第１制御信号ＲＳＬｔでゲート制御される第１上位トランジスタ１０６と、この第１上位トランジスタ１０６のソースにドレイン接続されると共にドレインが接地され、所定の基準電圧ＶＲＥＦでゲート制御される第２上位トランジスタ１０７と、から構成される。第１、第２上位トランジスタ１０６，１０７はフローティングゲート形トランジスタとされるが、そのフローティングゲートのポリシリコン層とコントロールゲートのポリシリコン層とは互いに突き合わせコンタクト(butting contact) により接続されている（図３参照）。下位基準セルストリング２３０は、下位ビット線ＬＢＬｉにドレイン接続され、第２制御信号ＲＳＬｂでゲート制御される第１下位トランジスタ２０２と、この第１下位トランジスタ２０２のソースにドレイン接続されると共にソースが接地され、基準電圧ＶＲＥＦでゲート制御される第２下位トランジスタ２０３と、から構成される。これら第１、第２下位トランジスタ２０２，２０３もフローティングゲートとコントロールゲートとを互いに突き合わせコンタクトしてある。
【００１２】
即ち、各トランジスタ１０６，１０７，２０２，２０３は、上位、下位セルストリング２００，２４０内のセルトランジスタと同構造で製造してから突き合わせコンタクトによりフローティングゲート及びコントロールゲートを接続する。これは、基準セルストリング２１０，２３０内の各トランジスタ１０６，１０７，２０２，２０３もセルストリング２００，２４０内のセルトランジスタと共通のプロセスを使用して同じ条件にて製造したうえで、その特性は通常のエンハンスメント形トランジスタとするものである。
【００１３】
第１、第２制御信号ＲＳＬｔ，ＲＳＬｂは、選択されたセルトランジスタのコントロールゲートに入力されるワード線制御信号と同じタイミングで活性化されるようにしてある。且つ、これら第１、第２制御信号ＲＳＬｔ，ＲＳＬｂは相補論理状態で提供される。従って、上位セルストリング２００のセルトランジスタ選択時には下位基準セルストリング２３０の第１下位トランジスタ２０２がオンし、定レベルを保持するようにされた基準電圧ＶＲＥＦによる第２下位トランジスタ２０３が下位ビット線ＬＢＬｉに基準電位を設定する。一方、下位セルストリング２４０のセルトランジスタ選択時には上位基準セルストリング２１０の第１上位トランジスタ１０６がオンし、基準電圧ＶＲＥＦによる第２上位トランジスタ１０７が上位ビット線ＵＢＬｉに基準電位を設定する。そして、データレジスタ２５０において選択セルトランジスタによるビット線電位と基準セルストリングによるビット線基準電位とが比較されてデータがラッチされる。このとき、基準セルストリング２１０，２３０により提供されるビット線基準電位は、基準セルストリング２１０，２３０を構成する各トランジスタサイズ及びそのゲートに印加する信号電圧に応じて容易に適宜調整することが可能である。
【００１４】
【発明の効果】
本発明によれば、データレジスタを中間に設けたオープンビット線形の構造を採用したことにより、セルストリングの選択に従来必須であったデプレッション形トランジスタ＋エンハンスメント形トランジスタの組合せを不要とすることができ、また、各基準セルストリングを構成するトランジスタ数も従来より大幅に減らす（従来例では１０個→実施形態では２個）ことが可能であり、このためセルアレイの集積性が格段に向上する。更に、基準セルストリングを構成しているトランジスタは、そのフローティングゲートとコントロールゲートとを接続し１コントロールゲートとして使用するエンハンスメント形トランジスタであるため、セル動作（読出、消去、プログラム等）による基準セルトランジスタの動作特性の変化（しきい値電圧のシフティングや飽和電流の変化等）を抑制することが可能で、ビット線基準電位の安定性、正確性を確保することができ、メモリ動作の安定化に寄与する。
【図面の簡単な説明】
【図１】従来技術によるＮＡＮＤ形不揮発性半導体メモリの要部構成を示す回路図。
【図２】本発明によるＮＡＮＤ形不揮発性半導体メモリの要部構成を示す回路図。
【図３】本発明による基準セルストリングのトランジスタ構造を示し、分図Ａは等価回路図、分図ＢはＸ−Ｘ’断面で見たその断面図、分図ＣはＹ−Ｙ’断面で見たその断面図。
【符号の説明】
１０６，１０７，２０２，２０３ 基準セルストリングの各トランジスタ
２００ 上位セルストリング
２１０ 上位基準セルストリング
２３０ 下位基準セルストリング
２４０ 下位セルストリング
２５０ データレジスタ
Claims (3)
- 選択トランジスタ及びフローティングゲート形の１以上のセルトランジスタを直列接続してなるセルストリングをもち、選択されたセルトランジスタのしきい値に応じたビット線電位とビット線基準電位とに従いデータレジスタにデータをラッチする不揮発性半導体メモリにおいて、
１ビット線の中間にデータレジスタを設け、該データレジスタを挟んで一方を上位ビット線、他方を下位ビット線としてそれぞれにセルストリングを接続し、そして、前記上位ビット線のセルストリング選択時に前記下位ビット線にビット線基準電位を設定する下位基準セルストリングを設けると共に前記下位ビット線のセルストリング選択時に前記上位ビット線にビット線基準電位を設定する上位基準セルストリングを設け、
前記上位基準セルストリングは、前記上位ビット線に接続され、第１制御信号によりゲート制御される第１上位トランジスタと、前記第１上位トランジスタに直列接続されて所定の基準電圧によりゲート制御される第２上位トランジスタとを含み、
前記下位基準セルストリングは、前記下位ビット線に接続され、第２制御信号によりゲート制御される第１下位トランジスタと、前記第１下位トランジスタに直列接続されて所定の基準電圧によりゲート制御される第２下位トランジスタとを含む、
ことを特徴とする不揮発性半導体メモリ。 - １ビット線の中間にデータレジスタを設け、該データレジスタを挟んで一方を上位ビット線、他方を下位ビット線とし、セルトランジスタの選択により前記上位、下位ビット線のいずれかを前記セルトランジスタのしきい値電圧に応じたビット線電位とする不揮発性半導体メモリのビット線基準回路であって、
前記下位ビット線のセルトランジスタ選択時に活性化される第１制御信号に応じて前記上位ビット線をビット線基準電位にする上位基準セルストリングと、
前記上位ビット線のセルトランジスタ選択時に活性化される第２制御信号に応じて前記下位ビット線をビット線基準電位にする下位基準セルストリングと、を備え、
前記上位基準セルストリングは、前記上位ビット線に接続され、第１制御信号によりゲート制御される第１上位トランジスタと、前記第１上位トランジスタに直列接続されて所定の基準電圧によりゲート制御される第２上位トランジスタとを含み、
前記下位基準セルストリングは、前記下位ビット線に接続され、第２制御信号によりゲート制御される第１下位トランジスタと、前記第１下位トランジスタに直列接続されて所定の基準電圧によりゲート制御される第２下位トランジスタとを含む、
ことを特徴とするビット線基準回路。 - 上位基準セルストリング及び下位基準セルストリングの各トランジスタは、相互接続されたフローティングゲート及びコントロールゲートをそれぞれ有する請求項２記載のビット線基準回路。
Applications Claiming Priority (2)
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| KR1995P22905 | 1995-07-28 | ||
| KR1019950022905A KR0164376B1 (ko) | 1995-07-28 | 1995-07-28 | 불휘발성 반도체 메모리의 기준 비트라인 셀 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0950699A JPH0950699A (ja) | 1997-02-18 |
| JP3645363B2 true JP3645363B2 (ja) | 2005-05-11 |
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ID=19422059
Family Applications (1)
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