ES2634499T3 - Diseños para lógica XOR y XNOR - Google Patents

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ES2634499T3 ES16150261.2T ES16150261T ES2634499T3 ES 2634499 T3 ES2634499 T3 ES 2634499T3 ES 16150261 T ES16150261 T ES 16150261T ES 2634499 T3 ES2634499 T3 ES 2634499T3
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Abstract

Un diseño de circuito exclusivo OR lógico, que comprende: seis transistores PMOS; y cinco transistores NMOS, en el que los cinco transistores NMOS se emparejan respectivamente con cinco de los seis transistores PMOS, de tal manera que cada par de transistores NMOS y PMOS se define para compartir una estructura de electrodo de puerta contigua colocada a lo largo de una respectiva de cinco pistas de electrodo de puerta, en el que un sexto de los seis transistores PMOS se define por una estructura de electrodo de puerta colocada a lo largo de una sexta pista de electrodo de puerta, de tal manera que el sexto transistor PMOS no comparte la sexta pista de electrodo de puerta con otro transistor dentro del diseño de circuito lógico exclusivo OR y en el que las seis pistas de electrodo de puerta se orientan paralelas entre sí.

Description

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DESCRIPCION
Disenos para logica XOR y XNOR
Campo
Antecedentes
Un empuje para un mayor rendimiento y tamano mas pequeno de la boquilla conduce a la industria de semiconductores a reducir el area del chip de circuito en aproximadamente 50% cada dos anos. La reduccion del area del chip proporciona un beneficio economico para migrar a tecnolog^as mas nuevas. La reduccion del area del chip al 50% se logra al reducir los tamanos de las caractensticas entre 25% y 30%. Se permite la reduccion de tamano por las mejoras en la fabricacion de equipos y materiales. Por ejemplo, la mejora en el proceso litografico ha permitido que se alcancen tamanos de caractensticas mas pequenos, mientras que la mejora en el pulido mecanico qmmico (CMP) ha permitido en parte un numero mayor de capas de interconexion.
En la evolucion de la litograffa, cuando el tamano de caractenstica mmimo alcanza la longitud de onda de la fuente de luz utilizada para exponer las formas de la caractenstica, ocurren interacciones no deseadas entre caractensticas vecinas. Los tamanos de caractensticas mmimos de hoy se estan reduciendo por debajo de 45 nm (nanometros), mientras que la longitud de onda de la fuente de luz utilizada en el proceso de fotolitograffa se mantiene en 193 nm. La diferencia entre el tamano de caractenstica mmimo y la longitud de onda de la luz utilizada en el proceso de fotolitograffa se define como el espacio litografico. A medida que crece el espacio litografico, se reduce la capacidad de resolucion del proceso litografico.
Un patron de interferencia se produce a medida que cada forma sobre la mascara interactua con la luz. Los patrones de interferencia de formas vecinas pueden crear interferencia constructiva o destructiva. En el caso de interferencia constructiva, se pueden crear formas no deseadas de manera inadvertida. En el caso de una interferencia destructiva, se pueden eliminar las formas deseadas inadvertidamente. En cualquier caso, una forma particular se imprime de una manera diferente de aquella destinada, lo que puede provocar una falla del dispositivo. Las metodologfas de correccion, tales como la correccion de proximidad optica (OPC), tratan de predecir el impacto de las formas vecinas y modificar la mascara de tal manera que se fabrica la forma impresa segun se desee. La calidad de la prediccion de la interaccion de luz se reduce a medida que se encogen las geometnas de proceso y a medida que las interacciones de luz se vuelven mas complejas.
En vista de lo anterior, se buscan soluciones para mejoras en el diseno y disposicion de circuitos que pueden mejorar el manejo de los espacios litograficos a medida que la tecnologfa sigue avanzando hacia tamanos de caractensticas de dispositivo semiconductor mas pequenos.
Resumen
En una realizacion, se describe un circuito logico exclusivo OR (XOR). El circuito logico XOR incluye un primer nodo de entrada, un segundo nodo de entrada, y un nodo de salida. Una puerta de paso se conecta para ser controlada por un estado logico presente en el segundo nodo de entrada. La puerta de paso se conecta para pasar a traves de una version de un estado logico presente en el primer nodo de entrada al nodo de salida cuando se controla para transmitir por el estado logico presente en el segundo nodo de entrada. Una puerta de transmision se conecta para ser controlada por el estado logico presente en el primer nodo de entrada. La puerta de transmision se conecta para pasar a traves de una version del estado logico presente en el segundo nodo de entrada al nodo de salida cuando se controla para transmitir por el estado logico presente en el primer nodo de entrada. El estado logico alto se conecta para ser controlado por el estado logico presente en el primer nodo de entrada y el estado logico presente en el segundo nodo de entrada. El estado logico alto se conecta para activar un estado presente en el nodo de salida bajo cuando son altos el estado logico presente en el primer nodo de entrada y el estado logico presente en el segundo nodo de entrada.
En una realizacion, se describe un diseno de circuito logico exclusivo OR (XOR). El diseno de circuito logico XOR incluye seis transistores PMOS y cinco transistores NMOS. Los cinco transistores NMOS se emparejan respectivamente con cinco de los seis transistores PMOS, de tal manera que cada par de transistores NMOS y PMOS se define para compartir una estructura de electrodo de puerta contigua colocada a lo largo de una respectiva de cinco pistas de electrodo de puerta. El sexto de los seis transistores PMOS se define por una estructura de electrodo de puerta colocada a lo largo de una sexta pista de electrodo de puerta, de tal manera que el sexto transistor PMOS no comparte la sexta pista de electrodo de puerta con otro transistor dentro del diseno de circuito logico exclusivo OR. Las seis pistas de electrodo de puerta se orientan paralelas entre sf.
En una realizacion, se describe un circuito logico exclusivo NOR (XNOR). El circuito logico XNOR incluye un primer nodo de entrada, un segundo nodo de entrada, y un nodo de salida. Una puerta de paso se conecta para ser controlada por un estado logico presente en el segundo nodo de entrada. La puerta de paso se conecta para pasar a traves de una version de un estado logico presente en el primer nodo de entrada al nodo de salida cuando se controla para transmitir por el estado logico presente en el segundo nodo de entrada. Una puerta de transmision se conecta para ser controlada por el estado logico presente en el primer nodo de entrada. La puerta de transmision se conecta
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para pasar a traves de una version del estado logico presente en el segundo nodo de entrada al nodo de salida cuando se controla para transmitir por el estado logico presente en el primer nodo de entrada. El estado logico bajo se conecta para ser controlado por el estado logico presente en el primer nodo de entrada y el estado logico presente en el segundo nodo de entrada. El estado logico bajo se conecta para activar un estado presente en el nodo de salida alto cuando el estado logico presente en el primer nodo de entrada y el estado logico presente en el segundo nodo de entrada son bajos.
En una realizacion, se describe un diseno de circuito logico exclusivo NOR (XNOR). El diseno de circuito logico XNOR incluye cinco transistores PMOS y seis transistores NMOS. Los cinco transistores PMOS se emparejan respectivamente con cinco de los seis transistores NMOS, de tal manera que cada par de transistores PMOS y NMOS se define para compartir una estructura de electrodo de puerta contigua colocada a lo largo de una respectiva de cinco pistas de electrodo de puerta. El sexto de los seis transistores NMOS se define por una estructura de electrodo de puerta colocada a lo largo de una sexta pista de electrodo de puerta, de tal manera que el sexto transistor NMOS no comparte la sexta pista de electrodo de puerta con otro transistor dentro del diseno de circuito logico exclusivo NOR. Las seis pistas de electrodo de puerta se orientan paralelas entre sr
Otros aspectos y ventajas de la invencion seran mas evidentes a partir de la siguiente descripcion detallada, tomada en conjunto con los dibujos acompanantes, que ilustran a modo de ejemplo la presente invencion.
Breve descripcion del los dibujos
La Figura 1A muestra un circuito de puerta logico (XOR) convencional;
Las Figuras 1B-1E muestran tablas de estado para el circuito de puerta logico (XOR) convencional de la Figura 1A;
La Figura 1F muestra un diseno del XOR convencional, de acuerdo con una realizacion de la presente invencion;
La Figura 1G muestra una configuracion de inversor de ejemplo, de acuerdo con la tecnica anterior;
La Figura 2A muestra un circuito de puerta logico XNOR, de acuerdo con una realizacion de la presente invencion;
Las Figuras 2B-2E muestran tablas de estado para el circuito de puerta logico XNOR de la Figura 2A, de acuerdo con una realizacion de la presente invencion;
La Figura 2F muestra un diseno del circuito de puerta logico XNOR de la Figura 2A, de acuerdo con una realizacion de la presente invencion;
La Figura 3A muestra un circuito de puerta logico (XOR), de acuerdo con una realizacion de la presente invencion;
Las Figuras 3B-3E muestran tablas de estado para el circuito de puerta logico (XOR) de la Figura 3A, de acuerdo con una realizacion de la presente invencion;
La Figura 3F muestra un diseno del circuito de puerta logico (XOR) de la Figura 3A, de acuerdo con una realizacion de la presente invencion;
La Figura 4A muestra un ejemplo de pistas de electrodo de puerta definidas dentro de la arquitectura de diseno de nivel de puerta restringida, de acuerdo con una realizacion de la presente invencion; y
La Figura 4B muestra la arquitectura de diseno de nivel de puerta restringida de ejemplo de la Figura 4A con un numero de caractensticas de nivel de puerta de ejemplo definidas en la misma, de acuerdo con una realizacion de la presente invencion.
Descripcion detallada
En la siguiente descripcion, se exponen numerosos detalles espedficos con el fin de proporcionar una comprension completa de la presente invencion. Sin embargo, sera evidente, para un experto en la tecnica que la presente invencion se puede poner en practica sin algunos o todos estos detalles espedficos. En otros casos, no se han descrito en detalle operaciones de proceso bien conocidas para no oscurecer innecesariamente la presente invencion.
Circuito XOR convencional
La Figura 1A muestra un circuito de puerta logico (XOR) convencional (“XOR 100” en adelante). El XOR 100 incluye dos entradas A y B, y una salida Q. La entrada A se proporciona en un nodo 101. La entrada B se proporciona en un nodo 102. La salida Q se proporciona en un nodo 105. Las Figuras 1B-1E muestran tablas de estado para el XOR 100. Como se muestra en las Figuras 1B-1E, el XOR 100 proporciona un estado apropiado de salida Q para las diversas combinaciones de estado de las entradas A y B. '
Como se muestra en la Figura 1A, el nodo 101 que recibe la entrada A se conecta a una puerta de un transistor 117 PMOS y a una puerta de un transistor 120 NMOS. El nodo 101 tambien se conecta a una entrada de un inversor 110.
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Una salida del inversor 110 se conecta a un nodo 103. El nodo 103 se conecta a una puerta de un transistor 113 PMOS y a una puerta de un transistor 116 NMOS.
El nodo 102 se conecta a una puerta de un transistor 114 PMOS y a una puerta de un transistor 119 NMOS. El nodo 102 tambien se conecta a una entrada de un inversor 111. Una salida del inversor 111 se conecta a un nodo 104. El nodo 104 se conecta a una puerta de un transistor 115 NMOS y a una puerta de un transistor 118 PMOS.
Los transistores 113 y 114 PMOS se conectan en una forma serial entre un suministro de potencia (VDD) y el nodo 105, que proporciona la salida Q del XOR 100. Los transistores 115 y 116 NMOS se conectan en una forma serial entre el nodo 105 y un potencial de tierra de referencia (GND). Los transistores 117 y 118 PMOS se conectan en una forma serial entre el suministro de potencia (VDD) y el nodo 105. Los transistores 119 y 120 NMOS se conectan en una forma serial entre el nodo 105 y el potencial de tierra de referencia (GND).
Con base en lo anterior, el XOR 100 convencional incluye dos grupos de estado logico alto, donde el primer grupo se define por los transistores 113 y 114 PMOS, y el segundo grupo se define por los transistores 117 y 118 PMOs. El XOR 100 tambien incluye dos grupos de estado logico bajo, donde el primer grupo se define por los transistores 115 y 116 NMOS, y el segundo grupo se define por los transistores 119 y 120 NMOS. Cada grupo de estado logico alto y bajo se controla por una version de la entrada A y una version de la entrada B. Por lo tanto, con base en las entradas A y B, los circuitos del XOR 100 convencional se definen para activar la salida Q ya sea alta o baja mediante el uso de cualquier grupo de estado logico alto o cualquier grupo de estado logico bajo, respectivamente.
Adicionalmente, se debe entender que cada uno de los inversores 110 y 111 incluye un transistor PMOS y un transistor NMOS. La Figura 1G muestra una configuracion de inversor de ejemplo, de acuerdo con la tecnica anterior. El inversor recibe una senal de entrada A y produce una senal de salida Q. El inversor incluye un transistor 192 PMOS que tiene una puerta conectada para ser controlada por la senal de entrada A, una primera terminal conectada a un suministro de potencia (VDD), y una segunda terminal conectada para proporcionar la senal de salida Q. El inversor tambien incluye un transistor 193 NMOS que tiene una puerta conectada para ser controlada por la senal de entrada A, una primera terminal conectada para proporcionar la senal de salida Q, y una segunda terminal conectada a un potencial de tierra de referencia (GND). Cuando es alta la entrada A del inversor la salida es baja, viceversa. Con base en cada inversor que incluye un transistor PMOS y un transistor NMOS, se debe entender que el XOR 100 convencional incluye un total de 6 transistores PMOS y 6 transistores NMOS.
La Figura 1F muestra un diseno del XOR 100, de acuerdo con una realizacion de la presente invencion. El diseno del XOR 100 se define de acuerdo con una arquitectura de diseno de nivel de puerta restringida, como se describe aqrn. Los diversos transistores PMOS y NMOS como se describieron previamente con respecto a la Figura 1A se marcan de acuerdo con lo anterior en el diseno de la Figura 1F. Los diversos nodos como se describieron previamente con respecto a la Figura 1A tambien se marcan de acuerdo con lo anterior en el diseno de la Figura 1F. Los electrodos de puerta del transistor 118 PMOS y transistor 119 NMOS se definen en una forma colineal de tal manera que se separan dentro del nivel de puerta mediante una separacion 195 de extremo a extremo. Tambien, los electrodos de puerta del transistor 114 PMOS y transistor 115 NMOS se definen en una forma colineal de tal manera que se separan dentro del nivel de puerta por una separacion 196 de extremo a extremo.
Se debe entender que con el fin de disenar el XOR 100 convencional dentro de seis pistas de electrodo de puerta que utilizan la arquitectura de nivel de puerta restringida, es necesario tener por lo menos dos separaciones 195 y 196 de extremo a extremo de electrodo de puerta, por ejemplo, dentro del nivel de puerta del XOR 100. Dichas separaciones de extremo a extremo de electrodo de puerta se definen de acuerdo con reglas de diseno aplicables que requieren un tamano de separacion de extremo a extremo mmimo. Por lo tanto, se debe apreciar que la presencia de separaciones de extremo a extremo de electrodo de puerta puede requerir las regiones de difusion tipo P y tipo N para ser separadas mas de lo que se requerina en la ausencia de separaciones de extremo a extremo de electrodo de puerta, requiriendo de esta manera una altura de celda total mas grande.
Realizaciones de diseno y circuito XOR
La Figura 3A muestra un circuito de puerta logico (XOR) 300 (“XOR 300” en adelante), de acuerdo con una realizacion de la presente invencion. El XOR 300 incluye dos entradas A y B, y una salida Q. La entrada A se proporciona en un nodo 301. La entrada B se proporciona en un nodo 302. La salida Q se proporciona en un nodo 307. Las Figuras 3B- 3E muestran tablas de estado para el XOR 300, de acuerdo con una realizacion de la presente invencion. Como se muestra en las Figuras 3B-3E, el XOR 300 proporciona un estado apropiado de salida Q para las diversas combinaciones de estado de las entradas A y B.
Como se muestra en la Figura 3A, el nodo 301 que recibe la entrada A se conecta a una entrada de un inversor 310 y a una puerta de un transistor 314 PMOS. El nodo 302 que recibe la entrada B se conecta a una entrada de un inversor 311. La salida del inversor 310 se conecta a un nodo 303. El nodo 303 se conecta a: 1) una primera terminal de un transistor 312 NMOS, 2) una puerta de un transistor 316 PMOS, y 3) una puerta de un transistor 313 NMOS. La salida del inversor 311 se conecta a un nodo 304. El nodo 304 se conecta a: 1) una puerta del transistor 312 NMOS, 2) una puerta de un transistor 315 PMOS, 3) una primera terminal del transistor 313 NMOS, y 4) una primera terminal del transistor 314 PMOS.
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Un nodo 305 se conecta a cada uno de: 1) una segunda terminal del transistor 312 NMOS, 2) una segunda terminal del transistor 313 NMOS, 3) una segunda terminal del transistor 314 PMOS, y 4) una segunda terminal del transistor 316 PMOS. Una primera terminal del transistor 315 PMOS se conecta a un suministro de potencia (VDD). Una segunda terminal del transistor 315 PMOS se conecta a un nodo 306, que se conecta a una primera terminal del transistor 316 PMOS. El nodo 305 se conecta a una entrada de un inversor 317. Una salida del inversor 317 se conecta a un nodo 307, que proporciona la salida Q del XOR 300.
Las tablas de estado de las Figuras 3B-3E muestran los diferentes estados de los diversos nodos (Nodo- 301 a Nodo -307) del XOR 300 para aplicacion de diferentes combinaciones de estado en las entradas A y B. Cada uno de los inversores 310, 311, y 317 incluye un transistor PMOS y un transistor NMOS. Por lo tanto, en contraste con el XOR 100 convencional que incluye un total de seis transistor PMOS y seis transistores NMOS, el XOR 300 incluye un total de seis transistores PMOS y cinco transistores NMOS, de esta manera ahorrando un transistor NMOS.
El XOR 300 de 2 entradas se define para procesar cuatro combinaciones unicas de las entradas A y B, como se representa en las Figuras 3B-3E. Espedficamente, el transistor 313 NMOS y transistor 314 PMOS juntos definen una puerta 350 de transmision que se controla por la entrada A. Cuando el estado de entrada A es bajo, es decir, una logica 0, la puerta 350 de transmision contribuye al control del estado de salida Q, de tal manera que el estado de salida Q empareja el estado de entrada B.
El transistor 312 NMOS define una puerta 360 de paso que se controla por la entrada B. Cuando el estado de entrada B es bajo, es decir, logica 0, la puerta 360 de paso contribuye al control del estado de salida Q, de tal manera que el estado de salida Q empareja el estado de entrada A.
Los transistores 315 y 316 PMOS juntos definen el estado logico 370 alto que se controla por ambas entradas A y B. Cuando son altos el estado de entrada A y el estado de entrada B, es decir, logica 1, se desactivan la puerta 350 de transmision y puerta 360 de paso, y el estado logico 370 alto controla el estado de salida Q, de tal manera que el estado de salida Q es bajo, es decir, una logica 0.
Cuando el estado de cualquiera de las entradas A y B es bajo, es decir, logica 0, se desactiva el estado logico 370 alto.
El XOR 300 se define para ya sea:
- pasar a traves de una version del estado de entrada A a la salida Q por medio de la puerta 360 de paso controlada por la entrada B,
- pasar a traves de una version del estado de entrada B a la salida Q por medio de una puerta 350 de transmision controlada por la entrada A, o
- activar un estado de la salida Q bajo por medio del estado logico 370 alto bajo el control de ambas entradas A y B.
De acuerdo con lo anterior, el circuito 300 logico XOR incluye el primer nodo 301 de entrada A, el segundo nodo 302 de entrada B, y el nodo 307 de salida Q. La puerta 360 de paso se conecta para ser controlada por un estado logico presente en el segundo nodo 302 de entrada. La puerta 360 de paso se conecta para pasar a traves de una version de un estado logico presente en el primer nodo 301 de entrada al nodo 307 de salida cuando se controla para transmision por el estado logico presente en el segundo nodo 302 de entrada. La puerta 350 de transmision se conecta para ser controlada por el estado logico presente en el primer nodo 301 de entrada. La puerta 350 de transmision se conecta para pasar a traves de una version del estado logico presente en el segundo nodo 302 de entrada al nodo 307 de salida cuando se controla para transmitir por el estado logico presente en el primer nodo 301 de entrada. El estado logico 370 alto se conecta para ser controlado por el estado logico presente en el primer nodo 301 de entrada y el estado logico presente en el segundo nodo 302 de entrada. El estado logico 370 alto se conecta para activar un estado presente en el nodo 307 de salida bajo cuando son altos el estado logico presente en el primer nodo 301 de entrada y el estado logico presente en el segundo nodo 302 de entrada.
La Figura 3F muestra un diseno del XOR 300, de acuerdo con una realizacion de la presente invencion. En una realizacion, el diseno del XOR 300 se define con base en una arquitectura de diseno de nivel de puerta restringida, como se describe aqrn. El inversor 310 se define por un transistor 310P PMOS y un transistor 310N NMOS que comparten una estructura 310G de electrodo de puerta contigua definida a lo largo de una unica pista 380 de electrodo de puerta. El inversor 311 se define por un transistor 311P PMOS y un transistor 311N NMOS que comparten una estructura 311G de electrodo de puerta contigua definida a lo largo de una unica pista 384 de electrodo de puerta. El inversor 317 se define por un transistor 317P PMOS y un transistor 317N NMOS que comparten una estructura 317G de electrodo de puerta contigua definida a lo largo de una unica pista 385 de electrodo de puerta.
El transistor 315 PMOS del estado logico 370 alto y el transistor 312 NMOS de la puerta 360 de paso comparten una estructura 381G de electrodo de puerta contigua definida a lo largo de una unica pista 381 de electrodo de puerta. El transistor 316 PMOS del estado logico 370 alto y el transistor 313 NMOS de la puerta 350 de transmision comparten una estructura 382G de electrodo de puerta contigua definida a lo largo de una unica pista 382 de electrodo de puerta.
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El transistor 314 PMOS de la puerta 350 de transmision se define a lo largo de una unica pista 383 de electrodo de puerta. Los nodos 301-307 se definen en el diseno de XOR 300 mediante diversas combinaciones de contactos, estructuras de intercontacto (M1, M2), y vfas (Via 1), con el fin de hacer las conexiones entre los diversos transistores como se muestra en la Figura 3A.
Se debe apreciar que el diseno del XOR 300, cuando se define de acuerdo con la arquitectura de electrodo de puerta restringida, se define utilizando seis pistas (380-385) de electrodo de puerta adyacentes. En una realizacion, se separan de igual manera las seis pistas (380-385) de electrodo de puerta adyacentes. Sin embargo, en otra realizacion, se pueden utilizar diferentes separaciones perpendiculares para separar las seis pistas (380-385) de electrodo de puerta adyacentes. Tambien, se debe apreciar que el diseno del XOR 300, cuando se define de acuerdo con la arquitectura de electrodo de puerta restringida, no requiere la colocacion de extremos de lmea de electrodo de puerta opuestos. En otras palabras, no existen estructuras de electrodo de puerta colocadas extremo a extremo a lo largo de cualquier pista de electrodo de puerta dada dentro del diseno de XOR 300. Por lo tanto, se evitan las dificultades litograficas asociadas con la fabricacion de separaciones de extremo a extremo entre caractensticas de electrodo de puerta.
Tambien, dado que no existen separaciones de electrodo de puerta de extremo a extremo posicionadas a lo largo de una pista de electrodo de puerta dada entre la region de difusion de tipo P y la region de difusion de tipo N, el espacio de diseno perpendicular entre regiones de difusion tipo P y tipo N no se ve obligado a cumplir con un requisito de tamano mmimo, como sena dictado por las reglas de diseno asociadas a la colocacion/ fabricacion de separaciones de electrodo de puerta de extremo a extremo. Por lo tanto, si se desea en determinadas realizaciones, la altura de celda total del diseno de XOR 300, es decir, la distancia perpendicular entre VDD y GND, se puede reducir al separar las regiones de difusion tipo P y tipo N mas cercanas.
Adicionalmente, aunque la realizacion de ejemplo de las Figuras 3Ay 3F muestra el estado logico 370 alto definido de tal manera que la puerta del transistor 315 PMOS se conecta a la salida del segundo inversor 311 de entrada, y de tal manera que la puerta del transistor 316 PMOS se conecta a la salida del primer inversor 310 de entrada, se debe entender que se puede invertir la pila de transistores 315 y 316 PMOS. Espedficamente, en una realizacion, el estado logico 370 alto se define de tal manera que la puerta del transistor 315 PMOS se conecta a la salida del primer inversor 310 de entrada, y de tal manera que la puerta del transistor 316 PMOS se conecta a la salida del segundo inversor 311 de entrada.
Realizaciones de Diseno y Circuito XNOR
La Figura 2A muestra un circuito 200 de puerta logico XNOR (“XNOR 200” en adelante), de acuerdo con una realizacion de la presente invencion. El XNOR 200 incluye dos entradas A y B, y una salida Q. La entrada A se proporciona en un nodo 201. La entrada B se proporciona en un nodo 202. La salida Q se proporciona en un nodo 207. Las Figuras 2B-2E muestran tablas de estado para el XNOR 200, de acuerdo con una realizacion de la presente invencion. Como se muestra en las Figuras 2B-2E, el XNOR 200 proporciona un estado apropiado de salida Q para las diversas combinaciones de estado de las entradas A y B.
Como se muestra en la Figura 2A, el nodo 201 que recibe la entrada A se conecta a una entrada de un inversor 210 y a una puerta de un transistor 214 NMOS. El nodo 202 que recibe la entrada B se conecta a una entrada de un inversor 211. La salida del inversor 210 se conecta a un nodo 203. El nodo 203 se conecta a: 1) una primera terminal de un transistor 212 PMOS, 2) una puerta de un transistor 213 PMOS, y 3) una puerta de un transistor 215 NMOS. La salida del inversor 211 se conecta a un nodo 204. El nodo 204 se conecta a: 1) una puerta del transistor 212 PMOS, 2) una puerta de un transistor 216 NMOS, 3) una primera terminal del transistor 213 PMOS, y 4) una primera terminal del transistor 214 NMOS.
Un nodo 205 se conecta a cada uno de: 1) una segunda terminal del transistor 212 PMOS, 2) una segunda terminal del transistor 213 PMOS, 3) una segunda terminal del transistor 214 NMOS, y 4) una segunda terminal del transistor 215 NMOS. Una primera terminal del transistor 216 NMOS se conecta a un potencial de tierra de referencia (GND). Una segunda terminal del transistor 216 NMOS se conecta a un nodo 206, que se conecta a una primera terminal del transistor 215 NMOS. El nodo 205 se conecta a una entrada de un inversor 217. Una salida del inversor 217 se conecta a un nodo 207, que proporciona la salida Q del XNOR 200. Las tablas de estado de las Figuras 2B-2E muestran los diferentes estados de los diversos nodos (Nodo-201 a Nodo-207) del XNOR 200 para aplicacion de diferentes combinaciones de estado en las entradas A y B. Cada uno de los inversores 210, 211, y 217 incluye un transistor PMOS y un transistor NMOS. Por lo tanto, el XNOR 200 incluye un total de cinco transistores PMOS y seis transistores NMOS.
El XNOR 200 de 2 entradas se define para procesar cuatro combinaciones unicas de las entradas A y B, como se representa en las Figuras 2B-2E. Espedficamente, el transistor 213 PMOS y transistor 214 NMOS juntos definen una puerta 250 de transmision que se controla por la entrada A. Cuando es alto el estado de entrada A, es decir, una logica 1, la puerta 250 de transmision contribuye al control del estado de salida Q, de tal manera que el estado de salida Q empareja el estado de entrada B.
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El transistor 212 PMOS define una puerta 260 de paso que se controla por la entrada B. Cuando es alto el estado de entrada B, es decir, logica 1, la puerta 260 de paso contribuye al control del estado de salida Q, de tal manera que el estado de salida Q empareja el estado de entrada A.
Los transistores 215 y 216 NMOS juntos definen el estado logico 270 bajo que se controla por ambas entradas A y B. Cuando son bajos el estado de entrada A y el estado de entrada B, es decir, logica 0, se desactivan la puerta 250 de transmision y puerta 260 de paso, y el estado logico 270 bajo controla el estado de salida Q, de tal manera que es alto el estado de salida Q, es decir, una logica 1. Cuando es alto cualquier estado de las entradas A y B, es decir, se desactiva logica 1, el estado logico 270 bajo.
Con base en lo anterior, el XNOR 200 se define para ya sea:
- pasar a traves de una version del estado de entrada A a la salida Q por medio de la puerta 260 de paso controlada por entrada B,
- pasar a traves de una version del estado de entrada B a la salida Q por medio de una puerta 250 de transmision controlada por la entrada A,
- activar un estado de la salida Q alto por medio del estado logico 270 bajo bajo el control de ambas entradas A y B.
De acuerdo con lo anterior, el circuito logico XNOR 200 incluye el primer nodo 201 de entrada A, el segundo nodo 202 de entrada B, y el nodo 207 de salida Q. La puerta 260 de paso se conecta para ser controlada por un estado logico presente en el segundo nodo 202 de entrada. La puerta 260 de paso se conecta para pasar a traves de una version de un estado logico presente en el primer nodo 201 de entrada al nodo 207 de salida cuando se controla para transmitir por el estado logico presente en el segundo nodo 202 de entrada. La puerta 250 de transmision se conecta para ser controlada por el estado logico presente en el primer nodo 201 de entrada. La puerta 250 de transmision se conecta para pasar a traves de una version del estado logico presente en el segundo nodo 202 de entrada al nodo 207 de salida cuando se controla para transmitir por el estado logico presente en el primer nodo 201 de entrada. El estado logico 270 bajo se conecta para ser controlada por el estado logico presente en el primer nodo 201 de entrada y el estado logico presente en el segundo nodo 202 de entrada. El estado logico 270 bajo se conecta para activar un estado presente en el nodo 207 de salida alto cuando son bajos el estado logico presente en el primer nodo 201 de entrada y el estado logico presente en el segundo nodo 202 de entrada.
La Figura 2F muestra un diseno del XNOR 200, de acuerdo con una realizacion de la presente invencion. En una realizacion, el diseno del XNOR 200 se define con base en una arquitectura de diseno de nivel de puerta restringida, como se describe aqrn. El inversor 210 se define por un transistor 210P PMOS y un transistor 210N NMOS que comparten una estructura 210G de electrodo de puerta contigua definida a lo largo de una unica pista 280 de electrodo de puerta. El inversor 211 se define por un transistor 211P PMOS y un transistor 211N NMOS que comparten una estructura 211G de electrodo de puerta contigua definida a lo largo de una unica pista 284 de electrodo de puerta. El inversor 217 se define por un transistor 217P PMOS y un transistor 217N NMOS que comparten una estructura 217G de electrodo de puerta contigua definida a lo largo de una unica pista 285 de electrodo de puerta.
El transistor 216 NMOS del estado logico 270 bajo y el transistor 212 PMOS de la puerta 260 de paso comparten una estructura 281G de electrodo de puerta contigua definida a lo largo de una unica pista 281 de electrodo de puerta. El transistor 215 NMOS del estado logico 270 bajo y el transistor 213 PMOS de la puerta 250 de transmision comparten una estructura 282G de electrodo de puerta contigua definida a lo largo de una unica pista 282 de electrodo de puerta. El transistor 214 NMOS de la puerta 250 de transmision se define a lo largo de una unica pista 283 de electrodo de puerta. Los nodos 201-207 se definen en el diseno de XNOR 200 por diversas combinaciones de contactos, estructuras de intercontacto (M1, M2), y vfas (Via 1), con el fin de hacer las conexiones entre las diversos transistores como se muestra en la Figura 2A.
Se debe apreciar que el diseno del XNOR 200, cuando se define de acuerdo con la arquitectura de diseno de nivel de puerta restringida, se define utilizando seis pistas (280-285) de electrodo de puerta adyacentes. En una realizacion, las seis pistas (280-285) de electrodo de puerta adyacentes se separan igualmente. Sin embargo, en otra realizacion, se pueden utilizar diferentes separaciones perpendiculares para separar las seis pistas (280-285) de electrodo de puerta adyacentes. Tambien, se debe apreciar que el diseno del XNOR 200, cuando se define de acuerdo con la arquitectura de diseno de nivel de puerta restringida, no requiere colocacion de extremos de lmea de electrodo de puerta opuestos. En otras palabras, no existen estructuras de electrodo de puerta colocadas extremo a extremo a lo largo de cualquier pista de electrodo de puerta dada dentro del diseno XNOR 200. Por lo tanto, se evitan las dificultades litograficas asociadas con la fabricacion de separaciones de extremo a extremo entre las caractensticas de electrodo de puerta.
Tambien, porque no existen separaciones de extremo a extremo de electrodo de puerta posicionadas a lo largo de una pista de electrodo de puerta dada entre la region de difusion tipo P y la region de difusion tipo N, el espacio de diseno perpendicular entre las regiones de difusion tipo P y tipo N no se obliga para cumplir con un requerimiento de tamano mmimo, como se dictana por las reglas de diseno asociadas con colocacion/fabricacion de separaciones de extremo a extremo de electrodo de puerta. Por lo tanto, si se desea en determinadas realizaciones, la altura total de la
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celda del diseno de XNOR 200, es decir, la distancia perpendicular entre VDD y GND, se puede reducir al separar las regiones de difusion tipo P y tipo N mas cercanas.
Se debe entender que el circuito 300 XOR y el diseno asociado como se describe aqu se puede convertir a un circuito XNOR y diseno asociado al eliminar el inversor 317 de salida. En esta configuracion convertida, el nodo 307 de salida se vuelve equivalente al nodo 305, y la relacion entre la salida Q y las entradas A y B es la misma como se muestra en las tablas de estado de las Figuras 2B-2E para el XNOR 200.
Tambien se debe entender que el circuito 200 de XNOR y diseno asociado como se describe aqu se puede convertir a un circuito XOR y diseno asociado al eliminar el inversor 217 de salida. En esta configuracion convertida, el nodo 207 de salida llega a ser equivalente al nodo 205, y la relacion entre la salida Q y las entradas A y B es la misma como se muestra en las tablas de estado de las Figuras 3B-3E para el XOR 300.
Adicionalmente, aunque la realizacion de ejemplo de las Figuras 2A y 2F muestran el estado logico 270 bajo definido de tal manera que la puerta del transistor 216 NMOS se conecta a la salida de la segunda inversor 211 de entrada, y de tal manera que la puerta del transistor 215 NMOS se conecta a la salida del primer inversor 210 de entrada, se debe entender que se puede invertir la pila de transistores 216 y 215 NMOS. Espedficamente, en una realizacion, el estado logico 270 bajo se define de tal manera que la puerta del transistor 216 NMOS se conecta a la salida del primer inversor 210 de entrada, y de tal manera que la puerta del transistor 215 NMOS se conecta a la salida del segundo inversor 211 de entrada.
Arquitectura de diseno de nivel de puerta restringida
Como se menciono anteriormente, se puede implementar los circuitos XOR 300 y XNOR 200 de la presente invencion en una arquitectura de diseno de nivel de puerta restringida dentro de una porcion de un chip semiconductor. Para el nivel de puerta, un numero de lmeas virtuales paralelas se definen para extenderse a traves del diseno. Estas lmeas virtuales paralelas se denominan como pistas de electrodo de puerta, ya que se utilizan para indexar la colocacion de electrodos de puerta de diversos transistores dentro del diseno. En una realizacion, las lmeas virtuales paralelas que forman las pistas de electrodo de puerta se definen por una separacion perpendicular entre ellas igual a un electrodo de puerta de paso espedfico. Por lo tanto, la colocacion de los segmentos de electrodo de puerta sobre las pistas de electrodo de puerta corresponde al electrodo de puerta de paso especificado. En otra realizacion las pistas de electrodo de puerta se separan en pasos variables mayores que o iguales a un electrodo de puerta de paso especificado.
La Figura 4A muestra un ejemplo de pistas 401A-401E de electrodo de puerta definido dentro de la arquitectura de diseno de nivel de puerta restringida, de acuerdo con una realizacion de la presente invencion. Las pistas 401A-401E de electrodo de puerta se forman por las lmeas virtuales paralelas que se extienden a traves del diseno de nivel de puerta del chip, con una separacion perpendicular entre ellas igual a un paso 407 de electrodo de puerta especificado. Para propositos ilustrativos, se muestran regiones 403 y 405 de difusion complementarias en la Figura 4A. Se debe entender que las regiones 403 y 405 de difusion se definen en el nivel de difusion por debajo del nivel de puerta. Tambien, se debe entender que se proporcionan regiones 403 y 405 de difusion por medio de ejemplo y en ninguna forman representan ninguna limitacion sobre el tamano de region de difusion, forma, y/o colocacion dentro del nivel de difusion relativo a la arquitectura de diseno de nivel de puerta restringida.
Dentro de la arquitectura de capa de nivel de puerta restringida, un canal de diseno de caractenstica de nivel de puerta se define alrededor de una pista de electrodo de puerta dada con el fin de extender entre pistas de electrodo de puerta adyacentes a la pista de electrodo de puerta dada. Por ejemplo, los canales 401A-1 a 401E-1 de diseno de caractenstica de nivel de puerta se definen alrededor de pistas 401A a 401E de electrodo de puerta, respectivamente. Se debe entender que cada pista de electrodo de puerta tiene un canal de diseno de caractenstica de nivel de puerta correspondiente. Tambien, para pistas de electrodo de puerta posicionadas adyacentes a un borde de un espacio de diseno prescrito, por ejemplo, adyacente a un lfmite de celda, el canal de diseno de caractenstica de nivel de puerta correspondiente se extiende como si fuera una pista de electrodo de puerta virtual fuera del espacio de diseno prescrito, como se ilustra por los canales 401A- 1 y 401E-1 de diseno de caractenstica de nivel de puerta. Se debe entender adicionalmente que cada canal de diseno de caractenstica de nivel de puerta se define por extenderse a lo largo de la longitud completa de su pista de electrodo de puerta correspondiente. De esta manera, cada canal de diseno de caractenstica de nivel de puerta se define para extenderse a traves del diseno de nivel de puerta dentro de la porcion del chip al cual se asocia el diseno de nivel de puerta.
Dentro de la arquitectura de diseno de nivel de puerta restringida, las caractensticas de nivel de puerta asociadas con una pista de electrodo de puerta dada se definen dentro del canal de diseno de caractenstica de nivel de puerta asociada con la pista de electrodo de puerta dada. Una caractenstica de nivel de puerta contigua puede incluir una porcion que define un electrodo de puerta de un transistor, y una porcion que no define un electrodo de puerta de un transistor. De esta manera, una caractenstica de nivel de puerta contigua se puede extender sobre una region de difusion y una region dielectrica de un nivel de chip subyacente.
En una realizacion, cada porcion de una caractenstica de nivel de puerta que forma un electrodo de puerta de un transistor se posiciona para ser centrada sustancialmente sobre una pista de electrodo de puerta dada.
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Adicionalmente, en esta realizacion, las porciones de la caracteiistica de nivel de puerta que no forman un electrodo de puerta de un transistor se puede posicionar dentro del canal de diseno de caractenstica de nivel de puerta asociada con la pista de electrodo de puerta dada. Por lo tanto, una caractenstica de nivel de puerta dada se puede definir esencialmente en cualquier sitio dentro de un canal de diseno de caractenstica de nivel de puerta dada, en tanto que las porciones de electrodo de puerta de la caractenstica de nivel de puerta dada se centran sobre la pista de electrodo de puerta correspondiente al canal de diseno de caractenstica de nivel de puerta dada, y en tanto que la caractenstica de nivel de puerta dada cumple con los requerimientos de separacion de diseno relativos con otras caractensticas de nivel de puerta en los canales de diseno de nivel de puerta adyacente. Adicionalmente, se prohffbe el contacto ffsico entre caractensticas de nivel de puerta definidas en canales de diseno de caractenstica de nivel de puerta que se asocian con pistas de electrodo de puerta adyacentes.
La Figura 4B muestra la arquitectura de diseno de nivel de puerta de ejemplo de la Figura 4A con un numero de caractensticas 409-423 de nivel de puerta de ejemplo definidas aqrn, de acuerdo con una realizacion de la presente invencion. La caractenstica 409 de nivel de puerta se define dentro el canal de diseno de caractenstica 401A-1 de nivel de puerta asociada con la pista 401A de electrodo de puerta. Las porciones de caractenstica 409 de electrodo de puerta de nivel de puerta se centran sustancialmente sobre la pista 401A de electrodo de puerta. Tambien, las porciones de electrodo sin puertas de la caractenstica 409 de nivel de puerta mantienen los requerimientos de separacion de la regla de diseno con caractensticas 411 y 413 de nivel de puerta definidas dentro del canal 401B- 1de diseno de caractenstica de nivel de puerta adyacente. De forma similar, las caractensticas 411-423 de nivel de puerta se definen dentro de su canal de diseno de caractenstica de nivel de puerta respectiva, y tienen sus porciones de electrodo de puerta sustancialmente centrada sobre la pista de electrodo de puerta correspondiente a su canal de diseno de caractenstica de nivel de puerta respectivo. Tambien, se debe apreciar que cada una de las caractensticas 411-423 de nivel de puerta mantiene los requerimientos de separacion de regla de diseno con las caractensticas de nivel de puerta definidas dentro de los canales de diseno de caractenstica de nivel de puerta adyacentes, y evita el contacto ffsico con cualquier otra caractenstica de nivel de puerta definida dentro de canales de diseno de caractenstica de nivel de puerta adyacentes.
Un electrodo de puerta corresponde a una porcion de una caractenstica de nivel de puerta respectiva que se extiende sobre una region de difusion, en donde la caractenstica de nivel de puerta respectiva se define en su totalidad dentro de un canal de diseno de caractenstica de nivel de puerta. Cada caractenstica de nivel de puerta se define dentro se canal de diseno de caractenstica de nivel de puerta sin poner en contacto ffsicamente otras caractenstica de nivel de puerta definida dentro de un canal de diseno de caractenstica de nivel de puerta adyacente. Como se ilustra por los canales de diseno de caractenstica 401A-1 a 401E-1 de nivel de puerta de la Figura 4B, cada canal de diseno de caractenstica de nivel de puerta se asocia con una pista de electrodo de puerta dada y corresponde a una region de diseno que se extiende a lo largo de la pista de electrodo de puerta dada y perpendicularmente hacia fuera en cada direccion opuesta de la pista de electrodo de puerta dada a una mas cercana de ya sea una pista de electrodo de puerta adyacente o una pista de electrodo de puerta virtual fuera del ffmite de diseno.
Algunas caractensticas de nivel de puerta pueden tener una o mas porciones superiores definidas en cualquier numero de lugares a lo largo de su longitud. Una porcion superior de contacto de una caractenstica de nivel de puerta dado se define como un segmento de la caractenstica de nivel de puerta que tiene una altura y un ancho de tamano suficiente para recibir una estructura de contacto de puerta, en donde “ancho” se define a traves del sustrato en una direccion perpendicular a la pista de electrodo de puerta de la caractenstica de nivel de puerta dada, y en donde “altura” se define a traves del sustrato en una direccion paralela a la pista de electrodo de puerta de la caractenstica de nivel de puerta dada. Se debe apreciar que la parte superior de contacto de una caractenstica de nivel de puerta, cuando se ve desde arriba, se puede definir por esencialmente cualquier forma de diseno, que incluye un cuadrado o un rectangulo. Tambien, dependiendo de los requerimientos de disposicion y diseno de circuitos, una porcion superior de contacto dada de una caractenstica de nivel de puerta puede o no puede tener un contacto de puerta definida por encima.
Un nivel de puerta de las diversas realizaciones descritas aqrn se define como un nivel de puerta restringido, como se discutio anteriormente. Algunas de las caractensticas del nivel de puerta forman electrodos de puerta de los dispositivos de transistores. Otras de las caractensticas de nivel de puerta pueden formar segmentos conductores que se extienden entre dos puntos dentro del nivel de la puerta. Tambien, otras de las caractensticas de nivel de puerta pueden ser no funcionales con respecto al funcionamiento del circuito integrado. Se debe entender que la cada una de las caractensticas de nivel de puerta, independientemente de la funcion, se define para extenderse a traves del nivel de puerta dentro de sus respectivos canales de diseno de caractenstica de nivel de puerta sin ponerse en contacto ffsicamente con otras caractensticas de nivel de puerta definidas con los canales de diseno de caractenstica de nivel de puerta adyacentes.
En una realizacion, las caractensticas de nivel de puerta se definen para proporcionar un numero finito de interacciones litograficas de forma a forma de diseno controladas que se pueden predecir y optimizar exactamente para los procesos de fabricacion y de diseno. En esta realizacion, las caractensticas de nivel de puertas se definen para evitar las relaciones espaciales de forma a forma del diseno que pudieran introducir una interaccion adversa litografica dentro del diseno que no se pueden predecir y mitigar exactamente con una alta probabilidad. Sin embargo, se debe entender que los cambios en la direccion de las caractensticas de nivel de la puerta dentro de sus canales de
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diseno de nivel de puerta son aceptables cuando las interacciones litograficas correspondientes son predecibles y manejables.
Se debe entender que cada una de las caractensticas de nivel de puerta, independientemente de la funcion, se define de tal manera que ninguna caractenstica de nivel de puerta a lo largo de una pista de electrodo de puerta dada se configura para conectarse directamente dentro del nivel de puerta con otra caractenstica de nivel de puerta definida a lo largo de una diferente pista de electrodo de puerta sin utilizar una caractenstica de nivel de no-puerta. Mas aun, cada conexion entre caractensticas de nivel de puerta que se colocan dentro de los diferentes canales de diseno de nivel de puertas asociadas con diferentes pistas de electrodos de puerta se hace a traves de una o mas caractensticas de nivel no puerta, que se pueden definir en los niveles de interconexion superiores, es decir, a traves de uno o mas niveles de interconexion por encima del nivel de puerta, o por medio de caractensticas de interconexion locales en o por debajo del nivel de la puerta.
Se debe entender que los disenos y circuitos XOR 300 y XNOR 200 como se describe aqrn se pueden almacenar en una forma tangible, tal como en un formato digital en un medio legible por ordenador. Por ejemplo, los disenos de los circuitos de XOR 300 y/o XNOR 200 como se describen aqrn se pueden almacenar en un archivo de datos de diseno como una o mas celdas, seleccionables desde una o bibliograffas de celdas. El archivo de datos de diseno se puede formatear como un archivo de base de datos GDS II (Sistema de Datos Graficos), un archivo de base de datos de OASIS (Estandar de Intercambio del Sistema de Tecnica Abierta), o cualquier otro tipo de formato de archivo de datos adecuado para almacenar y comunicar disenos de dispositivos semiconductores. Tambien, los disenos de multiples niveles de los circuitos XOR 300 y/o XNOR 200 se pueden incluir dentro de un diseno de multiples niveles de un dispositivo semiconductor mas grande. El diseno de multiples niveles del dispositivo semiconductor mas grande tambien se puede almacenar en la forma de un archivo de datos de diseno, tales como aquellos identificados anteriormente.
Tambien, se puede realizar la invencion descrita aqrn como codigo legible por ordenador en un medio legible por ordenador. Por ejemplo, el codigo legible por ordenador puede incluir el archivo de datos de diseno dentro del cual los disenos de circuito XOR 300 y/o XNOR 200. El codigo legible por ordenador tambien puede incluir instrucciones de programa para seleccionar una o mas bibliotecas de diseno y/o celdas que incluyen disenos de circuitos XOR 300 y/o XNOR 200. Las bibliotecas de diseno y/o celdas tambien se pueden almacenar en un formato digital en un medio legible por ordenador.
El medio legible por ordenador mencionado aqrn es cualquier dispositivo de almacenamiento de datos que puede almacenar datos que en adelante se pueden leer por un sistema de ordenador. Ejemplos del medio legible por ordenador incluyen unidades de disco duro, almacenamiento conectado a red (NAS), memoria de solo lectura, memoria de acceso aleatorio, CD-ROM, CD-R, CD-RW, cintas magneticas, y otros dispositivos de almacenamiento de datos opticos y de no opticos. El medio legible por ordenador tambien se puede distribuir sobre una red de sistemas de ordenador acoplados de tal manera que el codigo legible por ordenador se almacena y se ejecuta en una forma distribuida.
Cualquiera de las operaciones descritas aqrn que forman parte de la invencion son operaciones de maquina de diseno de circuitos. La invencion tambien se relaciona con un dispositivo o un aparato para realizar estas operaciones. El aparato se puede construir especialmente para el proposito requerido, tal como un ordenador de proposito especial. Cuando se define como un ordenador de proposito especial, el ordenador tambien puede realizar otro procesamiento, ejecucion de programas o rutinas que no forman parte del proposito especial, sin dejar de ser capaz de operar con el proposito especial. Alternativamente, las operaciones se pueden procesar por un ordenador de proposito general activado o configurado selectivamente por uno o mas programas de ordenador almacenados en la memoria del ordenador, memoria cache, u obtenidos a traves de una red. Cuando se obtienen datos en una red, los datos se pueden procesar por otros ordenadores en red, por ejemplo, una nube de recursos de ordenador.
Las realizaciones de la presente invencion tambien se pueden definir como una maquina que transforma datos desde un estado hasta otro estado. Los datos pueden representar un arffculo, que puede ser representado como una senal electronica y manipular electronicamente los datos. Los datos transformados pueden, en algunos casos, ser representados visualmente sobre una pantalla, lo que representa el objeto ffsico que resulta de la transformacion de datos. Los datos transformados se pueden guardar para almacenar en general, o en particular formatos que permiten la construccion o representacion de un objeto ffsico y tangible. En algunas realizaciones, se puede realizar la manipulacion por un procesador. En dicho ejemplo, el procesador de este modo transforma los datos de una cosa a otra. Aun adicionalmente, los metodos se pueden procesar por una o mas maquinas o procesadores que se pueden conectar en una red. Cada maquina puede transformar datos de un estado o cosa a otra, y tambien puede procesar datos, guardar datos para almacenamiento, transmitir datos a traves de una red, exhibir el resultado, o comunicar el resultado a otra maquina.
Se debe entender ademas que los disenos y circuitos de XOR 300 y XNOR 200 como se describe aqrn se pueden fabricar como parte de un dispositivo semiconductor o chip. En la fabricacion de dispositivos semiconductores, tales como circuitos integrados, celdas de memoria, y similares, una serie de operaciones de fabricacion se realizan para definir caractensticas sobre una oblea de semiconductor. La oblea incluye dispositivos de circuitos integrados en la forma de estructuras de multiples niveles definidas sobre un sustrato de silicio. A un nivel de sustrato, se forman
dispositivos de transistores con regiones de difusion. En los niveles posteriores, las lmeas de metalizacion de interconexion se modelan y conectan de forma electrica a los dispositivos de transistores para definir un dispositivo de circuito integrado deseado. Tambien, los disenos conductores modelados se afslan de otras capas conductoras por materiales dielectricos.
5 Aunque se ha descrito esta invencion en terminos de diversas realizaciones, se apreciara que aquellos expertos en la tecnica luego de leer las especificaciones precedentes y estudiar los dibujos realizara diversas alteraciones, permutaciones y equivalentes de los mismos. Por lo tanto, se pretende que la presente invencion incluya todas tales alteraciones, adiciones, permutaciones y equivalentes que caigan dentro del verdadero esprntu y alcance de la invencion.
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Claims (14)

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    REIVINDICACIONES
    1. Un diseno de circuito exclusivo OR logico, que comprende: seis transistores PMOS; y
    cinco transistores NMOS,
    en el que los cinco transistores NMOS se emparejan respectivamente con cinco de los seis transistores PMOS, de tal manera que cada par de transistores NMOS y PMOS se define para compartir una estructura de electrodo de puerta contigua colocada a lo largo de una respectiva de cinco pistas de electrodo de puerta,
    en el que un sexto de los seis transistores PMOS se define por una estructura de electrodo de puerta colocada a lo largo de una sexta pista de electrodo de puerta, de tal manera que el sexto transistor PMOS no comparte la sexta pista de electrodo de puerta con otro transistor dentro del diseno de circuito logico exclusivo OR y
    en el que las seis pistas de electrodo de puerta se orientan paralelas entre st
  2. 2. Un diseno de circuito exclusivo OR logico como se cita en la reivindicacion 1, en el que el diseno de circuito exclusivo OR logico esta desprovisto de electrodos de puerta colocados colinealmente que tienen un espaciado de extremo a extremo entre ellos.
  3. 3. El diseno de circuito exclusivo OR logico como se cita en la reivindicacion 1, en el que cada estructura de electrodo de puerta se define como una estructura lineal que tiene una seccion transversal sustancialmente rectangular cuando se ve en un estado dibujado.
  4. 4. Un diseno de circuito exclusivo OR logico como se cita en la reivindicacion 1, en el que las seis pistas de electrodos de puerta estan separadas equitativamente.
  5. 5. Un diseno de circuito exclusivo OR logico como se cita en la reivindicacion 1, en el que el diseno de circuito exclusivo OR logico se registra en un formato digital en un medio legible por ordenador.
  6. 6. Un diseno de circuito exclusivo OR logico como se cita en la reivindicacion 5, en el que el formato digital es un formato de archivo de datos para almacenar y comunicar uno o mas disenos de dispositivos semiconductores.
  7. 7. Un diseno de circuito exclusivo OR logico como se cita en la reivindicacion 5, en el que el medio legible por ordenador incluye instrucciones de programa para acceder y recuperar el diseno de circuito exclusivo OR logico en el formato digital desde el medio legible por ordenador.
  8. 8. El diseno de circuito exclusivo OR logico como se cita en la reivindicacion 7, en el que las instrucciones de programa para acceder y recuperar incluyen instrucciones de programa para seleccionar una biblioteca, una celda, o tanto bibliotecas como celdas incluyendo el diseno de circuito exclusivo OR logico en el formato digital.
  9. 9. Un diseno de circuito exclusivo OR logico, que comprende: cinco transistores PMOS; y
    seis transistores NMOS,
    en el que los cinco transistores PMOS se emparejan respectivamente con cinco de los seis transistores NMOS de tal manera que cada par de transistores PMOS y NMOS se define para compartir una estructura de electrodos de puerta contigua colocada a lo largo de una respectiva de cinco pistas de electrodos de puerta,
    en el que un sexto de los seis transistores NMOS esta definido por una estructura de electrodos de puerta colocada a lo largo de una sexta pista de electrodos de puerta, de tal manera que el sexto transistor NMOS no comparte la sexta pista de electrodos de puerta con otro transistor dentro del diseno de circuito exclusivo NOR logico, y
    en el que las seis pistas de electrodo de puerta estan orientadas paralelas entre sf.
  10. 10. El diseno de circuito exclusivo NOR logico como se cita en la reivindicacion 9, en el que el diseno de circuito exclusivo NOR logico esta desprovisto de electrodos de puerta colocados co-linealmente que tienen una separacion de extremo a extremo entre ellos.
  11. 11. El diseno de circuito exclusivo NOR logico como se cita en la reivindicacion 9, en el que cada estructura de electrodo de puerta se define como una estructura lineal que tiene una seccion transversal sustancialmente rectangular cuando se ve en un estado dibujado.
  12. 12. El diseno de circuito exclusivo NOR logico como se cita en la reivindicacion 9, en el que las seis pistas de electrodos de puerta estan igualmente separadas.
  13. 13. El diseno de circuito exclusivo NOR logico como se cita en la reivindicacion 9, en el que el diseno de circuito exclusivo NOR logico se registra en un formato digital en un medio legible por ordenador.
  14. 14. El diseno de circuito exclusivo NOR logico como se cita en la reivindicacion 13, en el que el formato digital es un formato de archivo de datos para almacenar y comunicar uno o mas disenos de dispositivos semiconductores.
    5 15. El diseno de circuito exclusivo NOR logico como se cita en la reivindicacion 13, en el que el medio legible por
    ordenador incluye instrucciones de programa para acceder y recuperar el diseno de circuito exclusivo OR logico en el formato digital desde el medio legible por ordenador y opcionalmente en el que las instrucciones de programa para acceder y recuperar incluyen instrucciones de programa para seleccionar una biblioteca, una celda, o tanto bibliotecas como celdas incluyendo la disposicion de circuito exclusivo NOR logico en el formato digital.
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