JPH01112818A - 論理回路 - Google Patents
論理回路Info
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- JPH01112818A JPH01112818A JP62269665A JP26966587A JPH01112818A JP H01112818 A JPH01112818 A JP H01112818A JP 62269665 A JP62269665 A JP 62269665A JP 26966587 A JP26966587 A JP 26966587A JP H01112818 A JPH01112818 A JP H01112818A
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- JP
- Japan
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- circuit
- output terminal
- input
- output
- load capacitance
- Prior art date
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- Pending
Links
- 229910008649 Tl2O3 Inorganic materials 0.000 description 15
- QTQRFJQXXUPYDI-UHFFFAOYSA-N oxo(oxothallanyloxy)thallane Chemical compound O=[Tl]O[Tl]=O QTQRFJQXXUPYDI-UHFFFAOYSA-N 0.000 description 15
- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、相補型ＭＩＳＦＥＴ （絶縁ゲート型電界効
果トランジスタ）を用いた論理回路に関するものである
。
果トランジスタ）を用いた論理回路に関するものである
。
従来の技術
排他的論理和あるいは、その反転出力は、論理関数の基
本的なものである。従来、排他的論理和回路を相補型Ｍ
Ｏ８（以下ＣＭＯ３と略す）で構成したものとして、第
３図に示すような回路を用いていた。第３図において、
ＴＰ３０１ 、ＴＰ３０２゜ＴＰ３０３はＰ型ＭＯ３Ｆ
ＥＴであり、Ｔｌ２Ｏ３゜Ｔｌ２Ｏ３、Ｔｌ３Ｏ３は、
Ｎ型ＭＯ５ＦＩ！：Ｔ テあり、Ｎ３００は節点人、Ｂ
は入力端子、０は出力端子である。以下に、この回路の
動作を説明する。
本的なものである。従来、排他的論理和回路を相補型Ｍ
Ｏ８（以下ＣＭＯ３と略す）で構成したものとして、第
３図に示すような回路を用いていた。第３図において、
ＴＰ３０１ 、ＴＰ３０２゜ＴＰ３０３はＰ型ＭＯ３Ｆ
ＥＴであり、Ｔｌ２Ｏ３゜Ｔｌ２Ｏ３、Ｔｌ３Ｏ３は、
Ｎ型ＭＯ５ＦＩ！：Ｔ テあり、Ｎ３００は節点人、Ｂ
は入力端子、０は出力端子である。以下に、この回路の
動作を説明する。
まず、Ａ端子に低電位（以下”Ｌ Ｉ＋と略す）が入力
された場合、ＴＰ３０１とＴｌ２Ｏ３で構成される反転
回路により、節点Ｎ３００は高電位（以下″Ｈ”と略す
）となり、したがって、ＴＰ３０２およびＴｌ２Ｏ３は
導通状態となり、出力端子０は入力端子Ｂに入力された
と同じ信号レベルとなる。すなわち、ＢがＬである場合
にはり、ＢがＨである場合にはＨとなる。一方、ＡにＨ
が入力された場合には、ＴＰ３０１とＴｌ２Ｏ３の反転
回路により節点Ｎ３００はＬとなり、ＴＰ３０２および
Ｔｌ２Ｏ３は非導通状態となる。
された場合、ＴＰ３０１とＴｌ２Ｏ３で構成される反転
回路により、節点Ｎ３００は高電位（以下″Ｈ”と略す
）となり、したがって、ＴＰ３０２およびＴｌ２Ｏ３は
導通状態となり、出力端子０は入力端子Ｂに入力された
と同じ信号レベルとなる。すなわち、ＢがＬである場合
にはり、ＢがＨである場合にはＨとなる。一方、ＡにＨ
が入力された場合には、ＴＰ３０１とＴｌ２Ｏ３の反転
回路により節点Ｎ３００はＬとなり、ＴＰ３０２および
Ｔｌ２Ｏ３は非導通状態となる。
この時、ゲートが共通に接続されているＴＰ３０３とＴ
ｌ２Ｏ３は、反転回路のように動作し、Ｂに入力された
信号の反転信号が出力０に出力される。
ｌ２Ｏ３は、反転回路のように動作し、Ｂに入力された
信号の反転信号が出力０に出力される。
すなわちＢがＬである場合にはＨ，ＢがＨである場合に
はＬとなる。以上のようにして、排他的論理和出力を得
ることができる。
はＬとなる。以上のようにして、排他的論理和出力を得
ることができる。
発明が解決しようとする問題点
第３図に示したような論理回路を用いた場合、第３図か
らもわかるように、入力端子から出力端子に至る電流経
路が存在する。例えば、ムにＬが入力されている場合を
考えると、出力０の充電あるいは放電がτＰ３０２ある
いはＴｌ２Ｏ３と、入力Ｂを、駆動している論理回路の
トランジスタによって主に行なわれることになり、入力
端子Ｂかも見た負荷容量は、出力端子０に接続された負
荷容量の大きさに大きく依存することになる。このこと
は、人の入力端子についても同様に考えられる。したが
って、第３図のような排他的論理和回路を用いた場合に
は、出力端子０にどれだけの負荷容量をもつ論理回路を
接続するかにより、この排他的論理和回路を駆動する論
理回路の駆動能力を決定する必要がある。すなわち、負
荷容量の見積り、したがって遅延時間の見積シが論理回
路ごとに完結しないことになり、全体として論理回路の
最適化が複雑になるという問題を有している。
らもわかるように、入力端子から出力端子に至る電流経
路が存在する。例えば、ムにＬが入力されている場合を
考えると、出力０の充電あるいは放電がτＰ３０２ある
いはＴｌ２Ｏ３と、入力Ｂを、駆動している論理回路の
トランジスタによって主に行なわれることになり、入力
端子Ｂかも見た負荷容量は、出力端子０に接続された負
荷容量の大きさに大きく依存することになる。このこと
は、人の入力端子についても同様に考えられる。したが
って、第３図のような排他的論理和回路を用いた場合に
は、出力端子０にどれだけの負荷容量をもつ論理回路を
接続するかにより、この排他的論理和回路を駆動する論
理回路の駆動能力を決定する必要がある。すなわち、負
荷容量の見積り、したがって遅延時間の見積シが論理回
路ごとに完結しないことになり、全体として論理回路の
最適化が複雑になるという問題を有している。
本発明はかかる点に鑑みてなされたものであシ、簡単な
構成で、入力端子から見た負荷容量が、出力端子に接続
される論理回路の負荷容量に依存しない排他的論理和あ
るいは排他的論理和反転出力を得る論理回路を提供する
ことを目的としている。
構成で、入力端子から見た負荷容量が、出力端子に接続
される論理回路の負荷容量に依存しない排他的論理和あ
るいは排他的論理和反転出力を得る論理回路を提供する
ことを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するために、それぞれの入力
端子に接続されたゲートと、それぞれの一端を交差接続
し、他端を共通に内部節点に接続された第１導電型のト
ランスファゲート対と、直列に接続されゲートがそれぞ
れ前記入力端子に接続され、その一端が前記内部節点に
接続され、他と、入力が前記内部節点に接続され出力が
出力端子に接続されたインバータ回路と、ゲートが出力
端子に接続され、ドレインが前記内部節点に接続され、
ソースが前記電源に接続された第２導電型のＭＩＳＦＥ
Ｔとからなるようにしたものである。
端子に接続されたゲートと、それぞれの一端を交差接続
し、他端を共通に内部節点に接続された第１導電型のト
ランスファゲート対と、直列に接続されゲートがそれぞ
れ前記入力端子に接続され、その一端が前記内部節点に
接続され、他と、入力が前記内部節点に接続され出力が
出力端子に接続されたインバータ回路と、ゲートが出力
端子に接続され、ドレインが前記内部節点に接続され、
ソースが前記電源に接続された第２導電型のＭＩＳＦＥ
Ｔとからなるようにしたものである。
作用
本発明は、上記説明したような構成により、入力端子か
ら出力端子に至る電流経路は生じず、したがって、入力
端子からみた負荷容量は、出力端子に接続される論理回
路の負荷容量に依存しない排他的論理和回路あるいはそ
の反転出力回路を得ることができる。
ら出力端子に至る電流経路は生じず、したがって、入力
端子からみた負荷容量は、出力端子に接続される論理回
路の負荷容量に依存しない排他的論理和回路あるいはそ
の反転出力回路を得ることができる。
実施例
以下本発明の実施例を図面を用いて説明する。
第１図は、本発明を０Ｍ０５回路で実現した場合の排他
的論理和回路である。第１図において、ＴＰｌｏｌ 、
ＴＰ１０２ 、ＴＰ１０３ 、ＴＰ１０４は、Ｐ型ＭＯ
８ＦＥＴであり、ＴＮｌｏｌ 、Ｔｌ２Ｏ３゜Ｔｌ２Ｏ
３はＮ型ＭＯ８ＦＥＴであり、ムおよびＢは入力端子、
Ｏは出力端子、Ｎ１ｏｏは節点である。また、第１図に
おいて、ＴＰ１０３とＴｌ２Ｏ３は、インバータ回路を
構成している。
的論理和回路である。第１図において、ＴＰｌｏｌ 、
ＴＰ１０２ 、ＴＰ１０３ 、ＴＰ１０４は、Ｐ型ＭＯ
８ＦＥＴであり、ＴＮｌｏｌ 、Ｔｌ２Ｏ３゜Ｔｌ２Ｏ
３はＮ型ＭＯ８ＦＥＴであり、ムおよびＢは入力端子、
Ｏは出力端子、Ｎ１ｏｏは節点である。また、第１図に
おいて、ＴＰ１０３とＴｌ２Ｏ３は、インバータ回路を
構成している。
次に第３図の排他的論理和回路の動作を説明する。まず
、入力端千人およびＢに共にＬの信号が入力された場合
を考えると、Ｎ型ＭＯ５ＦＲＴＴＮ１０１およびＴｌｉ
１０２は非導通状態、ＰｉＭＯ５ＦＥＴ ＴＰ １ｏ
１およびＴＰ１０２は導通状態となシ、したがって、
内端節点Ｎ１００は、ＴＰｌｏｌおよびＴＰ１０２を通
してＨに充電され、ＴＰ１０３およびＴｌ２Ｏ３で構成
されるインバータ回路によシ、出力端子０はＬとなる。
、入力端千人およびＢに共にＬの信号が入力された場合
を考えると、Ｎ型ＭＯ５ＦＲＴＴＮ１０１およびＴｌｉ
１０２は非導通状態、ＰｉＭＯ５ＦＥＴ ＴＰ １ｏ
１およびＴＰ１０２は導通状態となシ、したがって、
内端節点Ｎ１００は、ＴＰｌｏｌおよびＴＰ１０２を通
してＨに充電され、ＴＰ１０３およびＴｌ２Ｏ３で構成
されるインバータ回路によシ、出力端子０はＬとなる。
この時、Ｐ型ＭＯ３ＦＥＴ ＴＰ１０４も導通状態とな
る。次に、入力端千人およびＢに異なる信号、例えばム
にＨ，ＢにＬの信号が印加された場合を考える。この場
合には、ＴＰ１０２およびＴＮ １０１が非導通状態、
ＴＰｌｏｌおよびＴｌ２Ｏ３が導通状態になる。この時
、出力端子０がＨの場合には、ＴＰ１０４は非導通状態
なので内部節点Ｎ１００と入力端子Ｂとの間にＴｌ２Ｏ
３を通して電流経路が形成され、Ｎ１００は、Ｌになシ
、これが反転されて、出力端子０はＨとなる。一方出力
端子がＬであった場合には、ＴＰ１０４が導通状態にな
っているため、前述の電流経路に加えて、電源からＴＰ
１０４を通じて内部節点Ｎ１００への電流経路が生じる
。この時の内部節点Ｎ１ｏｏの電位は、ＴＰ１０４とＴ
ｌ２Ｏ３の相互コンダクタンスの大きさによって決まる
ので、ＴＰ１０４の相互コンダクタンスの値をＴｌ２Ｏ
３のそれに比べて非常に小さくしておくことによシ、Ｎ
１ｏＯをＬに放電し、したがって出力端子をＨとなり、
ＴＰ１０４は非導通状態となる。最後に、入力端千人お
よびＢに共にＨの信号が入力された場合を考える。この
時、ＴＮｌｏｌ 、Ｔｌ２Ｏ３が導通状態、ＴＰｌｏｌ
およびＴＰ１０２が非導通状態になり、内部節点Ｎ１ｏ
ｏは、ＴＮｌｏｌおよびＴｌ２Ｏ３を通して入力端子ム
およびＢとの間で電流経路が生じる。この場合、内部節
点がもともとＨである場合には、０がＬであるため、Ｔ
Ｐ１０４が導通状態にあり、したがって前の状態は維持
される。一方向部節点Ｎ１００の電位がＬであった場合
には、Ｎ１００は、まずＴＮｌｏｌおよびＴｌ２Ｏ３を
通して充電され、出力端子がＨがらＬに変化し、ＴＰ１
０４が非導通状態から導通状態に変化して、最終的には
、ＴＰ１０４にょシ、Ｎ１ｏｏは電源電位にまで充電さ
れることになる。
る。次に、入力端千人およびＢに異なる信号、例えばム
にＨ，ＢにＬの信号が印加された場合を考える。この場
合には、ＴＰ１０２およびＴＮ １０１が非導通状態、
ＴＰｌｏｌおよびＴｌ２Ｏ３が導通状態になる。この時
、出力端子０がＨの場合には、ＴＰ１０４は非導通状態
なので内部節点Ｎ１００と入力端子Ｂとの間にＴｌ２Ｏ
３を通して電流経路が形成され、Ｎ１００は、Ｌになシ
、これが反転されて、出力端子０はＨとなる。一方出力
端子がＬであった場合には、ＴＰ１０４が導通状態にな
っているため、前述の電流経路に加えて、電源からＴＰ
１０４を通じて内部節点Ｎ１００への電流経路が生じる
。この時の内部節点Ｎ１ｏｏの電位は、ＴＰ１０４とＴ
ｌ２Ｏ３の相互コンダクタンスの大きさによって決まる
ので、ＴＰ１０４の相互コンダクタンスの値をＴｌ２Ｏ
３のそれに比べて非常に小さくしておくことによシ、Ｎ
１ｏＯをＬに放電し、したがって出力端子をＨとなり、
ＴＰ１０４は非導通状態となる。最後に、入力端千人お
よびＢに共にＨの信号が入力された場合を考える。この
時、ＴＮｌｏｌ 、Ｔｌ２Ｏ３が導通状態、ＴＰｌｏｌ
およびＴＰ１０２が非導通状態になり、内部節点Ｎ１ｏ
ｏは、ＴＮｌｏｌおよびＴｌ２Ｏ３を通して入力端子ム
およびＢとの間で電流経路が生じる。この場合、内部節
点がもともとＨである場合には、０がＬであるため、Ｔ
Ｐ１０４が導通状態にあり、したがって前の状態は維持
される。一方向部節点Ｎ１００の電位がＬであった場合
には、Ｎ１００は、まずＴＮｌｏｌおよびＴｌ２Ｏ３を
通して充電され、出力端子がＨがらＬに変化し、ＴＰ１
０４が非導通状態から導通状態に変化して、最終的には
、ＴＰ１０４にょシ、Ｎ１ｏｏは電源電位にまで充電さ
れることになる。
このことは、ＴＮｌｏｌおよびＴｌ２Ｏ３が、入力端千
人あるいはＢと内部節点Ｎ１００との電位差が、Ｎ型Ｍ
Ｏ５ＦＥＴのスレッショルド電圧と等しくなった時点で
しゃ新領域となり、内部節点Ｎ１０ｏをそれ以上に充電
できなくなるからである。以上説明したように、第１図
の回路は排他的論理和回路として動作する。
人あるいはＢと内部節点Ｎ１００との電位差が、Ｎ型Ｍ
Ｏ５ＦＥＴのスレッショルド電圧と等しくなった時点で
しゃ新領域となり、内部節点Ｎ１０ｏをそれ以上に充電
できなくなるからである。以上説明したように、第１図
の回路は排他的論理和回路として動作する。
また、第１図かられかるように、入力端千人あるいはＢ
から出力端子０に至る経路のうち、ＭＯＳＦＥＴのドレ
インとソースのみを通過する経路は存在せず、すべて、
ＭＯＳＦＥＴのゲートを介している。このことは、入力
端子から出力端子への電流経路が存在しないことを意味
しておシ、入力端千人あるいはＢからみた負荷容量は、
出力端子に接続される負荷容量に依存しないことを意味
する。したがって、論理回路の負荷容量あるいは遅延時
間の見積りが、論理回路ごとに完結させることができる
。また、この論理回路の、駆動能力は、ＴＰ１０３およ
びＴＮｌ ｏｓｏｙｏｓｙｇ’ｒ で構成するインバー
タ回路の、駆動能力でほぼ決定されることになり、論理
回路の設計が容易になる。
から出力端子０に至る経路のうち、ＭＯＳＦＥＴのドレ
インとソースのみを通過する経路は存在せず、すべて、
ＭＯＳＦＥＴのゲートを介している。このことは、入力
端子から出力端子への電流経路が存在しないことを意味
しておシ、入力端千人あるいはＢからみた負荷容量は、
出力端子に接続される負荷容量に依存しないことを意味
する。したがって、論理回路の負荷容量あるいは遅延時
間の見積りが、論理回路ごとに完結させることができる
。また、この論理回路の、駆動能力は、ＴＰ１０３およ
びＴＮｌ ｏｓｏｙｏｓｙｇ’ｒ で構成するインバー
タ回路の、駆動能力でほぼ決定されることになり、論理
回路の設計が容易になる。
第２図に本発明の第２の実施例のＣＭＯ８回路図であり
、排他的論理和の反転出力を得ることができる。第２図
におイテ、ＴＰ２０１ 、ＴＰ２０２゜ＴＰ２０３はＰ
型ＭＯ５ＦＥＴ ５ＴＮ２０１ 、Ｔｌ２Ｏ２゜Ｔｌ２
Ｏ３およびＴｌ２Ｏ３はＮ型ＭＯ３ＦＥＴで 。
、排他的論理和の反転出力を得ることができる。第２図
におイテ、ＴＰ２０１ 、ＴＰ２０２゜ＴＰ２０３はＰ
型ＭＯ５ＦＥＴ ５ＴＮ２０１ 、Ｔｌ２Ｏ２゜Ｔｌ２
Ｏ３およびＴｌ２Ｏ３はＮ型ＭＯ３ＦＥＴで 。
あり、人、Ｂは入力端子、０は出力端子、Ｎ２００は内
部節点である。図かられかるように、この回路は第１図
の回路と互いに補の関係にあり、第１図の場合と同様に
して動作を説明することができ、同様の特徴を有してい
る。
部節点である。図かられかるように、この回路は第１図
の回路と互いに補の関係にあり、第１図の場合と同様に
して動作を説明することができ、同様の特徴を有してい
る。
以上の説明は、０Ｍ０３回路についてのみ行なったが、
その他の相補型ＭＩＳ回路についても同様に構成・説明
でき入力端子と出力端子Ｘ間に電流経路が生じず、入力
端子からみた、負荷容量が出力端子に接続された論理回
路の負荷容量に依存しない。
その他の相補型ＭＩＳ回路についても同様に構成・説明
でき入力端子と出力端子Ｘ間に電流経路が生じず、入力
端子からみた、負荷容量が出力端子に接続された論理回
路の負荷容量に依存しない。
発明の詳細
な説明したように、本発明によれば、きわめて簡単な構
成で、入力端子と出力端子の間に電流経路がなく、入力
端子からみた負荷容量が出力端子に接続された負荷容量
に依存しない排他的論理和回路や、その反転出力回路を
得ることができ、負荷容量や遅延時間の見積りが容易に
なるという効果を有し、実用的にきわめて有用である。
成で、入力端子と出力端子の間に電流経路がなく、入力
端子からみた負荷容量が出力端子に接続された負荷容量
に依存しない排他的論理和回路や、その反転出力回路を
得ることができ、負荷容量や遅延時間の見積りが容易に
なるという効果を有し、実用的にきわめて有用である。
第１図は本発明の論理回路の第１の実施例の回路図、第
２図は本発明の論理回路の第２の実施例の回路図、第３
図は従来の論理回路の回路図である。 ＴＰｌｏｌ 、ＴＰ１０２．ＴＰ１０３．ＴＰ１０４
、、、、、、ｐ型ＭＯ８ＦＥＴ 、 ＴＮｌｏｌ 、Ｔ
ｌ２Ｏ３。 Ｔ Ｎ １０３−−−−−・Ｎ型ＭＯ８ＦＥＴ 、Ｎ１
００・−・・・−内部節点、人、Ｂ・・・・・・入力端
子、Ｏ・・・・・・出力端子。 ＴＰ１０１〜ＴＰ１０ＩＬ−Ｐ型ＭＱ、Ｓ ＦＥＴＴＮ
ｌｏｌ −７Ｎ１０３−Ｎ型ＭＯ，Ｓ ＦＥＴＡ、Ｂ−
−一人力綿子 Ｑ −−一出力高子 第 １ ＠ 第 ３ｒｌ！Ｊ
２図は本発明の論理回路の第２の実施例の回路図、第３
図は従来の論理回路の回路図である。 ＴＰｌｏｌ 、ＴＰ１０２．ＴＰ１０３．ＴＰ１０４
、、、、、、ｐ型ＭＯ８ＦＥＴ 、 ＴＮｌｏｌ 、Ｔ
ｌ２Ｏ３。 Ｔ Ｎ １０３−−−−−・Ｎ型ＭＯ８ＦＥＴ 、Ｎ１
００・−・・・−内部節点、人、Ｂ・・・・・・入力端
子、Ｏ・・・・・・出力端子。 ＴＰ１０１〜ＴＰ１０ＩＬ−Ｐ型ＭＱ、Ｓ ＦＥＴＴＮ
ｌｏｌ −７Ｎ１０３−Ｎ型ＭＯ，Ｓ ＦＥＴＡ、Ｂ−
−一人力綿子 Ｑ −−一出力高子 第 １ ＠ 第 ３ｒｌ！Ｊ
Claims (1)
- それぞれ入力端子に接続されたゲートと、それぞれの一
端とを交差接続し、他端を共通に内部節点に接続された
第１導電型のトランスファゲート対と、直列に接続され
ゲートがそれぞれ前記入力端子に接続され、その一端が
前記内部節点に接続され、他端が第１の電源に接続され
た第２導電型の２つのＭＩＳＦＥＴと、第１導電型およ
び第２導電型のＭＩＳＦＥＴで構成され、入力が前記内
部節点に接続され、出力が出力端子に接続されたインバ
ータ回路と、ゲートが出力端子に接続され、ドレインが
前記内部節点に接続され、ソースが前記第１の電源に接
続された第２導電型のＭＩＳＦＥＴとからなることを特
徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269665A JPH01112818A (ja) | 1987-10-26 | 1987-10-26 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269665A JPH01112818A (ja) | 1987-10-26 | 1987-10-26 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112818A true JPH01112818A (ja) | 1989-05-01 |
Family
ID=17475507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269665A Pending JPH01112818A (ja) | 1987-10-26 | 1987-10-26 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112818A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012525774A (ja) * | 2009-04-30 | 2012-10-22 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4946099A (ja) * | 1972-09-09 | 1974-05-02 | ||
| JPS54104737A (en) * | 1978-02-03 | 1979-08-17 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS58120321A (ja) * | 1982-01-12 | 1983-07-18 | Nec Corp | 入力回路 |
-
1987
- 1987-10-26 JP JP62269665A patent/JPH01112818A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4946099A (ja) * | 1972-09-09 | 1974-05-02 | ||
| JPS54104737A (en) * | 1978-02-03 | 1979-08-17 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS58120321A (ja) * | 1982-01-12 | 1983-07-18 | Nec Corp | 入力回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012525774A (ja) * | 2009-04-30 | 2012-10-22 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
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