CN104166536B - 一种低负载镜像加法器 - Google Patents

Abstract

本发明公开了一种低负载镜像加法器，包含进位输入端口C₁、n位加数二进制输入端口A₁…A_n、n位被加数二进制输入端口B₁…B_n、n+1位二进制输出端口S₁…S_n+1、第一单独反相器、第二单独反相器、n个PGTX产生电路，1个n级进位产生电路和n个求和电路，n为大于等于2的整数，本发明在产生高位进位的同时产生低位进位，使得加法运算负载少，运算快，且在版图布局时所需MOS管数很少，布局简单。

Description

一种低负载镜像加法器

技术领域

本发明涉及计算机领域，尤其涉及一种低负载镜像加法器。

背景技术

加法器是产生数的和的装置；在计算机系统中，加法运算是一切算术运算的核心；因此如何提高加法运算的速度是业内人士所共同追求的目标。

镜像加法器利用其进位信号的逻辑表达式

C_o,0＝G₀+P₀C_i,0

C_o,1＝G₁+P₁G₀+P₁P₀C_i,0

C_o,2＝G₂+P₂G₁+P₂P₁G₀+P₂P₁P₀C_i,0 (1.1)

和进位信号的对偶逻辑表达式

C_o,0＝G₀+P₀C_i,0

C_o,1＝G₁+P₁G₀+P₁P₀C_i,0

C_o,2＝G₂+P₂G₁+P₂P₁G₀+P₂P₁P₀C_i,0 (1.2)

以CMOS电路实现进位的快速产生。

但是，该电路是有比逻辑，这也就意味着要正确实现逻辑功能，要求PMOS的驱动能力弱于NMOS；为了尽快的产生进位，PMOS需要采用较大的尺寸，NMOS则需要采用更大的尺寸，产生恶性循环。在0.6V超低电压下，驱动能力严重不足，随着运算位数的增加，信号翻转变得越来越迟钝。

发明内容

本发明所要解决的技术问题是针对背景技术的缺陷，提供一种低负载镜像加法器。

本发明为解决上述技术问题采用以下技术方案：

一种低负载镜像加法器，包含进位输入端口C₁、n位加数二进制输入端口A₁…A_n、n位被加数二进制输入端口B₁…B_n、n+1位二进制输出端口S₁…S_n+1、第一单独反相器、第二单独反相器、n个PGTX产生电路，1个n级进位产生电路和n个求和电路，n为大于等于2的整数；

所述PGTX产生电路包含第一至第二PGTX输入端口、第一至第四PGTX输出端口、第一至第二PGTX或非门、第一至第二PGTX与非门、以及第一至第二PGTX反相器，其中：

所述第一PGTX或非门的两个输入端分别与第一PGTX输入端口、第二PGTX输入端口相连，输出端与第一PGTX反相器的输入端相连；

所述第一PGTX反相器的输出端与第一PGTX输出端口相连；

所述第一PGTX与非门的两个输入端分别与第一PGTX输入端口、第二PGTX输入端口相连，输出端与第二PGTX反相器的输入端相连；

所述第二PGTX反相器的输出端与第四PGTX输出端口相连；

所述第二PGTX与非门的两个输入端分别与第一PGTX反相器的输出端、第一PGTX与非门的输出端相连，输出端与第二PGTX输出端口相连；

所述第二PGTX或非门的两个输入端分别与第一PGTX或非门的输出端、第二PGTX反相器的输出端相连，输出端与第三PGTX输出端口相连；

所述求和电路包含第一至第四求和PMOS、第一至第四求和NMOS、第一至第四求和输入端口、以及求和输出端口，其中：

所述第一求和PMOS的源极接工作电压、栅极与第一求和输入端口相连、漏极与第三求和PMOS的源极相连；

所述第二求和PMOS的源极接工作电压、栅极与第二求和输入端口相连、漏极与第四求和PMOS的源极相连；

所述第三求和PMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连；

所述第四求和PMOS的栅极与第四求和输入端口相连、漏极与求和输出端口相连；

所述第一求和NMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连、源极与第三求和NMOS的漏极相连；

所述第二求和NMOS的栅极与第一求和输入端口相连、漏极与求和输出端口相连、源极与第四求和NMOS的漏极相连；

所述第三求和NMOS的栅极与第四求和输入端口相连、源极接地；

所述第四求和NMOS的栅极与第二求和输入端口相连、源极接地；

所述第一单独反相器的输入端与进位输入端口C₁相连、输出端与第二单独反相器的输入端相连；

所述n级进位产生电路包含n个进位产生组、n个T信号输入端口T₁…T_n、n个X信号输入端口X₁…X_n、n个P信号输入端口P₁…P_n、n个G信号输入端口G₁…G_n、单独进位PMOS以及单独进位NMOS，其中：

所述进位产生组包含第一至第二进位PMOS、第一至第二进位NMOS、以及第一至第二进位反相器，所述第二进位PMOS的源极接工作电压、漏极与第一进位PMOS的漏极相连，所述第二进位NMOS的源极接地、漏极与第一进位NMOS的漏极相连，所述第一进位PMOS的漏极分别与第一进位NMOS的漏极、第一进位反相器的输入端相连，所述第一进位反相器的输出端与第二进位反相器的输入端相连；

第1个进位产生组的第一进位PMOS的源极与单独进位PMOS的漏极相连、第一进位NMOS的源极与单独进位NMOS的漏极相连，所述单独进位PMOS的源极接工作电压、栅极与进位输入端口C₁相连，所述单独进位NMOS的源极接地、栅极与进位输入端口C₁相连；

第1个进位产生组的第一进位PMOS的栅极与T信号输入端口T₁相连、第二进位PMOS的栅极与X信号输入端口X₁相连、第一进位NMOS的栅极与P信号输入端口P₁相连、第二进位NMOS的栅极与G信号输入端口G₁相连；

第n个进位产生组的第二进位PMOS的漏极与第二进位NMOS的漏极相连,第n个进位产生组的第一进位反相器的输出端与二进制输出端口S_n+1相连；

对于每个大于等于2且小于等于n的整数k，第k个进位产生组的第一进位PMOS的源极与第k-1个进位产生组的第二进位PMOS的漏极相连、第一进位NMOS的源极与第k-1个进位产生组的第二进位NMOS的漏极相连、第一进位PMOS的栅极与T信号输入端口T_k相连、第二进位PMOS的栅极与X信号输入端口X_k相连、第一进位NMOS的栅极与P信号输入端口P_k相连、第二进位NMOS的栅极与G信号输入端口G_k相连；

第1个PGTX产生电路的第一PGTX输入端口、第二PGTX输入端口分别与加数二进制输入端口A₁、被加数二进制输入端口B₁相连，第1个PGTX产生电路的第一至第四PGTX输出端口分别与所述n级进位产生电路的X信号输入端口X₁、T信号输入端口T₁、P信号输入端口P₁、G信号输入端口G₁相连；

第1个求和电路的第一求和输入端口与第1个PGTX产生电路的第三PGTX输出端口相连、第二求和输入端口与第1个PGTX产生电路的第二PGTX输出端口相连、第三输入端口与第二单独反相器的输出端相连、第四输入端口与第一单独反相器的输出端相连、求和输出端口与二进制输出端口S₁相连；

对于每个大于等于2且小于等于n的整数j:

第j个PGTX产生电路的第一PGTX输入端口、第二PGTX输入端口分别与加数二进制输入端口A_j、被加数二进制输入端口B_j相连，第j个PGTX产生电路的第一至第四PGTX输出端口分别与所述n级进位产生电路的X信号输入端口X_j、T信号输入端口T_j、P信号输入端口P_j、G信号输入端口G_j相连；

第j个求和电路的第一求和输入端口与所述n级进位产生电路的P信号输入端口P_j相连、第二求和输入端口与所述n级进位产生电路的T信号输入端口T_j相连、第三输入端口与所述n级进位产生电路中第j个进位产生组的第二进位反相器的输出端相连、第四输入端口与所述n级进位产生电路中第j个进位产生组的第一进位反相器的输出端相连、求和输出端口与二进制输出端口S_j相连。

作为本发明一种低负载镜像加法器进一步的优化方案，所述低负载镜像加法器的电路的进位信号逻辑表达式为：

$\begin{array}{c}{C}_2=G_1+P_1{C}_1\\ C_3=G_2+P_2{G}_1+P_2{P}_1{C}_1\\ C_4=G_3+P_3{G}_2+P_3{P}_2{G}_1+P_3{P}_2{P}_1{C}_1\\ \mathrm{...}\\ C_{(n+1)}=G_n+P_n{G}_{n-1}+\mathrm{...}+P_n{P}_{n-1}\mathrm{...}{P}_2{G}_1+P_n{P}_{n-1}\mathrm{...}{P}_2{P}_1{C}_1\end{array};$

其中，C_i为第i位进位，G_i为第i位进位产生信号，G_i＝A_iB_i，P_i为第i位进位传播信号，

对偶逻辑表达式为：

$\begin{array}{c}{C}_{2p}=X_1+T_1{C}_1\\ C_{3p}=X_2+T_2{X}_1+T_2{T}_1{C}_1\\ C_{4p}=X_3+T_3{X}_2+T_3{T}_2{X}_1+T_3{T}_2{T}_1{C}_1\\ \mathrm{...}\\ C_{(n+1)p}=X_n+T_n{X}_{n-1}+\mathrm{...}+T_n{T}_{n-1}\mathrm{...}{T}_2{X}_1+T_n{T}_{n-1}\mathrm{...}{T}_2{T}_1{C}_1\end{array};$

其中，C_ip为第i位进位对偶信号，X_i为第i位进位产生辅助信号，X_i＝A_i+B_i，T_i为第i位进位传播辅助信号，

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

1.运算迅速，负载少，在超低电压下效果好；

2.对偶逻辑表达式形式简单，容易实现；

3.在版图布局时布局简单。

附图说明

图1是本发明提出的n级进位产生电路；

图2是本发明提出的PGTX产生电路；

图3是本发明提出的求和电路；

图4是本发明提出的低负载镜像加法运算示意图；

图5是本发明提出的3级进位产生电路；

图6是本发明提出的3位加法时低负载镜像加法运算示意图。

具体实施方式

下面结合附图对本发明的技术方案做进一步的详细说明：

如图4所示，本发明公开了一种低负载镜像加法器，包含进位输入端口C₁、n位加数二进制输入端口A₁…A_n、n位被加数二进制输入端口B₁…B_n、n+1位二进制输出端口S₁…S_n+1、第一单独反相器、第二单独反相器、n个PGTX产生电路，1个n级进位产生电路和n个求和电路，n为大于等于2的整数；

如图2所示，所述PGTX产生电路包含第一至第二PGTX输入端口、第一至第四PGTX输出端口、第一至第二PGTX或非门、第一至第二PGTX与非门、以及第一至第二PGTX反相器，其中：

所述第一PGTX或非门的两个输入端分别与第一PGTX输入端口、第二PGTX输入端口相连，输出端与第一PGTX反相器的输入端相连；

所述第一PGTX反相器的输出端与第一PGTX输出端口相连；

所述第一PGTX与非门的两个输入端分别与第一PGTX输入端口、第二PGTX输入端口相连，输出端与第二PGTX反相器的输入端相连；

所述第二PGTX反相器的输出端与第四PGTX输出端口相连；

所述第二PGTX与非门的两个输入端分别与第一PGTX反相器的输出端、第一PGTX与非门的输出端相连，输出端与第二PGTX输出端口相连；

所述第二PGTX或非门的两个输入端分别与第一PGTX或非门的输出端、第二PGTX反相器的输出端相连，输出端与第三PGTX输出端口相连；

如图3所示，所述求和电路包含第一至第四求和PMOS、第一至第四求和NMOS、第一至第四求和输入端口、以及求和输出端口，其中：

所述第一求和PMOS的源极接工作电压、栅极与第一求和输入端口相连、漏极与第三求和PMOS的源极相连；

所述第二求和PMOS的源极接工作电压、栅极与第二求和输入端口相连、漏极与第四求和PMOS的源极相连；

所述第三求和PMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连；

所述第四求和PMOS的栅极与第四求和输入端口相连、漏极与求和输出端口相连；

所述第一求和NMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连、源极与第三求和NMOS的漏极相连；

所述第二求和NMOS的栅极与第一求和输入端口相连、漏极与求和输出端口相连、源极与第四求和NMOS的漏极相连；

所述第三求和NMOS的栅极与第四求和输入端口相连、源极接地；

所述第四求和NMOS的栅极与第二求和输入端口相连、源极接地；

所述第一单独反相器的输入端与进位输入端口C₁相连、输出端与第二单独反相器的输入端相连；

如图1所示，所述n级进位产生电路包含n个进位产生组、n个T信号输入端口T₁…T_n、n个X信号输入端口X₁…X_n、n个P信号输入端口P₁…P_n、n个G信号输入端口G₁…G_n、单独进位PMOS以及单独进位NMOS，其中：

所述进位产生组包含第一至第二进位PMOS、第一至第二进位NMOS、以及第一至第二进位反相器，所述第二进位PMOS的源极接工作电压、漏极与第一进位PMOS的漏极相连，所述第二进位NMOS的源极接地、漏极与第一进位NMOS的漏极相连，所述第一进位PMOS的漏极分别与第一进位NMOS的漏极、第一进位反相器的输入端相连，所述第一进位反相器的输出端与第二进位反相器的输入端相连；

第1个进位产生组的第一进位PMOS的源极与单独进位PMOS的漏极相连、第一进位NMOS的源极与单独进位NMOS的漏极相连，所述单独进位PMOS的源极接工作电压、栅极与进位输入端口C₁相连，所述单独进位NMOS的源极接地、栅极与进位输入端口C₁相连；

第1个进位产生组的第一进位PMOS的栅极与T信号输入端口T₁相连、第二进位PMOS的栅极与X信号输入端口X₁相连、第一进位NMOS的栅极与P信号输入端口P₁相连、第二进位NMOS的栅极与G信号输入端口G₁相连；

第n个进位产生组的第二进位PMOS的漏极与第二进位NMOS的漏极相连,第n个进位产生组的第一进位反相器的输出端与二进制输出端口S_n+1相连；

对于每个大于等于2且小于等于n的整数k，第k个进位产生组的第一进位PMOS的源极与第k-1个进位产生组的第二进位PMOS的漏极相连、第一进位NMOS的源极与第k-1个进位产生组的第二进位NMOS的漏极相连、第一进位PMOS的栅极与T信号输入端口T_k相连、第二进位PMOS的栅极与X信号输入端口X_k相连、第一进位NMOS的栅极与P信号输入端口P_k相连、第二进位NMOS的栅极与G信号输入端口G_k相连；

第1个PGTX产生电路的第一PGTX输入端口、第二PGTX输入端口分别与加数二进制输入端口A₁、被加数二进制输入端口B₁相连，第1个PGTX产生电路的第一至第四PGTX输出端口分别与所述n级进位产生电路的X信号输入端口X₁、T信号输入端口T₁、P信号输入端口P₁、G信号输入端口G₁相连；

第1个求和电路的第一求和输入端口与第1个PGTX产生电路的第三PGTX输出端口相连、第二求和输入端口与第1个PGTX产生电路的第二PGTX输出端口相连、第三输入端口与第二单独反相器的输出端相连、第四输入端口与第一单独反相器的输出端相连、求和输出端口与二进制输出端口S₁相连；

对于每个大于等于2且小于等于n的整数j:

第j个PGTX产生电路的第一PGTX输入端口、第二PGTX输入端口分别与加数二进制输入端口A_j、被加数二进制输入端口B_j相连，第j个PGTX产生电路的第一至第四PGTX输出端口分别与所述n级进位产生电路的X信号输入端口X_j、T信号输入端口T_j、P信号输入端口P_j、G信号输入端口G_j相连；

第j个求和电路的第一求和输入端口与所述n级进位产生电路的P信号输入端口P_j相连、第二求和输入端口与所述n级进位产生电路的T信号输入端口T_j相连、第三输入端口与所述n级进位产生电路中第j个进位产生组的第二进位反相器的输出端相连、第四输入端口与所述n级进位产生电路中第j个进位产生组的第一进位反相器的输出端相连、求和输出端口与二进制输出端口S_j相连。

所述低负载镜像加法器的电路的进位信号逻辑表达式为：

$\begin{array}{c}{C}_2=G_1+P_1{C}_1\\ C_3=G_2+P_2{G}_1+P_2{P}_1{C}_1\\ C_4=G_3+P_3{G}_2+P_3{P}_2{G}_1+P_3{P}_2{P}_1{C}_1\\ \mathrm{...}\\ C_{(n+1)}=G_n+P_n{G}_{n-1}+\mathrm{...}+P_n{P}_{n-1}\mathrm{...}{P}_2{G}_1+P_n{P}_{n-1}\mathrm{...}{P}_2{P}_1{C}_1\end{array};$

其中，C_i为第i位进位，G_i为第i位进位产生信号，G_i＝A_iB_i，P_i为第i位进位传播信号，

对偶逻辑表达式为：

$\begin{array}{c}{C}_{2p}=X_1+T_1{C}_1\\ C_{3p}=X_2+T_2{X}_1+T_2{T}_1{C}_1\\ C_{4p}=X_3+T_3{X}_2+T_3{T}_2{X}_1+T_3{T}_2{T}_1{C}_1\\ \mathrm{...}\\ C_{(n+1)p}=X_n+T_n{X}_{n-1}+\mathrm{...}+T_n{T}_{n-1}\mathrm{...}{T}_2{X}_1+T_n{T}_{n-1}\mathrm{...}{T}_2{T}_1{C}_1\end{array};$

其中，C_ip为第i位进位对偶信号，X_i为第i位进位产生辅助信号，X_i＝A_i+B_i，T_i为第i位进位传播辅助信号，

本发明中加法的计算步骤如下：

步骤1),对于每个大于等于1且小于等于n的整数i，输入端口Ai、Bi通过组合电路产生G_i＝A_iB_i、X_i＝A_i+B_i；

步骤2),通过进位逻辑表达式C_n＝G_n-1+P_n-1G_n-2+…+P_n-1P_n-2…P₁G₀+P_n-1P_n-2…P₁P₀C₀和对偶逻辑表达式C_np＝X_n-1+T_n-1X_n-2+…+T_n-1T_n-2…T₁X₀+T_n-1T_n-2…T₁T₀C₀产生进位C₂-C_n+1；

步骤3)，根据C_i的正负值选择P_i或者T_i作为输出S_i；

步骤4)，选择C_n+1作为输出S_n+1；

实施例

以3位加法运算为例，如图5、图6所示，具体步骤如下：

1.A₁、B₁产生P₁、G₁、T₁、X₁；A₂、B₂产生P₂、G₂、T₂、X₂；A₃、B₃产生P₃、G₃、T₃、X₃；

2.P₁、G₁、T₁、X₁、P₂、G₂、T₂、X₂、P₃、G₃、T₃、X₃产生进位C₂_P、C₂_N、C₃_P、C₃_N、C₄_P、C₄_N,C₁产生C₁_P和C₁_N；

3.P₁、T₁、C₁_P、C₁_N产生S₁；P₂、T₂、C₂_P、C₂_N产生S₂；P₃、T₃、C₃_P、C₃_N产生S₃；C₄_P作为S₄；

应用本发明提供的低负载镜像加法器，运算迅速，负载少，在超低电压下效果好；本发明提供的低负载镜像加法器的对偶逻辑表达式形式简单，容易实现；本发明提供的低负载镜像加法器在版图布局时布局简单。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种低负载镜像加法器，其特征在于:

包含进位输入端口C₁、n位加数二进制输入端口A₁…A_n、n位被加数二进制输入端口B₁…B_n、n+1位二进制输出端口S₁…S_n+1、第一单独反相器、第二单独反相器、n个PGTX产生电路，1个n级进位产生电路和n个求和电路，n为大于等于2的整数；

所述PGTX产生电路包含第一至第二PGTX输入端口、第一至第四PGTX输出端口、第一至第二PGTX或非门、第一至第二PGTX与非门、以及第一至第二PGTX反相器，其中：

所述第一PGTX或非门的两个输入端分别与第一PGTX输入端口、第二PGTX输入端口相连，输出端与第一PGTX反相器的输入端相连；

所述第一PGTX反相器的输出端与第一PGTX输出端口相连；

所述第一PGTX与非门的两个输入端分别与第一PGTX输入端口、第二PGTX输入端口相连，输出端与第二PGTX反相器的输入端相连；

所述第二PGTX反相器的输出端与第四PGTX输出端口相连；

所述第二PGTX与非门的两个输入端分别与第一PGTX反相器的输出端、第一PGTX与非门的输出端相连，输出端与第二PGTX输出端口相连；

所述第二PGTX或非门的两个输入端分别与第一PGTX或非门的输出端、第二PGTX反相器的输出端相连，输出端与第三PGTX输出端口相连；

所述求和电路包含第一至第四求和PMOS、第一至第四求和NMOS、第一至第四求和输入端口、以及求和输出端口，其中：

所述第一求和PMOS的源极接工作电压、栅极与第一求和输入端口相连、漏极与第三求和PMOS的源极相连；

所述第二求和PMOS的源极接工作电压、栅极与第二求和输入端口相连、漏极与第四求和PMOS的源极相连；

所述第三求和PMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连；

所述第四求和PMOS的栅极与第四求和输入端口相连、漏极与求和输出端口相连；

所述第一求和NMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连、源极与第三求和NMOS的漏极相连；

所述第二求和NMOS的栅极与第一求和输入端口相连、漏极与求和输出端口相连、源极与第四求和NMOS的漏极相连；

所述第三求和NMOS的栅极与第四求和输入端口相连、源极接地；

所述第四求和NMOS的栅极与第二求和输入端口相连、源极接地；

所述第一单独反相器的输入端与进位输入端口C₁相连、输出端与第二单独反相器的输入端相连；

所述n级进位产生电路包含n个进位产生组、n个T信号输入端口T₁…T_n、n个X信号输入端口X₁…X_n、n个P信号输入端口P₁…P_n、n个G信号输入端口G₁…G_n、单独进位PMOS以及单独进位NMOS，其中：

所述进位产生组包含第一至第二进位PMOS、第一至第二进位NMOS、以及第一至第二进位反相器，所述第二进位PMOS的源极接工作电压、漏极与第一进位PMOS的漏极相连，所述第二进位NMOS的源极接地、漏极与第一进位NMOS的漏极相连，所述第一进位PMOS的漏极分别与第一进位NMOS的漏极、第一进位反相器的输入端相连，所述第一进位反相器的输出端与第二进位反相器的输入端相连；

第1个进位产生组的第一进位PMOS的源极与单独进位PMOS的漏极相连、第一进位NMOS的源极与单独进位NMOS的漏极相连，所述单独进位PMOS的源极接工作电压、栅极与进位输入端口C₁相连，所述单独进位NMOS的源极接地、栅极与进位输入端口C₁相连；

第1个进位产生组的第一进位PMOS的栅极与T信号输入端口T₁相连、第二进位PMOS的栅极与X信号输入端口X₁相连、第一进位NMOS的栅极与P信号输入端口P₁相连、第二进位NMOS的栅极与G信号输入端口G₁相连；

第n个进位产生组的第二进位PMOS的漏极与第二进位NMOS的漏极相连,第n个进位产生组的第一进位反相器的输出端与二进制输出端口S_n+1相连；

对于每个大于等于2且小于等于n的整数k，第k个进位产生组的第一进位PMOS的源极与第k-1个进位产生组的第二进位PMOS的漏极相连、第一进位NMOS的源极与第k-1个进位产生组的第二进位NMOS的漏极相连、第一进位PMOS的栅极与T信号输入端口T_k相连、第二进位PMOS的栅极与X信号输入端口X_k相连、第一进位NMOS的栅极与P信号输入端口P_k相连、第二进位NMOS的栅极与G信号输入端口G_k相连；

第1个PGTX产生电路的第一PGTX输入端口、第二PGTX输入端口分别与加数二进制输入端口A₁、被加数二进制输入端口B₁相连，第1个PGTX产生电路的第一至第四PGTX输出端口分别与所述n级进位产生电路的X信号输入端口X₁、T信号输入端口T₁、P信号输入端口P₁、G信号输入端口G₁相连；

第1个求和电路的第一求和输入端口与第1个PGTX产生电路的第三PGTX输出端口相连、第二求和输入端口与第1个PGTX产生电路的第二PGTX输出端口相连、第三输入端口与第二单独反相器的输出端相连、第四输入端口与第一单独反相器的输出端相连、求和输出端口与二进制输出端口S₁相连；

对于每个大于等于2且小于等于n的整数j:

第j个PGTX产生电路的第一PGTX输入端口、第二PGTX输入端口分别与加数二进制输入端口A_j、被加数二进制输入端口B_j相连，第j个PGTX产生电路的第一至第四PGTX输出端口分别与所述n级进位产生电路的X信号输入端口X_j、T信号输入端口T_j、P信号输入端口P_j、G信号输入端口G_j相连；

第j个求和电路的第一求和输入端口与所述n级进位产生电路的P信号输入端口P_j相连、第二求和输入端口与所述n级进位产生电路的T信号输入端口T_j相连、第三输入端口与所述n级进位产生电路中第j个进位产生组的第二进位反相器的输出端相连、第四输入端口与所述n级进位产生电路中第j个进位产生组的第一进位反相器的输出端相连、求和输出端口与二进制输出端口S_j相连。

2.根据权利要求1所述的一种低负载镜像加法器，其特征在于：

所述低负载镜像加法器的电路的进位信号逻辑表达式为：

$\begin{array}{c}{C}_2=G_1+P_1{C}_1\\ C_3=G_2+P_2{G}_1+P_2{P}_1{C}_1\\ C_4=G_3+P_3{G}_2+P_3{P}_2{G}_1+P_3{P}_2{P}_1{C}_1\\ \mathrm{...}\\ C_{(n+1)}=G_n+P_n{G}_{n-1}+\mathrm{...}+P_n{P}_{n-1}\mathrm{...}{P}_2{G}_1+P_n{P}_{n-1}\mathrm{...}{P}_2{P}_1{C}_1\end{array};$

其中，C_i为第i位进位，G_i为第i位进位产生信号，G_i＝A_iB_i，P_i为第i位进位传播信号，

对偶逻辑表达式为：

$\begin{array}{c}{C}_{2p}=X_1+T_1{C}_1\\ C_{3p}=X_2+T_2{X}_1+T_2{T}_1{C}_1\\ C_{4p}=X_3+T_3{X}_2+T_3{T}_2{X}_1+T_3{T}_2{T}_1{C}_1\\ \mathrm{...}\\ C_{(n+1)p}=X_n+T_n{X}_{n-1}+\mathrm{...}+T_n{T}_{n-1}\mathrm{...}{T}_2{X}_1+T_n{T}_{n-1}\mathrm{...}{T}_2{T}_1{C}_1\end{array};$

其中，C_ip为第i位进位对偶信号，X_i为第i位进位产生辅助信号，X_i＝A_i+B_i，T_i为第i位进位传播辅助信号，