CN104467815A - 一种基于延时的双轨预充逻辑p型及n型全加器电路 - Google Patents

一种基于延时的双轨预充逻辑p型及n型全加器电路 Download PDF

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Abstract

本发明公开了一种基于延时的双轨预充逻辑P及N型全加器电路，本发明将基于延时的双轨预充逻辑引入全加器的设计中，对现有的全加器进行改进，改进后全加器能实现更低的延时、更快的速度、更低的功耗，同时更好的抗击差分功耗攻击。

Description

一种基于延时的双轨预充逻辑P型及N型全加器电路
技术领域
本发明涉及集成电路技术领域，更具体涉及一种基于延时的双轨预充逻辑P型及N型全加器电路。
背景技术
在数字电路中，全加器起到对三个信号进行求和的作用，其真值表见表1，A，B，C为输入，Cout为进位输出信号，Sum为本位和输出，即求和输出信号，其逻辑表达式为Cout＝AB+AC+BC，Sum＝A⊕B⊕C，全加器就是在上述公式的基础上使用与非门和异或门级联实现的。
表1
A B C Cout Sum
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
基于上述公式的全加器结构如图1所示。由图可得，本位和输出信号Sum是通过将三个输入信号a、b、cin依次异或实现的。进位输出信号Cout通过一共5个与非门的级联实现，从图中可以看出基于延时的双轨预充逻辑(DDPL逻辑)的一个特点，对于一个信号，将双轨交换位置就产生了这个信号的反信号，所以在DDPL逻辑中，如果不是要引入延时的话，是不需要设计专门的DDPL反相器的。这样的话，电路完全相当于用逻辑单元实现的一个电路模块，其功耗、速度、功耗平衡度完全依仗于用到的逻辑单元的性能，当逻辑单元性能好的时候，这个全加器也能实现很好的性能。
但是这种设计方法对于全加器这样一个数字电路尤其是加密电路中常用的重要模块来说显得有些浪费，并且过于复杂的结构会给抗DPA(功耗攻击中的差分功耗分析)攻击带来困难。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是如何设计基于DDPL全加器电路，能够同时简化电路结构、降低功耗，并且有效抗击DPA。
(二)技术方案
为了解决上述技术问题，本发明提供了一种基于延时的双轨预充逻辑N型全加器电路，所述电路包括求和模块以及进位输出模块；
所述进位输出模块包括进位输出单元和反向进位输出单元；所述进位输出单元包括PMOS晶体管Pc1，NMOS晶体管Nc1、Nc2、Nc3、Nc4、Nc5、Nc6以及反相器Fc1；所述PMOS晶体管Pc1的源极连接电源，其栅极连接时钟信号，漏极连接所述反相器Fc1的信号输入端、NMOS晶体管Nc1的漏极以及NMOS晶体管Nc2的漏极；所述NMOS晶体管Nc1的栅极以及NMOS晶体管Nc2的栅极分别连接输入信号Bj、Cj；所述NMOS晶体管Nc1的源极以及NMOS晶体管Nc2的源极分别连接所述NMOS晶体管Nc3的漏极、NMOS晶体管Nc4的漏极；所述NMOS晶体管Nc5的漏极连接所述NMOS晶体管Nc4的漏极；所述NMOS晶体管Nc3的源极、NMOS晶体管Nc4的源极以及NMOS晶体管Nc5的源极均连接所述NMOS晶体管Nc6的漏极；所述NMOS晶体管Nc3的栅极以及NMOS晶体管Nc4的栅极均连接输入信号Aj，所述NMOS晶体管Nc5的栅极连接所述输入信号Bj；所述NMOS晶体管Nc6的栅极连接苏搜狐时钟信号，其源极接地；所述反相器Fc1的信号输出端为进位输出信号Cout；
所述反向进位输出单元为所述进位输出单元中的NMOS晶体管Nc1、Nc2、Nc3、Nc4、Nc5的栅极连接的输入信号分别用输入信号Bj的反向、Cj的反向、Aj的反向、Aj的反向以及Bj的反向替换；所述反相器Fc1的输出信号为进位输出信号Cout的反向；
所述求和模块包括求和单元和反向求和单元；所述求和单元包括NMOS晶体管Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7、Nj8，PMOS晶体管Pj1以及反相器Fj1；所述NMOS晶体管Nj1的漏极连接所述NMOS晶体管Nj7的漏极以及PMOS晶体管Pj1的漏极；所述NMOS晶体管Nj1的栅极连接输入信号Cj，其源极连接所述述NMOS晶体管Nj2的漏极，所说NMOS晶体管Nj2的栅极连接输入信号Bj，其源极连接所述NMOS晶体管Nj3的漏极；所述NMOS晶体管Nj3的栅极连接输入信号Aj，其源极接地；所述NMOS晶体管Nj4的源极、所述NMOS晶体管Nj5的源极、所述NMOS晶体管Nj6的源极均连接所述NMOS晶体管Nj8的漏极；所述NMOS晶体管Nj4的漏极、所述NMOS晶体管Nj5的漏极、所述NMOS晶体管Nj6的漏极均连接所述NMOS晶体管Nj7的源极；所述NMOS晶体管Nj4的栅极连接所述输入信号Aj，所述NMOS晶体管Nj5的栅极连接所述输入信号Bj，所述NMOS晶体管Nj6的栅极连接所述输入信号Cj；所述NMOS晶体管Nj7的栅极连接所述进位输出信号Cout的反向；所述NMOS晶体管Nj8的栅极连接所述时钟信号，其源极接地；所述PMOS晶体管Pj1的源极连接电源、其栅极连接所述时钟信号，其漏极连接反相器Fj1的信号输入端，所述反相器Fj的信号输出端为求和输出信号Sum；
所述反向求和单元为所述求和单元中NMOS晶体管Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7的栅极连接的输入信号分别用输入信号Cj的反向、Bj的反向、Aj的反向、Cj的反向、Bj的反向、Aj的反向、进位输出信号Cout替换，所述反相器Fj的信号输出端为求和输出信号Sum的反向。
优选地，所述电路的控制逻辑为：
Cout＝Aj*Bj+Aj*Cj+Bj*Cj
Sum＝Aj⊕Bj⊕Cj＝(Aj+Bj+Cj)*Cout+Aj*Bj*Cj
。
一种基于延时的双轨预充逻辑P型全加器电路，所述电路包括求和模块以及进位输出模块；
所述进位输出模块包括进位输出单元和反向进位输出单元；所述进位输出单元包括PMOS晶体管P1、P2、P3、P4、P5、P6，NMOS晶体管N1以及反相器Fp1；所述PMOS晶体管P1的栅极连接时钟信号，其源极连接电源，其漏极连接所述PMOS晶体管P2的源极以及PMOS晶体管P3的源极；所述PMOS晶体管P2的漏极以及PMOS晶体管P3的漏极均连接所述PMOS晶体管P4的源极以及PMOS晶体管P5的源极；所述PMOS晶体管P2的栅极以及PMOS晶体管P3的栅极分别连接输入信号A、B；所述PMOS晶体管P5的漏极连接所述PMOS晶体管P6的源极；所述PMOS晶体管P4的漏极以及PMOS晶体管P5的源极均连接所述NMOS晶体管N1的漏极；所述PMOS晶体管P4的栅极、PMOS晶体管P5的栅极以及PMOS晶体管P6的栅极分别连接输入信号C、B、A；所述NMOS晶体管N1的栅极连接所述时钟信号，其源极接地；所述反相器Fp1的信号输入端连接所述NMOS晶体管N1的漏极；所述反相器Fp1的信号输出端为进位输出信号Cout；
所述反向进位输出单元为所述进位输出单元中PMOS晶体管P2、P3、P4、P5、P6的栅极连接的输入信号分别用输入信号A的反向、B的反向、C的反向、A的反向、B的反向替换；所述反相器Fp1的信号输出端为进位输出信号Cout的反向；
所述求和模块包括求和单元和反向求和单元；所述求和单元包括PMOS晶体管P7、P8、P9、P10、P11、P12、P13、P14，NMOS晶体管N2以及反相器Fp2；所述PMOS晶体管P7的栅极连接所述时钟信号。其源极连接电源，其漏极连接所述PMOS晶体管P8的源极以及所述PMOS晶体管P9的源极；所述PMOS晶体管P8的漏极连接所述PMOS晶体管P10的源极；所述PMOS晶体管P10的漏极连接所述PMOS晶体管P11的源极；所述PMOS晶体管P11的漏极以及所述PMOS晶体管P9的漏极均所述PMOS晶体管P13的源极、PMOS晶体管P14的源极以及PMOS晶体管P12的源极；所述PMOS晶体管P19的栅极连接所述进位输出信号Cout的反向；所述PMOS晶体管P8的栅极、所述PMOS晶体管P10的栅极以及所述PMOS晶体管P11的栅极分别连接所述输入信号A、B、C；所述PMOS晶体管P12的栅极、所述PMOS晶体管P13的栅极以及所述PMOS晶体管P14的栅极分别连接所述输入信号A、B、C；所述PMOS晶体管P12的漏极、所述PMOS晶体管P13的漏极以及所述PMOS晶体管P14的漏极均连接所述NMOS晶体管N2的漏极；所述NMOS晶体管N2的栅极连接所述时钟信号。其源极接地；所述相器Fp2的信号输入端连接所述NMOS晶体管N2的漏极，所述反相器Fp2的信号输出端为求和输出信号Sum；
所述反向求和单元为所述求和单元中PMOS晶体管P8、P9、P10、P11、P12、P13、P14的栅极连接的输入信号分别用输入信号A的反向、进位输出信号Cout、B的反向、C的反向、A的反向、B的反向、C的反向替换；所述反相器Fp2的信号输出端为输出信号Sum的反向。
优选地，所述电路的控制逻辑为：
Cout＝A*B+A*C+B*C
Sum＝A⊕B⊕C＝(A+B+C)*Cout+A*B*C
。
(三)有益效果
本发明提供了一种基于延时的双轨预充逻辑P型及N型全加器电路，本发明的电路在速度、功耗、抗DPA效果上都有了更好的表现，其中进位输出信号Cout延时最大降低38％，求和输出信号Sum延时最大了43％，功耗最大降低了38％，归一化功耗分布NED最大降低了40％，归一化标准分布NSD最大降低了55％；本发明的电路在速度、功耗、抗DPA效果上都有更好的效果，并且很好地解决了电荷分享问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中全加器的电路图；
图2a为本发明的一种基于延时的双轨预充逻辑N型全加器电路的进位输出单元的电路图；
图2b为本发明的一种基于延时的双轨预充逻辑N型全加器电路的反向进位输出单元的电路图；
图2c本发明的一种基于延时的双轨预充逻辑N型全加器电路的求和单元的电路图；
图2d本发明的一种基于延时的双轨预充逻辑N型全加器电路的反向求和单元的电路图；
图3为图本发明的一种基于延时的双轨预充逻辑N型全加器电路的仿真波形图。
图4a为本发明的一种基于延时的双轨预充逻辑P型全加器电路的进位输出单元的电路图；
图4b为本发明的一种基于延时的双轨预充逻辑P型全加器电路的反向进位输出单元的电路图；
图4c本发明的一种基于延时的双轨预充逻辑P型全加器电路的求和单元的电路图；
图4d本发明的一种基于延时的双轨预充逻辑P型全加器电路的反向求和单元的电路图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细描述。以下实施例用于说明本发明，但不能用来限制本发明的范围。
本发明公开了一种基于延时的双轨预充逻辑N型全加器电路，下面公式即为本发明的全加器的逻辑公式，电路图分别如图2a、图2b、图2c和图2d所示；
Cout＝Aj*Bj+Aj*Cj+Bj*Cj
Sum＝Aj⊕Bj⊕Cj＝(Aj+Bj+Cj)*Cout+Aj*Bj*Cj；
上述N型全加器电路包括求和模块以及进位输出模块；所述进位输出模块包括进位输出单元和反向进位输出单元；所述进位输出单元包括PMOS晶体管Pc1，NMOS晶体管Nc1、Nc2、Nc3、Nc4、Nc5、Nc6以及反相器Fc1；所述PMOS晶体管Pc1的源极连接电源，其栅极连接时钟信号CLK，漏极连接所述反相器Fc1的信号输入端、NMOS晶体管Nc1的漏极以及NMOS晶体管Nc2的漏极；所述NMOS晶体管Nc1的栅极以及NMOS晶体管Nc2的栅极分别连接输入信号Bj、Cj；所述NMOS晶体管Nc1的源极以及NMOS晶体管Nc2的源极分别连接所述NMOS晶体管Nc3的漏极、NMOS晶体管Nc4的漏极；所述NMOS晶体管Nc5的漏极连接所述NMOS晶体管Nc4的漏极；所述所述NMOS晶体管Nc3的源极、NMOS晶体管Nc4的源极以及NMOS晶体管Nc5的源极均连接所述NMOS晶体管Nc6的漏极；所述NMOS晶体管Nc3的栅极以及NMOS晶体管Nc4的栅极均连接输入信号Aj，所述NMOS晶体管Nc5的栅极连接所述输入信号Bj；所述NMOS晶体管Nc6的栅极连接苏搜狐时钟信号，其源极接地；所述反相器Fc1的信号输出端为进位输出信号Cout。
所述反向进位输出单元为所述进位输出单元中的NMOS晶体管Nc1、Nc2、Nc3、Nc4、Nc5的栅极连接的输入信号分别用输入信号Bj的反向、Cj的反向、Aj的反向、Aj的反向以及Bj的反向替换；所述反相器Fc1的输出信号为进位输出信号Cout的反向。
所述求和模块包括求和单元和反向求和单元；所述求和单元包括NMOS晶体管Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7、Nj8，PMOS晶体管Pj1以及反相器Fj1；所述NMOS晶体管Nj1的漏极连接所述NMOS晶体管Nj7的漏极以及PMOS晶体管Pj1的漏极；所述NMOS晶体管Nj1的栅极连接输入信号Cj，其源极连接所述述NMOS晶体管Nj2的漏极，所说NMOS晶体管Nj2的栅极连接输入信号Bj，其源极连接所述NMOS晶体管Nj3的漏极；所述NMOS晶体管Nj3的栅极连接输入信号Aj，其源极接地；所述NMOS晶体管Nj4的源极、所述NMOS晶体管Nj5的源极、所述NMOS晶体管Nj6的源极均连接所述NMOS晶体管Nj8的漏极；所述NMOS晶体管Nj4的漏极、所述NMOS晶体管Nj5的漏极、所述NMOS晶体管Nj6的漏极均连接所述NMOS晶体管Nj7的源极；所述NMOS晶体管Nj4的栅极连接所述输入信号Aj，所述NMOS晶体管Nj5的栅极连接所述输入信号Bj，所述NMOS晶体管Nj6的栅极连接所述输入信号Cj；所述NMOS晶体管Nj7的栅极连接所述进位输出信号Cout的反向；所述NMOS晶体管Nj8的栅极连接所述时钟信号，其源极接地；所述PMOS晶体管Pj1的源极连接电源、其栅极连接所述时钟信号，其漏极连接反相器Fj1的信号输入端，所述反相器Fj的信号输出端为求和输出信号Sum。
所述反向求和单元为所述求和单元中NMOS晶体管Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7的栅极连接的输入信号分别用输入信号Cj的反向、Bj的反向、Aj的反向、Cj的反向、Bj的反向、Aj的反向、进位输出信号Cout替换。
对上述全加器电路进行仿真，以观察电路的功能、功耗、速度等情况。仿真环境同样对所有输入信号用反相器进行了缓冲，全加器输入由CMOS-DDPL转换器给出，仿真延时中输出端平衡负载，仿真功耗时输出端不平衡负载，时钟周期100MHz，Δ延时1ns，工艺为SMIC40，在HSPICE上完成仿真。图2a-图2d的全加器仿真波形图如图3所示。由图可见，图2a-图2d所示结构能正确地实现全加器逻辑。
本发明还公开了一种基于延时的双轨预充逻辑P型全加器电路，如图4a、4b、4c、4d所示。所述P型全加器电路包括求和模块以及进位输出模块。
所述进位输出模块包括进位输出单元和反向进位输出单元；所述进位输出单元包括PMOS晶体管P1、P2、P3、P4、P5、P6，NMOS晶体管N1以及反相器Fp1；所述PMOS晶体管P1的栅极连接时钟信号CLK，其源极连接电源，其漏极连接所述PMOS晶体管P2的源极以及PMOS晶体管P3的源极；所述PMOS晶体管P2的漏极以及PMOS晶体管P3的漏极均连接所述PMOS晶体管P4的源极以及PMOS晶体管P5的源极；所述PMOS晶体管P2的栅极以及PMOS晶体管P3的栅极分别连接输入信号A、B；所述PMOS晶体管P5的漏极连接所述PMOS晶体管P6的源极；所述PMOS晶体管P4的漏极以及PMOS晶体管P5的源极均连接所述NMOS晶体管N1的漏极；所述PMOS晶体管P4的栅极、PMOS晶体管P5的栅极以及PMOS晶体管P6的栅极分别连接输入信号C、B、A；所述NMOS晶体管N1的栅极连接所述时钟信号，其源极接地；所述反相器Fp1的信号输入端连接所述NMOS晶体管N1的漏极；所述反相器Fp1的信号输出端为进位输出信号Cout。
所述反向进位输出单元为所述进位输出单元中PMOS晶体管P2、P3、P4、P5、P6的栅极连接的输入信号分别用输入信号A的反向、B的反向、C的反向、A的反向、B的反向替换；所述反相器Fp1的信号输出端为进位输出信号Cout的反向。
所述求和模块包括求和单元和反向求和单元；所述求和单元包括PMOS晶体管P7、P8、P9、P10、P11、P12、P13、P14，NMOS晶体管N2以及反相器Fp2；所述PMOS晶体管P7的栅极连接所述时钟信号。其源极连接电源，其漏极连接所述PMOS晶体管P8的源极以及所述PMOS晶体管P9的源极；所述PMOS晶体管P8的漏极连接所述PMOS晶体管P10的源极；所述PMOS晶体管P10的漏极连接所述PMOS晶体管P11的源极；所述PMOS晶体管P11的漏极以及所述PMOS晶体管P9的漏极均所述PMOS晶体管P13的源极、PMOS晶体管P14的源极以及PMOS晶体管P12的源极；所述PMOS晶体管P19的栅极连接所述进位输出信号Cout的反向；所述PMOS晶体管P8的栅极、所述PMOS晶体管P10的栅极以及所述PMOS晶体管P11的栅极分别连接所述输入信号A、B、C；所述PMOS晶体管P12的栅极、所述PMOS晶体管P13的栅极以及所述PMOS晶体管P14的栅极分别连接所述输入信号A、B、C；所述PMOS晶体管P12的漏极、所述PMOS晶体管P13的漏极以及所述PMOS晶体管P14的漏极均连接所述NMOS晶体管N2的漏极；所述NMOS晶体管N2的栅极连接所述时钟信号。其源极接地；所述相器Fp2的信号输入端连接所述NMOS晶体管N2的漏极，所述反相器Fp2的信号输出端为求和输出信号Sum。
所述反向求和单元为所述求和单元中PMOS晶体管P8、P9、P10、P11、P12、P13、P14的栅极连接的输入信号分别用输入信号A的反向、进位输出信号Cout、B的反向、C的反向、A的反向、B的反向、C的反向替换；所述反相器Fp2的信号输出端为输出信号Sum的反向。
上述电路的控制逻辑为：
Cout＝A*B+A*C+B*C
Sum＝A⊕B⊕C＝(A+B+C)*Cout+A*B*C
。
对延时和功耗进行仿真，仿真结果分别见表2和表3，其中2P、2N、4P和4N分别指现有技术上中的四种全加器；Pro_P和Pro_N分别代表本发明中图4a-图4d所示结构的全加器以及2a-图2d所示结构的全加，延时表中的延时单位为E-11s，表中数据显示了8个不同输入情况下Cout延时的平均值和Sum延时的平均值；功耗表中的功耗单位为E-6w，表中数据为随机输入下32个周期的功耗数据进行处理的后的结果。
表2
Delay(E-11s) Cout Sum
2p 9.358788 9.953263
2n 6.319825 6.62205
4p 7.062938 8.095375
4n 5.397863 5.424588
Pro_P 5.204138 7.82825
Pro_N 3.381538 5.191638
表3
2p 2n 4p 4n Pro_P Pro_N
Avg(E-6w) 8.523294 6.868083 4.478133 3.357589 2.932867 2.083717
max(E-6w) 8.6209 6.9435 4.49 3.3794 2.9408 2.0957
min(E-6w) 8.4186 6.8211 4.4483 3.3384 2.9245 2.0748
max-min(E-6w) 0.2023 0.1224 0.0417 0.041 0.0163 0.0209
NED 0.023466 0.017628 0.009287 0.012132 0.005543 0.009973
标准差(E-6w) 0.053369 0.035063 0.011629 0.01127 0.003452 0.005852
NSD 0.006261 0.005105 0.002597 0.003357 0.001177 0.002808
从上述表中可以看出，图4a-图4d所示结构的全加器Cout延时降低了25％，Sum延时降低了19％，功耗降低了47％，NED降低了60％，NSD降低了59％；图2a-图2d所示结构的全加器Cout延时降低了15％，Sum延时降低了19％，功耗降低了51％，NED降低了31％，NSD降低了34％。本发明的全加器在速度、功耗、抗DPA效果上都有更好的表现。
上述PMOS晶体管是指P沟道金属氧化物半导体场效应晶体管；NMOS晶体管是指N沟道金属氧化物半导体场效应晶体管。
以上实施方式仅用于说明本发明，而非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。

Claims (4)

1.一种基于延时的双轨预充逻辑N型全加器电路，其特征在于，所述电路包括求和模块以及进位输出模块；
所述进位输出模块包括进位输出单元和反向进位输出单元；所述进位输出单元包括PMOS晶体管Pc1，NMOS晶体管Nc1、Nc2、Nc3、Nc4、Nc5、Nc6以及反相器Fc1；所述PMOS晶体管Pc1的源极连接电源，其栅极连接时钟信号，漏极连接所述反相器Fc1的信号输入端、NMOS晶体管Nc1的漏极以及NMOS晶体管Nc2的漏极；所述NMOS晶体管Nc1的栅极以及NMOS晶体管Nc2的栅极分别连接输入信号Bj、Cj；所述NMOS晶体管Nc1的源极以及NMOS晶体管Nc2的源极分别连接所述NMOS晶体管Nc3的漏极、NMOS晶体管Nc4的漏极；所述NMOS晶体管Nc5的漏极连接所述NMOS晶体管Nc4的漏极；所述NMOS晶体管Nc3的源极、NMOS晶体管Nc4的源极以及NMOS晶体管Nc5的源极均连接所述NMOS晶体管Nc6的漏极；所述NMOS晶体管Nc3的栅极以及NMOS晶体管Nc4的栅极均连接输入信号Aj，所述NMOS晶体管Nc5的栅极连接所述输入信号Bj；所述NMOS晶体管Nc6的栅极连接所述时钟信号，其源极接地；所述反相器Fc1的信号输出端为进位输出信号Cout；
所述反向进位输出单元为所述进位输出单元中的NMOS晶体管Nc1、Nc2、Nc3、Nc4、Nc5的栅极连接的输入信号分别用输入信号Bj的反向、Cj的反向、Aj的反向、Aj的反向以及Bj的反向替换；所述反相器Fc1的输出信号为进位输出信号Cout的反向；
所述求和模块包括求和单元和反向求和单元；所述求和单元包括NMOS晶体管Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7、Nj8，PMOS晶体管Pj1以及反相器Fj1；所述NMOS晶体管Nj1的漏极连接所述NMOS晶体管Nj7的漏极以及PMOS晶体管Pj1的漏极；所述NMOS晶体管Nj1的栅极连接输入信号Cj，其源极连接所述述NMOS晶体管Nj2的漏极，所说NMOS晶体管Nj2的栅极连接输入信号Bj，其源极连接所述NMOS晶体管Nj3的漏极；所述NMOS晶体管Nj3的栅极连接输入信号Aj，其源极接地；所述NMOS晶体管Nj4的源极、所述NMOS晶体管Nj5的源极、所述NMOS晶体管Nj6的源极均连接所述NMOS晶体管Nj8的漏极；所述NMOS晶体管Nj4的漏极、所述NMOS晶体管Nj5的漏极、所述NMOS晶体管Nj6的漏极均连接所述NMOS晶体管Nj7的源极；所述NMOS晶体管Nj4的栅极连接所述输入信号Aj，所述NMOS晶体管Nj5的栅极连接所述输入信号Bj，所述NMOS晶体管Nj6的栅极连接所述输入信号Cj；所述NMOS晶体管Nj7的栅极连接所述进位输出信号Cout的反向；所述NMOS晶体管Nj8的栅极连接所述时钟信号，其源极接地；所述PMOS晶体管Pj1的源极连接电源、其栅极连接所述时钟信号，其漏极连接反相器Fj1的信号输入端，所述反相器Fj的信号输出端为求和输出信号Sum；
所述反向求和单元为所述求和单元中NMOS晶体管Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7的栅极连接的输入信号分别用输入信号Cj的反向、Bj的反向、Aj的反向、Cj的反向、Bj的反向、Aj的反向、进位输出信号Cout替换，所述反相器Fj的信号输出端为求和输出信号Sum的反向。
2.根据权利要求1所述的一种基于延时的双轨预充逻辑N型全加器电路，其特征在于，所述电路的控制逻辑为：
Cout＝Aj*Bj+Aj*Cj+Bj*Cj
Sum＝Aj⊕Bj⊕Cj＝(Aj+Bj+Cj)*Cout+Aj*Bj*Cj
。
3.一种基于延时的双轨预充逻辑P型全加器电路，其特征在于，所述电路包括求和模块以及进位输出模块；
所述进位输出模块包括进位输出单元和反向进位输出单元；所述进位输出单元包括PMOS晶体管P1、P2、P3、P4、P5、P6，NMOS晶体管N1以及反相器Fp1；所述PMOS晶体管P1的栅极连接时钟信号，其源极连接电源，其漏极连接所述PMOS晶体管P2的源极以及PMOS晶体管P3的源极；所述PMOS晶体管P2的漏极以及PMOS晶体管P3的漏极均连接所述PMOS晶体管P4的源极以及PMOS晶体管P5的源极；所述PMOS晶体管P2的栅极以及PMOS晶体管P3的栅极分别连接输入信号A、B；所述PMOS晶体管P5的漏极连接所述PMOS晶体管P6的源极；所述PMOS晶体管P4的漏极以及PMOS晶体管P5的源极均连接所述NMOS晶体管N1的漏极；所述PMOS晶体管P4的栅极、PMOS晶体管P5的栅极以及PMOS晶体管P6的栅极分别连接输入信号C、B、A；所述NMOS晶体管N1的栅极连接所述时钟信号，其源极接地；所述反相器Fp1的信号输入端连接所述NMOS晶体管N1的漏极；所述反相器Fp1的信号输出端为进位输出信号Cout；
所述反向进位输出单元为所述进位输出单元中PMOS晶体管P2、P3、P4、P5、P6的栅极连接的输入信号分别用输入信号A的反向、B的反向、C的反向、A的反向、B的反向替换；所述反相器Fp1的信号输出端为进位输出信号Cout的反向；
所述求和模块包括求和单元和反向求和单元；所述求和单元包括PMOS晶体管P7、P8、P9、P10、P11、P12、P13、P14，NMOS晶体管N2以及反相器Fp2；所述PMOS晶体管P7的栅极连接所述时钟信号，其源极连接电源，其漏极连接所述PMOS晶体管P8的源极以及所述PMOS晶体管P9的源极；所述PMOS晶体管P8的漏极连接所述PMOS晶体管P10的源极；所述PMOS晶体管P10的漏极连接所述PMOS晶体管P11的源极；所述PMOS晶体管P11的漏极以及所述PMOS晶体管P9的漏极均所述PMOS晶体管P13的源极、PMOS晶体管P14的源极以及PMOS晶体管P12的源极；所述PMOS晶体管P19的栅极连接所述进位输出信号Cout的反向；所述PMOS晶体管P8的栅极、所述PMOS晶体管P10的栅极以及所述PMOS晶体管P11的栅极分别连接所述输入信号A、B、C；所述PMOS晶体管P12的栅极、所述PMOS晶体管P13的栅极以及所述PMOS晶体管P14的栅极分别连接所述输入信号A、B、C；所述PMOS晶体管P12的漏极、所述PMOS晶体管P13的漏极以及所述PMOS晶体管P14的漏极均连接所述NMOS晶体管N2的漏极；所述NMOS晶体管N2的栅极连接所述时钟信号，其源极接地；所述相器Fp2的信号输入端连接所述NMOS晶体管N2的漏极，所述反相器Fp2的信号输出端为求和输出信号Sum；
所述反向求和单元为所述求和单元中PMOS晶体管P8、P9、P10、P11、P12、P13、P14的栅极连接的输入信号分别用输入信号A的反向、进位输出信号Cout、B的反向、C的反向、A的反向、B的反向、C的反向替换；所述反相器Fp2的信号输出端为输出信号Sum的反向。
4.根据权利要求3所述的一种基于延时的双轨预充逻辑P型全加器电路，其特征在于，所述电路的控制逻辑为：
Cout＝A*B+A*C+B*C
Sum＝A⊕B⊕C＝(A+B+C)*Cout+A*B*C
。
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