JPS5945693A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS5945693A JPS5945693A JP57156944A JP15694482A JPS5945693A JP S5945693 A JPS5945693 A JP S5945693A JP 57156944 A JP57156944 A JP 57156944A JP 15694482 A JP15694482 A JP 15694482A JP S5945693 A JPS5945693 A JP S5945693A
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- JP
- Japan
- Prior art keywords
- potential
- sense
- amplifier
- bit lines
- refresh amplifier
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- Pending
Links
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- 210000000352 storage cell Anatomy 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 5
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- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高集積半導体記憶装置の感知増幅回路に関する
ものである。
ものである。
１素子室メモリ方式（１トランジスタ／セル方式）のセ
ンス・リフレッシュ・アンプとしてトランスファゲート
型と呼ばれるものが知らハ、ている。
ンス・リフレッシュ・アンプとしてトランスファゲート
型と呼ばれるものが知らハ、ている。
その従来列を第１図に示す。メモリセル容量Ｃ８に蓄積
されている情報を感知増幅してセルＣｓの情報全リフレ
ッシュするのが第１図に示したセンス・リフレッシュ・
アンプ回路ＳＡの目的である。
されている情報を感知増幅してセルＣｓの情報全リフレ
ッシュするのが第１図に示したセンス・リフレッシュ・
アンプ回路ＳＡの目的である。
高集積化のためメモリセルＣ３の容量はビット線の容ｉ
ｉ／Ｃ比較して小さいのでＭＵＳ素子Ｑ３． Ｑ４から
成るフリップフロップはｆｉｌｏｍＶから数ＩＱＱｍＶ
Ｏ差電位を感知増幅しなければならない。従って増幅時
にはメモリセルＣＳの情報ｋ Ｐ：：’ｉ点ＡＩＶＣで
きるだけ良く伝達させることが必要となる。たとえばと
、ト線１）１及びＤＯのプリチャージ電位が電源電位の
場合、クロックφ２は電源以上の電位とされＭＯ８素子
（４１及びＱ２が導通状態になるよう構成しなければな
らない。
ｉ／Ｃ比較して小さいのでＭＵＳ素子Ｑ３． Ｑ４から
成るフリップフロップはｆｉｌｏｍＶから数ＩＱＱｍＶ
Ｏ差電位を感知増幅しなければならない。従って増幅時
にはメモリセルＣＳの情報ｋ Ｐ：：’ｉ点ＡＩＶＣで
きるだけ良く伝達させることが必要となる。たとえばと
、ト線１）１及びＤＯのプリチャージ電位が電源電位の
場合、クロックφ２は電源以上の電位とされＭＯ８素子
（４１及びＱ２が導通状態になるよう構成しなければな
らない。
クロックφ３及びφ３′が高電位となってメモリセル信
号、レファレンスセル信号がピット線Ｄ１及びＤＯ間に
電位差として現れ、次に節点Ａ１゜Ｎ０間に電位差が現
れたときクロックφ４を高電位にしてフリップフロップ
を活性化し差動増幅を行なうのである。
号、レファレンスセル信号がピット線Ｄ１及びＤＯ間に
電位差として現れ、次に節点Ａ１゜Ｎ０間に電位差が現
れたときクロックφ４を高電位にしてフリップフロップ
を活性化し差動増幅を行なうのである。
クロックφ２はフリップフロップが活性化されるとき電
源電圧以上の高車１位でフローティング状態になってお
り、各ビット線との間に存在する寄生容量を通して他の
ど、ト線の影響ケ受は易い構成となっている。これはク
ロックφ２が全てのピッ） ４７に共通に用いられてい
るからである。クリップフロンプの活性化時期が個々の
センス・センス・リフレッシュアンプによって異なる場
合、即ちあるビット線が何らかの理由で活性化が遅れた
場合他のセンス・リフレッシュアンプの活性化による雑
音がクロックφ２にもたらされそのセンス・リフレッシ
−アンプの感度が悪化したりひいては誤動作したりする
。また感度の悪化に伴ってフリップフロップの増幅が非
効率となり漏電（＼Ｔ側となるべき節点Ｎ１或いはＡＯ
の′屯位全（Ｉ天下させてしまう。
源電圧以上の高車１位でフローティング状態になってお
り、各ビット線との間に存在する寄生容量を通して他の
ど、ト線の影響ケ受は易い構成となっている。これはク
ロックφ２が全てのピッ） ４７に共通に用いられてい
るからである。クリップフロンプの活性化時期が個々の
センス・センス・リフレッシュアンプによって異なる場
合、即ちあるビット線が何らかの理由で活性化が遅れた
場合他のセンス・リフレッシュアンプの活性化による雑
音がクロックφ２にもたらされそのセンス・リフレッシ
−アンプの感度が悪化したりひいては誤動作したりする
。また感度の悪化に伴ってフリップフロップの増幅が非
効率となり漏電（＼Ｔ側となるべき節点Ｎ１或いはＡＯ
の′屯位全（Ｉ天下させてしまう。
本発明の目的はこのような欠点全改善したメモリ回路全
提供するものである。
提供するものである。
本発明によるメモリ回路は、１トヲ／ジヌタ型蓄積セル
を使用した半導体記憶回路のトランスファ・ゲート型セ
ンス・リフレッシュ・アンプ回路において各センスリフ
レ、ッシュアンブ毎にトランスファトランジスタのゲー
ト節点全独立させて構成することに％徴とする。本発明
においては、センス・リフレッシュ・アンプにおいて同
一センス・リフレッシュ・アンプに属するトランスファ
トランジスタのゲート節点とフリ、プフロツプの共通ソ
ース節点との間に容量ｋ介在させることによって実現で
きる。あるいは同一センス・リフレッシュアンプに属す
るトランスファトランジスタのゲート節点とフリップフ
ロ１．プの入力となる節点との間に容歇金介在させても
良い。
を使用した半導体記憶回路のトランスファ・ゲート型セ
ンス・リフレッシュ・アンプ回路において各センスリフ
レ、ッシュアンブ毎にトランスファトランジスタのゲー
ト節点全独立させて構成することに％徴とする。本発明
においては、センス・リフレッシュ・アンプにおいて同
一センス・リフレッシュ・アンプに属するトランスファ
トランジスタのゲート節点とフリ、プフロツプの共通ソ
ース節点との間に容量ｋ介在させることによって実現で
きる。あるいは同一センス・リフレッシュアンプに属す
るトランスファトランジスタのゲート節点とフリップフ
ロ１．プの入力となる節点との間に容歇金介在させても
良い。
不発明（（よる第１の実ＪＡ列を第２図に示す。
第２図の実施例はトランスファトランジスタＱ１及びＱ
２のゲートに電源電圧以上の電位を与えるため、１固々
のセンス・リフレッシュ・アンプ毎にＭＯ８素子Ｑｌｌ
と容量素子Ｃ１を設けたものである。この実施例によれ
ばトランスファトランジスタＱ１及びＱ２のゲート電位
は他のピット線の影響全党けないため、センスアンプ感
度が改善さｈる。
２のゲートに電源電圧以上の電位を与えるため、１固々
のセンス・リフレッシュ・アンプ毎にＭＯ８素子Ｑｌｌ
と容量素子Ｃ１を設けたものである。この実施例によれ
ばトランスファトランジスタＱ１及びＱ２のゲート電位
は他のピット線の影響全党けないため、センスアンプ感
度が改善さｈる。
第３図は本発明による第２の実施例である。これは第２
図で示したセンス・リフレッシュ・アンプを改善したも
のである。トランスファトランジスタＱ１及びＱ２のゲ
ートの電（＼″ｊ欠電貌電圧以上にヒげるだめの信号を
フリ、ｙプフロ、プの共通ソース節点電位としたもので
ある。センス・リフレッシュアンプ活性化後トランスフ
ァトランジスタＱｌ、Ｑ’２のゲート節点はＭＯ８素子
Ｑｌｌ でフ。
図で示したセンス・リフレッシュ・アンプを改善したも
のである。トランスファトランジスタＱ１及びＱ２のゲ
ートの電（＼″ｊ欠電貌電圧以上にヒげるだめの信号を
フリ、ｙプフロ、プの共通ソース節点電位としたもので
ある。センス・リフレッシュアンプ活性化後トランスフ
ァトランジスタＱｌ、Ｑ’２のゲート節点はＭＯ８素子
Ｑｌｌ でフ。
リチャージされ、フリップフロ、ツブの共通節点Ｎ１は
接地電位となっている。その後非活性時になると、クロ
ックφ４が接地電位とがり、ビ、ソト線がＭ、（ＪＳ素
子Ｑ９及びＱＩＯでプリチャージ全開始されると、節点
Ｎ１の電位も上昇し、力、ツブ１ノング容ｆｒｆ、Ｃ２
に介してトランスファトランジスタＱｌ。
接地電位となっている。その後非活性時になると、クロ
ックφ４が接地電位とがり、ビ、ソト線がＭ、（ＪＳ素
子Ｑ９及びＱＩＯでプリチャージ全開始されると、節点
Ｎ１の電位も上昇し、力、ツブ１ノング容ｆｒｆ、Ｃ２
に介してトランスファトランジスタＱｌ。
Ｑ２のゲート電位が上昇する。カップリング容置Ｃ２の
大きさを適当に選ぶことによりトランスファトランジス
タＱ１．Ｑ２のゲート電位を電源′市１位以−Ｆにする
ことができる。この場合不発Ｕ月の第１の実施例による
ものと比較して信号絆が１不滅るため高集積装置にとっ
てより好都合である。
大きさを適当に選ぶことによりトランスファトランジス
タＱ１．Ｑ２のゲート電位を電源′市１位以−Ｆにする
ことができる。この場合不発Ｕ月の第１の実施例による
ものと比較して信号絆が１不滅るため高集積装置にとっ
てより好都合である。
更にもう１点好都合なことがある。トランスファトラン
ジスタのゲートの電位がカップリング容量Ｃ２のためフ
リップフロップ活性化後電源電位よりＭ（ＪＳ素子Ｑｌ
ｌの閾値電圧ＶＴＩＩ分低下した電位となることである
。これはフリップフロップ活性化時ｕ５点Ａ１とＡＯと
の電位差が小さかったとき増幅後高′ｒｙ：位となる節
点の電位が低下することがあるが、例えば節点ＡＯの電
位が接地電位。
ジスタのゲートの電位がカップリング容量Ｃ２のためフ
リップフロップ活性化後電源電位よりＭ（ＪＳ素子Ｑｌ
ｌの閾値電圧ＶＴＩＩ分低下した電位となることである
。これはフリップフロップ活性化時ｕ５点Ａ１とＡＯと
の電位差が小さかったとき増幅後高′ｒｙ：位となる節
点の電位が低下することがあるが、例えば節点ＡＯの電
位が接地電位。
Ａ１の１する位が（電源電位） −（ＶＴ工、＋ＶＴ１
）以下に低下してもＭＯ８Ｏ８索子上１通せずビット線
Ｄ１の電位はプリチャージ電位に近く保たれる。
）以下に低下してもＭＯ８Ｏ８索子上１通せずビット線
Ｄ１の電位はプリチャージ電位に近く保たれる。
ここでＶＴｌばＭＯ８素子Ｑ１の１副値電圧である。
フリップフロップの活性化が早い、もしくはへ４Ｏ８素
子Ｑ５の能力を大きくして速く増幅を行う場合には特に
上記のような高電位側節点電位の低下が起き易い。この
場合でもその電位がＭＯ８素子Ｑ１の導通音引き越こさ
ない程度であればピット線の電位を引き落とさない増幅
ができる。即ち、メモリセルＣｓの情報のりフレッシー
がよシ良りなされることになる。特に高速化全めざして
噌幅全速める場合有効となる。
子Ｑ５の能力を大きくして速く増幅を行う場合には特に
上記のような高電位側節点電位の低下が起き易い。この
場合でもその電位がＭＯ８素子Ｑ１の導通音引き越こさ
ない程度であればピット線の電位を引き落とさない増幅
ができる。即ち、メモリセルＣｓの情報のりフレッシー
がよシ良りなされることになる。特に高速化全めざして
噌幅全速める場合有効となる。
第４図は本発明による第３の実施例でトランスファゲー
トの′市１位の動作原理は本発明の第２の実施例に酷似
している。１叩ち、トランスファトランジスタＱｌ、Ｑ
２のゲート電位のト荷及び０＜下を促すカップリング容
＠ ０２ 、 Ｃ３ｆセンスリフレッシ−アンプ節点と
の間に設けた例である。
トの′市１位の動作原理は本発明の第２の実施例に酷似
している。１叩ち、トランスファトランジスタＱｌ、Ｑ
２のゲート電位のト荷及び０＜下を促すカップリング容
＠ ０２ 、 Ｃ３ｆセンスリフレッシ−アンプ節点と
の間に設けた例である。
以上説、明した如く、本発明によればトランスファトラ
ンジスタのゲート節点を面したビット線相互の雑音金避
けることができ低雑音でかつりフレッシュ能力に優れた
センス・リフレッシ−アンプを実現することができｈｏ
ンジスタのゲート節点を面したビット線相互の雑音金避
けることができ低雑音でかつりフレッシュ能力に優れた
センス・リフレッシ−アンプを実現することができｈｏ
第１図は従来のセンスリフレッシュアンプである。第２
図は本発明の第１の実施例によるセンスリフレッシュア
ンプである。第３図及び第４図はそれぞれ本発明の第２
．ｆｆ１３の％ Ｉ′ｌｆｔ１例によるセンスリフレッ
シュアンプである。 Ｑｌ、Ｑ２．−・・−Ｑｌ １はＭＯ８素子、Ｃ５はメ
モＩＪ容ｊＬ ＣＲはレファレンスセル８％、Ｃ１゜Ｃ
２，Ｃ３，Ｃ４はカッリング容量、１月、 Ｊ−）ｏ、
Ａｔ。 ＡＯ，Ｎｌは節点基、φ１．φ２．φ２′、φ３．φ３
′。 φ４は信号。 ； 集１ 〆 φ３ φ２′ φ３′第Ｚ図
図は本発明の第１の実施例によるセンスリフレッシュア
ンプである。第３図及び第４図はそれぞれ本発明の第２
．ｆｆ１３の％ Ｉ′ｌｆｔ１例によるセンスリフレッ
シュアンプである。 Ｑｌ、Ｑ２．−・・−Ｑｌ １はＭＯ８素子、Ｃ５はメ
モＩＪ容ｊＬ ＣＲはレファレンスセル８％、Ｃ１゜Ｃ
２，Ｃ３，Ｃ４はカッリング容量、１月、 Ｊ−）ｏ、
Ａｔ。 ＡＯ，Ｎｌは節点基、φ１．φ２．φ２′、φ３．φ３
′。 φ４は信号。 ； 集１ 〆 φ３ φ２′ φ３′第Ｚ図
Claims (1)
- １トランジスタ型蓄積セルを使用した半導体記憶回路の
トランスファ・ゲート型センス・リフレッシュ・アンプ
回路において各センスリフレッシュアンプ毎にトランス
ファトランジスタのゲート節点を独立させて構成するこ
とを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156944A JPS5945693A (ja) | 1982-09-09 | 1982-09-09 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156944A JPS5945693A (ja) | 1982-09-09 | 1982-09-09 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945693A true JPS5945693A (ja) | 1984-03-14 |
Family
ID=15638752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156944A Pending JPS5945693A (ja) | 1982-09-09 | 1982-09-09 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945693A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276194A (ja) * | 1988-09-12 | 1990-03-15 | Toshiba Corp | ダイナミック型メモリ |
| JPH0650630A (ja) * | 1991-02-14 | 1994-02-25 | Mitsubishi Motors Corp | 保冷車用冷凍コンプレッサの制御方式 |
| JPH10302469A (ja) * | 1997-04-25 | 1998-11-13 | Fujitsu Ltd | 半導体記憶装置 |
-
1982
- 1982-09-09 JP JP57156944A patent/JPS5945693A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276194A (ja) * | 1988-09-12 | 1990-03-15 | Toshiba Corp | ダイナミック型メモリ |
| JPH0650630A (ja) * | 1991-02-14 | 1994-02-25 | Mitsubishi Motors Corp | 保冷車用冷凍コンプレッサの制御方式 |
| JPH10302469A (ja) * | 1997-04-25 | 1998-11-13 | Fujitsu Ltd | 半導体記憶装置 |
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