JPS5942693A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPS5942693A JPS5942693A JP57152055A JP15205582A JPS5942693A JP S5942693 A JPS5942693 A JP S5942693A JP 57152055 A JP57152055 A JP 57152055A JP 15205582 A JP15205582 A JP 15205582A JP S5942693 A JPS5942693 A JP S5942693A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- bit line
- transistors
- bit lines
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、１トランジスタ型ダイナミツクメモリ装置に
用いられるセンスアンプ回路に関するものである。
用いられるセンスアンプ回路に関するものである。
従来この種のセンスアンプ回路においては、外部アドレ
ス信号に応じて選択されたメモリセルがビット線に接続
されることによシ、該メモリセルにたくわ見られた電位
がビット線対に与える微小な電位差を検出する機能と、
検出された電位差を増幅し上記メモリセルに書込むレベ
ルを保障する機能の双方を備えているが、上述の２つの
機能全十分満たしかつ高密度の集積が可能であるような
簡単な回路構成とすることはきわめて困難であった。
ス信号に応じて選択されたメモリセルがビット線に接続
されることによシ、該メモリセルにたくわ見られた電位
がビット線対に与える微小な電位差を検出する機能と、
検出された電位差を増幅し上記メモリセルに書込むレベ
ルを保障する機能の双方を備えているが、上述の２つの
機能全十分満たしかつ高密度の集積が可能であるような
簡単な回路構成とすることはきわめて困難であった。
以下図面を用いて詳細に説明する。第１図は従来もちい
られているセンスアンプ回路をワード線。
られているセンスアンプ回路をワード線。
ビット線、メモリセル等を含めて示している。
第１図において、Ｌ、、Ｂ２はそれぞれワード線及びダ
ミーワード線’！ｒ、Ｂ□及びＢ２は同じセンスアンプ
に接線された一対のビット線金示す。ま几、トランジス
タＱ９及びＱｌ。はそれぞれドレイン金ビット線Ｂ１及
びＢ２に、ゲートヲワード線Ｌ１及びダミーワード線Ｌ
２に、ソースをメモリセルＣ３及びリフ・ｒワンスセル
Ｃ４の一方の電極に接続されている。メモリセルＣ３及
びリファレンスセルＣ４の他方の電極は接地されている
。トランジスタＱ１１Ｑ２１Ｑａ 、Ｑ４ 、Ｑ５ 、
Ｑｅ 、Ｑ７ 、Ｑｓ及びコンデンサＣ，、Ｃ２テ構成
される回路がセンスアンプ回路でｉ、ｂｏ ）ランジス
タＱ３及びＱ、はそれぞれドレイ／を電源端子、ゲート
を節点Ｎ１及びＮ２、ソースをビット線Ｂ１及びＢ、に
接続され、トランジスタＱｓ及びＱ６は互いのゲートと
ソースが交差接続され、ドレインはそれぞれ節点Ｎ１及
びＮ２へ、ソースはビット線Ｂ１及びＢ２に接続されて
いる。トランジスタＱ７及びＱ８はドレインｔそれぞれ
ビット線Ｂ工及びＢ２に、ソースは信号φ２端子に接続
され互いのゲートとドレインは交差接続されている。コ
ンデンサＣ１及びＣ２はそれぞれ一方の電極が節点Ｎ１
及びＮ２に他方の電極は信号φ３端子に接続される。ト
ランジスタＱｌ、Ｑ２・Ｑ１１１Ｑ１２及びＱｌ３はフ
゛１ノチャージのためのトランジスタであり、トランジ
スタＱｌ 及びＱ２はそれぞれドレインを電源端子、
ゲートを信号φ１端子、ソースを節点Ｎ１及びＮ２に接
続され、トランジスタＱｌｌ及びＱｌ２はそれぞれドレ
イン全電源端子、ゲート音信号φ１端子、ソース全ビッ
トｍＢ１及びＢ２に接続され、トランジスタＱｔａはド
レインがトランジスタＱ１ｏのソース及びリファレンス
セルＣ４の一方の電極と共通接続され、ゲ・−トゆ信号
φ１端子にソースは接地される。
ミーワード線’！ｒ、Ｂ□及びＢ２は同じセンスアンプ
に接線された一対のビット線金示す。ま几、トランジス
タＱ９及びＱｌ。はそれぞれドレイン金ビット線Ｂ１及
びＢ２に、ゲートヲワード線Ｌ１及びダミーワード線Ｌ
２に、ソースをメモリセルＣ３及びリフ・ｒワンスセル
Ｃ４の一方の電極に接続されている。メモリセルＣ３及
びリファレンスセルＣ４の他方の電極は接地されている
。トランジスタＱ１１Ｑ２１Ｑａ 、Ｑ４ 、Ｑ５ 、
Ｑｅ 、Ｑ７ 、Ｑｓ及びコンデンサＣ，、Ｃ２テ構成
される回路がセンスアンプ回路でｉ、ｂｏ ）ランジス
タＱ３及びＱ、はそれぞれドレイ／を電源端子、ゲート
を節点Ｎ１及びＮ２、ソースをビット線Ｂ１及びＢ、に
接続され、トランジスタＱｓ及びＱ６は互いのゲートと
ソースが交差接続され、ドレインはそれぞれ節点Ｎ１及
びＮ２へ、ソースはビット線Ｂ１及びＢ２に接続されて
いる。トランジスタＱ７及びＱ８はドレインｔそれぞれ
ビット線Ｂ工及びＢ２に、ソースは信号φ２端子に接続
され互いのゲートとドレインは交差接続されている。コ
ンデンサＣ１及びＣ２はそれぞれ一方の電極が節点Ｎ１
及びＮ２に他方の電極は信号φ３端子に接続される。ト
ランジスタＱｌ、Ｑ２・Ｑ１１１Ｑ１２及びＱｌ３はフ
゛１ノチャージのためのトランジスタであり、トランジ
スタＱｌ 及びＱ２はそれぞれドレインを電源端子、
ゲートを信号φ１端子、ソースを節点Ｎ１及びＮ２に接
続され、トランジスタＱｌｌ及びＱｌ２はそれぞれドレ
イン全電源端子、ゲート音信号φ１端子、ソース全ビッ
トｍＢ１及びＢ２に接続され、トランジスタＱｔａはド
レインがトランジスタＱ１ｏのソース及びリファレンス
セルＣ４の一方の電極と共通接続され、ゲ・−トゆ信号
φ１端子にソースは接地される。
ここで第１図中にもちいられているトランジスタはすべ
て電源電圧（以下Ｖ。０と略す）と同じ極性のしきい値
電圧（以下ＶＴＥと略す）をもつエンハンスメント型Ｍ
ＯＳトランジスタである。
て電源電圧（以下Ｖ。０と略す）と同じ極性のしきい値
電圧（以下ＶＴＥと略す）をもつエンハンスメント型Ｍ
ＯＳトランジスタである。
第２図は第１図の回路の駆動信号及び各部節点の電位変
化を示す波形図である。各部の電位変化においては便宜
上メモリセルＣ３に高電位かたくわえられているものと
して示してあり、また、信号φ２及びφ３は高電位とし
てｖｃｃ會、低電位として接地電位をもつものとし、信
号φ１は高■、位としておおむね（ｖｃｃ ＋ＶＴａ）
％低電位として零電位上もつものとする。以下第１図
の回路の動作全説明する。
化を示す波形図である。各部の電位変化においては便宜
上メモリセルＣ３に高電位かたくわえられているものと
して示してあり、また、信号φ２及びφ３は高電位とし
てｖｃｃ會、低電位として接地電位をもつものとし、信
号φ１は高■、位としておおむね（ｖｃｃ ＋ＶＴａ）
％低電位として零電位上もつものとする。以下第１図
の回路の動作全説明する。
はじめにメモリが非活性状態にあるとき、信号φ１は高
電位であるめ節点Ｎ１及びＮ２、ビット線Ｂ１及びＢ２
はトランジスタＱｌＩＱ２１ＱＩＩ及び（ｈｇによ導通
されている。メモリが活性化されアドレス信号が入力さ
れると、信号φ１が高電位から低電位へ変化しつづいて
入力されたアドレス信号に応じて選択されたワード線Ｌ
□及びダミーワード線Ｌ２が低電位から高電位へ変化す
る。ワードｆｔａＬｓ及びダミーワード線Ｌ２が高電位
になると、トランジスタＱ、及びＱｌ。がオン状態とな
り、メモリセルＣ３及ヒリフアレンスセルＣ４がそれぞ
れビット線Ｂ８及びＢ２と導通する。
電位であるめ節点Ｎ１及びＮ２、ビット線Ｂ１及びＢ２
はトランジスタＱｌＩＱ２１ＱＩＩ及び（ｈｇによ導通
されている。メモリが活性化されアドレス信号が入力さ
れると、信号φ１が高電位から低電位へ変化しつづいて
入力されたアドレス信号に応じて選択されたワード線Ｌ
□及びダミーワード線Ｌ２が低電位から高電位へ変化す
る。ワードｆｔａＬｓ及びダミーワード線Ｌ２が高電位
になると、トランジスタＱ、及びＱｌ。がオン状態とな
り、メモリセルＣ３及ヒリフアレンスセルＣ４がそれぞ
れビット線Ｂ８及びＢ２と導通する。
一対のビット線Ｂ１とＢ、は互いに等しい容量をもち、
ｔ＊、メモリセルＣ３とリファレンスセルＣ４はその容
量比がおおむね２：１になるように設定されているため
、メモリセルＣ３及びリファレンスセルＣ１が導通され
た後のビットａＢ１及びＢ２の電位は容量分割によシメ
モリセルＣ３に高電位かたくわえられていれば、ビット
線Ｂ０の方がビット線Ｂ２より高電位となシ、メモリセ
ルＣ３に低電位かたくわえられていればその逆にビット
線Ｂ２ の方が高電位となる。
ｔ＊、メモリセルＣ３とリファレンスセルＣ４はその容
量比がおおむね２：１になるように設定されているため
、メモリセルＣ３及びリファレンスセルＣ１が導通され
た後のビットａＢ１及びＢ２の電位は容量分割によシメ
モリセルＣ３に高電位かたくわえられていれば、ビット
線Ｂ０の方がビット線Ｂ２より高電位となシ、メモリセ
ルＣ３に低電位かたくわえられていればその逆にビット
線Ｂ２ の方が高電位となる。
一般にビット線とメモリセルの容量比はおおむね１０：
１程度であり、ピット線対向の電位差は通常きわめて微
少なものとなる。ここで、メモリセルＣ３に高電位かた
くわえられているとすれば、ビットａＢｔはビットａＢ
２より高電位となり信号φ２が高電位から低電位に変化
するとトランジスタＱ７及びＱ８で構成されるフリップ
フロップによシその差電圧が拡大される。ビット線Ｂ１
及びＢ２の電位が等しいかもしくはその電位差がｖＴＥ
以下の場合は、トランジスタＱｓ及びＱ、は共にゲーＭ
ｌ圧がソース電圧より７７８以上は高くないためにオフ
状態であり、節点Ｎ１及びＮ２の１位は変化しない。
１程度であり、ピット線対向の電位差は通常きわめて微
少なものとなる。ここで、メモリセルＣ３に高電位かた
くわえられているとすれば、ビットａＢｔはビットａＢ
２より高電位となり信号φ２が高電位から低電位に変化
するとトランジスタＱ７及びＱ８で構成されるフリップ
フロップによシその差電圧が拡大される。ビット線Ｂ１
及びＢ２の電位が等しいかもしくはその電位差がｖＴＥ
以下の場合は、トランジスタＱｓ及びＱ、は共にゲーＭ
ｌ圧がソース電圧より７７８以上は高くないためにオフ
状態であり、節点Ｎ１及びＮ２の１位は変化しない。
トランジスタＱ７及びＱ８によシ構成されるスリップフ
ロップによりビット線対間の電位差が増幅されビット線
Ｂ０の電位がビット線Ｂ２の電位よりｖＴΣ以上高くな
ると、トランジスタＱ６はゲート電圧がソース電圧より
ＶＴＥ以上高くなるためにオン状態となり、節点Ｎ２と
ビット線Ｂ２は導通し同電位となる。一方トランジスタ
Ｑ５は逆にゲート電圧がソース電圧よりＶＴＫ以上低く
なシオフ状態のままである。
ロップによりビット線対間の電位差が増幅されビット線
Ｂ０の電位がビット線Ｂ２の電位よりｖＴΣ以上高くな
ると、トランジスタＱ６はゲート電圧がソース電圧より
ＶＴＥ以上高くなるためにオン状態となり、節点Ｎ２と
ビット線Ｂ２は導通し同電位となる。一方トランジスタ
Ｑ５は逆にゲート電圧がソース電圧よりＶＴＫ以上低く
なシオフ状態のままである。
ビット線Ｂ１及びＢ２間の電位差は、トランジスタＱ１
及びＣ８で構成されるフリップフロップにより増幅され
低電位である方のビット線Ｂ２はやがて零電位となる。
及びＣ８で構成されるフリップフロップにより増幅され
低電位である方のビット線Ｂ２はやがて零電位となる。
一方高電位である方のビット線Ｂ１の電位はビット線Ｂ
２の電位をゲート電位とするトランジスタＣ７ｅ介して
、ビット線Ｂ２の電位が零電位になるまでの間に流れる
電流により多少低下するがおおむね高電位を保つ。
２の電位をゲート電位とするトランジスタＣ７ｅ介して
、ビット線Ｂ２の電位が零電位になるまでの間に流れる
電流により多少低下するがおおむね高電位を保つ。
その後、信号φ３が高電位となるとコンデンサＣ１及び
Ｃ２による容量結合により、節点Ｎ１ 及びＮ２の電
位が上昇しようとするが節点Ｎ２はトランジスタＱ６及
びＣ８がオン状態であるため零電位のままであり、ピン
ト線Ｂ２の電位も零電位のままである。これに対して節
点Ｎ１の電位はトランジスタＱ５及びＣ７がオフ状態で
あるために電位が上昇しく Ｖｃｃ ＋ Ｖｒｇ）以上
の電位となるために節点Ｎ１の電位をゲート電位とする
トランジスタＱ３によりビット線Ｂ０の電位はｖｃｃ
となる。したがってワード線し１ヲ高電位とすればメ
モリセルＣ３に（■０゜ＶＴＥ ）の電位を高電位とし
て書込むことができる。
Ｃ２による容量結合により、節点Ｎ１ 及びＮ２の電
位が上昇しようとするが節点Ｎ２はトランジスタＱ６及
びＣ８がオン状態であるため零電位のままであり、ピン
ト線Ｂ２の電位も零電位のままである。これに対して節
点Ｎ１の電位はトランジスタＱ５及びＣ７がオフ状態で
あるために電位が上昇しく Ｖｃｃ ＋ Ｖｒｇ）以上
の電位となるために節点Ｎ１の電位をゲート電位とする
トランジスタＱ３によりビット線Ｂ０の電位はｖｃｃ
となる。したがってワード線し１ヲ高電位とすればメ
モリセルＣ３に（■０゜ＶＴＥ ）の電位を高電位とし
て書込むことができる。
しかしここで、メモリセルＣ３に高電位としてたくわえ
られている電位が十分高い電位でないと、ビット線対Ｂ
１及びＢ２間に生ずる電位差は、きわめて小さいものと
なるために、トランジスタＱ７及びＣ８で構成されるフ
リップフロップにより増幅されるピッ）ＨＢｌ及びＢ２
間の電位差が十分大きくならないうちに低電位側である
ビット線Ｂ２の電位が（Ｖｏｏ−ＶＴゆ）以下になると
、トランジスタＱ４はドレインとゲートがｖｃｃｌ
ソースがビット線Ｂ２に接続されているためオン状態と
なり、ビット線Ｂ１及びＢ２間の電位差が増幅されるの
ｔさまたげる様に動作する。よって、従来のセンスアン
プ回路においては、検出可能な最小の電位差は大きな値
となり、従ってまた消費電力も大きくなるという欠点を
もっている。
られている電位が十分高い電位でないと、ビット線対Ｂ
１及びＢ２間に生ずる電位差は、きわめて小さいものと
なるために、トランジスタＱ７及びＣ８で構成されるフ
リップフロップにより増幅されるピッ）ＨＢｌ及びＢ２
間の電位差が十分大きくならないうちに低電位側である
ビット線Ｂ２の電位が（Ｖｏｏ−ＶＴゆ）以下になると
、トランジスタＱ４はドレインとゲートがｖｃｃｌ
ソースがビット線Ｂ２に接続されているためオン状態と
なり、ビット線Ｂ１及びＢ２間の電位差が増幅されるの
ｔさまたげる様に動作する。よって、従来のセンスアン
プ回路においては、検出可能な最小の電位差は大きな値
となり、従ってまた消費電力も大きくなるという欠点を
もっている。
本発明の目的は、電源と反対の極性のしきい値電圧（以
下ＶＴＤと略す）をもつデプレッション型トランジスタ
金もちいることにより、上記欠点を解消し、高密度集積
の可能力高感度のセンスアンプ回路を提供することにあ
る。
下ＶＴＤと略す）をもつデプレッション型トランジスタ
金もちいることにより、上記欠点を解消し、高密度集積
の可能力高感度のセンスアンプ回路を提供することにあ
る。
本発明によるセンスアンプ回路は、互いにゲートとソー
スが交差接続され、ソース及びドレインがそれぞれビッ
ト線対及びプルアップ回路節点対に接続された２個のデ
プレッション型トランジスタを含むことからなっている
。
スが交差接続され、ソース及びドレインがそれぞれビッ
ト線対及びプルアップ回路節点対に接続された２個のデ
プレッション型トランジスタを含むことからなっている
。
以下、本発明について図面を参照し詳細に説明する。
第３図に本発明の一実施例の回路図を示す。なお第１図
に示した従来例の回路と同じ機能のものには同一参照記
号を付しである。なお、この図はセンスアンプ回路のみ
を示しである。
に示した従来例の回路と同じ機能のものには同一参照記
号を付しである。なお、この図はセンスアンプ回路のみ
を示しである。
第３図において、コンデンサＣ１及びＣ２は一方の電極
を信号φ３端子に、他方の電極ｔそれぞれ節点Ｎ１及び
Ｎ２に接続され、トランジスタＱ３及びＣ４はドレイン
を電極端子に、ゲートをそれぞれ節点Ｎ、及びＮ２に、
ソースをそれぞれビット線Ｂ１ 及びＢ２に接続されて
いる。トランジスタＱ ｓ’及びＱｓ’はそれぞれドレ
インを節点Ｎ□及びＮ２に、ソースをピッ）ｉ！ｓＢ１
及びＢ２に接続され、また互いのゲートとソースはり差
接続されている。トランジスタＱ７及びＣ８はドレイン
をそれぞれビット線Ｂ１及びＢ２に接続され、ソースは
共通接続されて信号φ２端子に接続され、また互いのド
レインとゲートは変互に接続されてソリツブフロップｆ
ｄｌｔ成しテいる。又、トランジスタＱｓ 、Ｃ４、Ｃ
７及びＣ８はエンハンスメントＷＭＯ８）ランジスタで
あり、）・ランジスタＱ５及びＣ６はデプレッション型
ＭＯ８）ランジスタである。
を信号φ３端子に、他方の電極ｔそれぞれ節点Ｎ１及び
Ｎ２に接続され、トランジスタＱ３及びＣ４はドレイン
を電極端子に、ゲートをそれぞれ節点Ｎ、及びＮ２に、
ソースをそれぞれビット線Ｂ１ 及びＢ２に接続されて
いる。トランジスタＱ ｓ’及びＱｓ’はそれぞれドレ
インを節点Ｎ□及びＮ２に、ソースをピッ）ｉ！ｓＢ１
及びＢ２に接続され、また互いのゲートとソースはり差
接続されている。トランジスタＱ７及びＣ８はドレイン
をそれぞれビット線Ｂ１及びＢ２に接続され、ソースは
共通接続されて信号φ２端子に接続され、また互いのド
レインとゲートは変互に接続されてソリツブフロップｆ
ｄｌｔ成しテいる。又、トランジスタＱｓ 、Ｃ４、Ｃ
７及びＣ８はエンハンスメントＷＭＯ８）ランジスタで
あり、）・ランジスタＱ５及びＣ６はデプレッション型
ＭＯ８）ランジスタである。
第４図は第３図の回路の駆動信号及び各部節点の市１位
の変化を示す波形図である。なお信号φ２及びφ３は高
電位としてｖｃｏｌ 低電位として零電位をもつもの
とする。
の変化を示す波形図である。なお信号φ２及びφ３は高
電位としてｖｃｏｌ 低電位として零電位をもつもの
とする。
以下に、第３図に示す回路の動作全説明する。
メモリが非活性であるときは、上述の第１図の回路と同
様にビットｆ（９ｎ １及びＢ２はｖｃｃにプリチーデ
ージされており、トランジスタＱ’ｓ及びＱ″６は負の
しきい値金もつためにメン状態にあり、節点Ｎ。
様にビットｆ（９ｎ １及びＢ２はｖｃｃにプリチーデ
ージされており、トランジスタＱ’ｓ及びＱ″６は負の
しきい値金もつためにメン状態にあり、節点Ｎ。
及びＮ２もＶｃｃにプリチャージされている。
メモリが活性化されると、メモリセルにたくわえられた
電位によりビット線Ｂ□及びＢ２間に差電圧が生じる。
電位によりビット線Ｂ□及びＢ２間に差電圧が生じる。
ここでは便宜上ビット線Ｂ１の方がピント線Ｂ２より高
雷５位であるとする。信号φ２が高電位から低電位に変
化すると、トランジスタＱ７及びＣ８で構成されるフリ
ップフロップがビット線Ｂ１及びＢ２間の電位差を増幅
するが、ビット線Ｂ１及びＢ２間の電位差がトランジス
タＱ’ｓ ＋ Ｑ’６のしきい値電圧Ｉ ＶＴＤ ｌ以
下でおれば、トランジスタＱ’ｓ及びＱ’ａは共にオン
状態であυ、したがって、節点Ｎ□及びＮ２はそれぞれ
ビット線Ｂ１及びＢ２と同電位である。したがって、ビ
ット線対間の電位差がきわめて微小であり、ビット線対
間の電位差が十分増幅されないうちに低電位でおる方の
ビット線Ｂ２の電位がｖｃｏより ｖ’ｒｐ；以上低下
してもトランジスタＱ４は節点Ｎ２とビット線Ｂ２が同
電位であるためにオフ状態であり、第１図で示した従来
例とことなり電位差の増幅をさまたげることはない。ビ
ット線間の電位差がＩＶＴＤＩ 以上になると、トラ
ンジスタＱ’ａはオン状態のままでおるが、トランジス
タＱ’５はオフ状態となり、節点Ｎ、に高電位が保持さ
れる。
雷５位であるとする。信号φ２が高電位から低電位に変
化すると、トランジスタＱ７及びＣ８で構成されるフリ
ップフロップがビット線Ｂ１及びＢ２間の電位差を増幅
するが、ビット線Ｂ１及びＢ２間の電位差がトランジス
タＱ’ｓ ＋ Ｑ’６のしきい値電圧Ｉ ＶＴＤ ｌ以
下でおれば、トランジスタＱ’ｓ及びＱ’ａは共にオン
状態であυ、したがって、節点Ｎ□及びＮ２はそれぞれ
ビット線Ｂ１及びＢ２と同電位である。したがって、ビ
ット線対間の電位差がきわめて微小であり、ビット線対
間の電位差が十分増幅されないうちに低電位でおる方の
ビット線Ｂ２の電位がｖｃｏより ｖ’ｒｐ；以上低下
してもトランジスタＱ４は節点Ｎ２とビット線Ｂ２が同
電位であるためにオフ状態であり、第１図で示した従来
例とことなり電位差の増幅をさまたげることはない。ビ
ット線間の電位差がＩＶＴＤＩ 以上になると、トラ
ンジスタＱ’ａはオン状態のままでおるが、トランジス
タＱ’５はオフ状態となり、節点Ｎ、に高電位が保持さ
れる。
トランジスタＱ７及びＣ８からなるフリップフロップに
より、ピノ）ｇＢ、の電位はｖｃｏよシ多少は低い高電
位、節点Ｎ１はビット線Ｂ工とほぼ同電位、ビット線Ｂ
２及び節点Ｎ２は零電位となる。信号φ３が低電位から
高電位になると、ビット線Ｂ２ 及び節点Ｎ２はトラン
ジスタＱ’ｅ及びＱＢがオン状態にあるため、零電位の
ままであるが、一方節点Ｎ１ はトランジスタＱ’ｓ及
びＣ７がオフ状態にあるために、コンデンサＣ１による
容量結合によって電位が上昇しおおむね（ｖｃ ｃ ＋
Ｙｒｇ ）以上に上昇するため、トランジスタＱ３が
オン状態となシビット線Ｂ１の電位はｖｃｃまで上昇す
る。
より、ピノ）ｇＢ、の電位はｖｃｏよシ多少は低い高電
位、節点Ｎ１はビット線Ｂ工とほぼ同電位、ビット線Ｂ
２及び節点Ｎ２は零電位となる。信号φ３が低電位から
高電位になると、ビット線Ｂ２ 及び節点Ｎ２はトラン
ジスタＱ’ｅ及びＱＢがオン状態にあるため、零電位の
ままであるが、一方節点Ｎ１ はトランジスタＱ’ｓ及
びＣ７がオフ状態にあるために、コンデンサＣ１による
容量結合によって電位が上昇しおおむね（ｖｃ ｃ ＋
Ｙｒｇ ）以上に上昇するため、トランジスタＱ３が
オン状態となシビット線Ｂ１の電位はｖｃｃまで上昇す
る。
上述の説明より明らかなように、第３図に示す本発明の
一実施例によるセンスアンプ回路は、適切なデプレッシ
ョン型トランジスタＱ′５．Ｑ′６のしきい値電圧ＶＴ
Ｄ ’に定めることによシ第１図に示す従来例と比較し
てよシ小さなビット線間の電位差を検出することが可能
であシ、かつ構成するトランジスタ数は第１図のトラン
ジスタＱ１．Ｑ２が不要となり、更に必要な駆動信号と
して第１図に示すφ□が不要となるなど高密度集積に適
した高感度のセンスアンプ回路であることが分る。
一実施例によるセンスアンプ回路は、適切なデプレッシ
ョン型トランジスタＱ′５．Ｑ′６のしきい値電圧ＶＴ
Ｄ ’に定めることによシ第１図に示す従来例と比較し
てよシ小さなビット線間の電位差を検出することが可能
であシ、かつ構成するトランジスタ数は第１図のトラン
ジスタＱ１．Ｑ２が不要となり、更に必要な駆動信号と
して第１図に示すφ□が不要となるなど高密度集積に適
した高感度のセンスアンプ回路であることが分る。
なおこれまでの説明は、トランジスタとしてＮチャンネ
ルＭＯ８）ランジスタを取シ上げたけれども、本発明は
ＰチャンネルＭＯ８）ランジスタ更には一般にＭＩＳ）
ランジスタを用いた回路にも適用できることは言うまで
もない。
ルＭＯ８）ランジスタを取シ上げたけれども、本発明は
ＰチャンネルＭＯ８）ランジスタ更には一般にＭＩＳ）
ランジスタを用いた回路にも適用できることは言うまで
もない。
以上、詳細に説明したとおシ、本発明によれば上述の構
成により、従来よりも少ない素子と駆動信号とでかつ安
定に動作する回路が得られるので、高密度集積に適した
高感度のセンスアンプ回路を得ることができその効果は
大である。
成により、従来よりも少ない素子と駆動信号とでかつ安
定に動作する回路が得られるので、高密度集積に適した
高感度のセンスアンプ回路を得ることができその効果は
大である。
第１図は従来例のセンスアンプ回路の回路図金ワード線
、メモリセル等を含めて示したものであり、第２図はｔ
ｓ１図の回路の駆動信号及びに節点の電位変化を示す波
形図、第３図は本発明の一実施例の回路図、第４図は第
３図の回路の駆動信号及び節点の電位変化を示す波形図
である。 Ｑ１〜Ｑ□、・・・・・・エンハンスメントＷＮチャン
ネルＭＯＳトランジスタｓ Ｑ’ｓ ＋ Ｑ’ａ・・
・・・・ディプレッション型ＮチャンネルＭＯ８）ラン
ジスク、ＣＩ ＊ ０２・・・・・・コンデンサ％ Ｃ
３・・・・・・メモリセル、Ｃ４・・・・・・リファレ
ンスセル、Ｎ、、Ｎ２・・・・・・節点、φ１〜φ３・
・・・・・駆動信号、Ｂ、、Ｂ２・・・・・・ビット線
、Ｔ、１・・・・・・ワード線、Ｂ２・・・・・・ダミ
ーワード線。
、メモリセル等を含めて示したものであり、第２図はｔ
ｓ１図の回路の駆動信号及びに節点の電位変化を示す波
形図、第３図は本発明の一実施例の回路図、第４図は第
３図の回路の駆動信号及び節点の電位変化を示す波形図
である。 Ｑ１〜Ｑ□、・・・・・・エンハンスメントＷＮチャン
ネルＭＯＳトランジスタｓ Ｑ’ｓ ＋ Ｑ’ａ・・
・・・・ディプレッション型ＮチャンネルＭＯ８）ラン
ジスク、ＣＩ ＊ ０２・・・・・・コンデンサ％ Ｃ
３・・・・・・メモリセル、Ｃ４・・・・・・リファレ
ンスセル、Ｎ、、Ｎ２・・・・・・節点、φ１〜φ３・
・・・・・駆動信号、Ｂ、、Ｂ２・・・・・・ビット線
、Ｔ、１・・・・・・ワード線、Ｂ２・・・・・・ダミ
ーワード線。
Claims (1)
- １トランジスタ型ダイナミツクメモリ装置に用いられる
センスアンプ回路において、互いにゲートとソースが交
差接続され、ソース及びドレインはそれぞれビット線対
及びプルアップ回路節点対に接続され九２個のデプレッ
ション型トランジスタ金含むこと全特徴とするセンスア
ンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152055A JPS5942693A (ja) | 1982-09-01 | 1982-09-01 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152055A JPS5942693A (ja) | 1982-09-01 | 1982-09-01 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5942693A true JPS5942693A (ja) | 1984-03-09 |
Family
ID=15532056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152055A Pending JPS5942693A (ja) | 1982-09-01 | 1982-09-01 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942693A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6122494A (ja) * | 1984-07-10 | 1986-01-31 | Nec Corp | アクテイブプルアツプ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120238A (en) * | 1977-03-29 | 1978-10-20 | Mitsubishi Electric Corp | Semiconductor amplifier |
| JPS5730192A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Sense amplifying circuit |
-
1982
- 1982-09-01 JP JP57152055A patent/JPS5942693A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120238A (en) * | 1977-03-29 | 1978-10-20 | Mitsubishi Electric Corp | Semiconductor amplifier |
| JPS5730192A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Sense amplifying circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0252358B2 (ja) * | 1982-12-22 | 1990-11-13 | Fujitsu Ltd | |
| JPS6122494A (ja) * | 1984-07-10 | 1986-01-31 | Nec Corp | アクテイブプルアツプ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4070590A (en) | Sensing circuit for memory cells | |
| JPS6032912B2 (ja) | Ｃｍｏｓセンスアンプ回路 | |
| JPS5938670B2 (ja) | 差信号増巾回路 | |
| JPS5922316B2 (ja) | ダイナミツクメモリ装置 | |
| JP3813400B2 (ja) | 半導体記憶装置 | |
| JPS6011393B2 (ja) | 感知増幅器 | |
| JPS592118B2 (ja) | 増巾回路 | |
| JPS5942693A (ja) | センスアンプ回路 | |
| JPS5925311B2 (ja) | 感知増幅器 | |
| JPS6016035B2 (ja) | 増巾回路 | |
| JPS6149760B2 (ja) | ||
| JP3319427B2 (ja) | 半導体メモリ装置 | |
| JPS6043294A (ja) | 半導体メモリ装置 | |
| JPS59210589A (ja) | 半導体記憶装置 | |
| JPH04298896A (ja) | 半導体記憶装置 | |
| JPS63877B2 (ja) | ||
| JPS586233B2 (ja) | メモリ | |
| JPS598909B2 (ja) | 感知増巾器 | |
| JPS5935115B2 (ja) | 感知増幅回路 | |
| JPS5945693A (ja) | メモリ回路 | |
| JPS622395B2 (ja) | ||
| JPH029084A (ja) | ダイナミックｒａｍ | |
| JPH0636317B2 (ja) | 差動増幅器 | |
| JPH03259493A (ja) | 半導体記憶装置 | |
| JPS6058558B2 (ja) | 半導体記憶装置 |