JPS5935115B2 - 感知増幅回路 - Google Patents
感知増幅回路Info
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- JPS5935115B2 JPS5935115B2 JP52035800A JP3580077A JPS5935115B2 JP S5935115 B2 JPS5935115 B2 JP S5935115B2 JP 52035800 A JP52035800 A JP 52035800A JP 3580077 A JP3580077 A JP 3580077A JP S5935115 B2 JPS5935115 B2 JP S5935115B2
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- JP
- Japan
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- transistor
- transistors
- gate
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- digit
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- 230000008878 coupling Effects 0.000 claims description 10
- 238000010168 coupling process Methods 0.000 claims description 10
- 238000005859 coupling reaction Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000015654 memory Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタによつて
構成された増幅回路に関するもので、特に微小差信号を
増幅する感知増幅回路に関するものである。
構成された増幅回路に関するもので、特に微小差信号を
増幅する感知増幅回路に関するものである。
集積化メモリとしては、メモリが大容量化されるに従い
、メモリセルの面積がもつとも小さくなる１トランジス
タ型メモリセルが多用されるようになつた。
、メモリセルの面積がもつとも小さくなる１トランジス
タ型メモリセルが多用されるようになつた。
１トランジスタ型メモリでは、そのメモリセルに蓄えら
れていた情報（以下単にセル情報という）は、その読み
出しに際しディジット線にＯ、ＩＶ程度の小さな電位変
化しか起さないため、この微小信号を増幅する増幅回路
が必要となつてくる。
れていた情報（以下単にセル情報という）は、その読み
出しに際しディジット線にＯ、ＩＶ程度の小さな電位変
化しか起さないため、この微小信号を増幅する増幅回路
が必要となつてくる。
従来からよく知られている１トランジスタ型メモリの感
知増幅回路はフリップフロップから構成されており、例
えば、アイ・イー ・イー ・イー ・ジヤーナルオブ
ソリツドスチートサーキツツ（ ＩＥＥＥ−ＪＯＵＲＮ
ＡＬＯＦＳＯＬＩＤ一ＳＴＡＴＥＣＩＲＣＵＩＴＳ）誌
、ＳＣ−１０巻、第５号、第２５５〜２６１頁（１９７
５年１０月発行）所載の゛”ｌトランジスタセルＭＯＳ
ＲＡＭの周辺回路゜”（’”ＰｅｒｉｆｅｒａｌＣｉｒ
ｃｕｉｔｓｆｏｒＯｎｅ−ＴｒａｎｓｉｓｔｏｒＣｅｌ
ｌＭＯＳＲＡＭ′ｓ”゜）と題するフオス（Ｒ、Ｃ、Ｆ
ＯＳＳ）氏の論文に記述されている第１図のような感知
増幅回路がある。
知増幅回路はフリップフロップから構成されており、例
えば、アイ・イー ・イー ・イー ・ジヤーナルオブ
ソリツドスチートサーキツツ（ ＩＥＥＥ−ＪＯＵＲＮ
ＡＬＯＦＳＯＬＩＤ一ＳＴＡＴＥＣＩＲＣＵＩＴＳ）誌
、ＳＣ−１０巻、第５号、第２５５〜２６１頁（１９７
５年１０月発行）所載の゛”ｌトランジスタセルＭＯＳ
ＲＡＭの周辺回路゜”（’”ＰｅｒｉｆｅｒａｌＣｉｒ
ｃｕｉｔｓｆｏｒＯｎｅ−ＴｒａｎｓｉｓｔｏｒＣｅｌ
ｌＭＯＳＲＡＭ′ｓ”゜）と題するフオス（Ｒ、Ｃ、Ｆ
ＯＳＳ）氏の論文に記述されている第１図のような感知
増幅回路がある。
以下説明は簡単のためすべてＮチャンネルＭＯＳトラン
ジスタで行なうが、ＰチャンネルＭＯＳトランジスタで
も本質的な相異はない。
ジスタで行なうが、ＰチャンネルＭＯＳトランジスタで
も本質的な相異はない。
第１図の増幅回路は、スイッチングトランジスタＱ１と
Ｑ２及び負荷トランジスタＱ３とＱ４から成るフリップ
フロップで構成され、その出力節点１及び２はメモリ回
路のディジット線３、３’に各々接続され、この両者の
負荷容量は等しくされている。各デイジツト線には信号
を蓄えるメモリセル４，４′と基準電位発生回路５，５
″が接続されており、デイジツト線３に接続されたメモ
リセル４が読出される時には、デイジツト線３′には基
準電圧発生回路５２により高低２値レベルの中間の電圧
が発生され、また逆にデイジツト線３″にメモリ信号が
読み出される時にはデイジツト線３に基準電圧発生回路
５によつて基準電圧が発生され、両デイジツト線の間に
約１００ｍＶ程度の電圧差が生じることになる。第２図
は、第１図の回路に使われる各クロツク及び両デイジツ
ト線の電圧波形を示したものである。
Ｑ２及び負荷トランジスタＱ３とＱ４から成るフリップ
フロップで構成され、その出力節点１及び２はメモリ回
路のディジット線３、３’に各々接続され、この両者の
負荷容量は等しくされている。各デイジツト線には信号
を蓄えるメモリセル４，４′と基準電位発生回路５，５
″が接続されており、デイジツト線３に接続されたメモ
リセル４が読出される時には、デイジツト線３′には基
準電圧発生回路５２により高低２値レベルの中間の電圧
が発生され、また逆にデイジツト線３″にメモリ信号が
読み出される時にはデイジツト線３に基準電圧発生回路
５によつて基準電圧が発生され、両デイジツト線の間に
約１００ｍＶ程度の電圧差が生じることになる。第２図
は、第１図の回路に使われる各クロツク及び両デイジツ
ト線の電圧波形を示したものである。
以下、同図の波形を利用して第１図の回路動作を述べる
。デイジツト線３，３″は 時刻ｔ１までにクロツクφ
３によつてトランジスタＱ６，Ｑ７を介してそれぞれ等
しい一定電圧にプリチヤージされている。
。デイジツト線３，３″は 時刻ｔ１までにクロツクφ
３によつてトランジスタＱ６，Ｑ７を介してそれぞれ等
しい一定電圧にプリチヤージされている。
次にアドレス信号により、例えばアドレン線６が選択さ
れてメモリセル４の情報が続出されると、デイジツト線
３／には基準電圧発生回路５５によつて基準電圧が発生
され、時刻Ｔ２までにデイジツト線３，３″の間に約１
００ｍＶ程度の電位差が生じる。時刻Ｔ２にクロツク信
号φ１を高いレベルにし、トランジスタＱ５をゆつくり
と導通させると、交差結合したトランジスタＱｌ，Ｑ２
の正帰還作用により人力信号は増幅される。この結果、
トランジスタＱｌ，Ｑ２の一方に非導通、他方は導通に
近い状態になる。次に、時刻Ｔ３でクロツク信号φ２を
高レベルにし、一度低くなつたディジツト線を負荷トラ
ンジスタＱ３，Ｑ４で再度高レベルにすることによつて
、デイジツト線の信号は更に増幅され、増幅が完了する
。しかし、第１図の感知増幅回路では、クロツクφ２が
高レベルにある間常にトランジスタＱ３又はＱ４に直流
電流が流れるため、各デイジツト線にこのような増幅回
路を設けると集積メモリ全体としては大きな電力が消費
される結果となるのが欠点であつた。
れてメモリセル４の情報が続出されると、デイジツト線
３／には基準電圧発生回路５５によつて基準電圧が発生
され、時刻Ｔ２までにデイジツト線３，３″の間に約１
００ｍＶ程度の電位差が生じる。時刻Ｔ２にクロツク信
号φ１を高いレベルにし、トランジスタＱ５をゆつくり
と導通させると、交差結合したトランジスタＱｌ，Ｑ２
の正帰還作用により人力信号は増幅される。この結果、
トランジスタＱｌ，Ｑ２の一方に非導通、他方は導通に
近い状態になる。次に、時刻Ｔ３でクロツク信号φ２を
高レベルにし、一度低くなつたディジツト線を負荷トラ
ンジスタＱ３，Ｑ４で再度高レベルにすることによつて
、デイジツト線の信号は更に増幅され、増幅が完了する
。しかし、第１図の感知増幅回路では、クロツクφ２が
高レベルにある間常にトランジスタＱ３又はＱ４に直流
電流が流れるため、各デイジツト線にこのような増幅回
路を設けると集積メモリ全体としては大きな電力が消費
される結果となるのが欠点であつた。
本発明の目的は、消費電力の少ない感知増幅回路を提供
することであり、又他の目的はスイツチングトランジス
タから成るフリツプフロツプ部とデイジツト線の高レベ
ル側の電圧を持ち上げる負荷トランジスタ部とを分離し
た低消費電力型のダイナミツク感知増幅回路を提供する
ことにある。
することであり、又他の目的はスイツチングトランジス
タから成るフリツプフロツプ部とデイジツト線の高レベ
ル側の電圧を持ち上げる負荷トランジスタ部とを分離し
た低消費電力型のダイナミツク感知増幅回路を提供する
ことにある。
本発明の感知増幅回路は、一方のドレインに他方のゲー
トを互いに接続した第１及び第２のトランジスタ、ゲー
トを第１のクロツク線に接続し、前記第１及び第２のト
ランジスタのソースを接地する第３のトランジスタ、前
記第１のトランジスタのドレインに接続されている第１
のデイジツト線と第６のトランジスタのソースを結合す
る第４のトランジスタ、前記第２のトランジスタのドレ
インに接続されている第２のデイジツト線と第７のトラ
ンジスタのソースを結合する第５のトランジスタ、ゲー
トを第２のクロツク線に接続し、第１の電源と前記第４
及び第５のトランジスタのドレインをそれぞれ結合する
第６及び第７のトランジスタ、ゲートに第２の一定電源
をバイアスされ、前記第１のデイジツト線と第４のトラ
ンジスタのゲートを結合する第８のトランジスタ、同じ
くゲートに第２の一定電源をバイアスされ、前記第２の
デイジツト線と第５のトランジスタのゲートを結合する
第９のトランジスタ、ゲートをそれぞれ第３のクロツク
線に接続し、第１の電源とそれぞれ前記第４及び第５の
トランジスタのゲートとを結合する第１０及び第１１の
トランジスタ、前記第４のトランジスタのゲートと前記
第６のトランジスタのゲートとを結合する第１のブート
容量、及び前記第５のトランジスタのゲートと前記第７
のトランジスタのゲートを結合する第２のブート容量、
とから構成されている。本発明によれば、トランジスタ
Ｑ４，Ｑ６，Ｑ８，ＱｌＯ及びＱ５，Ｑ７，Ｑ９，Ｑｌ
ｌからなるダイナミツクチヤージ・アツプ回路が得られ
、デイジツト線の高低レベルに応じて、デイジツト線の
高レベル側を更に高電位にし、又、低レベル側を完全に
零電位にすることができる。
トを互いに接続した第１及び第２のトランジスタ、ゲー
トを第１のクロツク線に接続し、前記第１及び第２のト
ランジスタのソースを接地する第３のトランジスタ、前
記第１のトランジスタのドレインに接続されている第１
のデイジツト線と第６のトランジスタのソースを結合す
る第４のトランジスタ、前記第２のトランジスタのドレ
インに接続されている第２のデイジツト線と第７のトラ
ンジスタのソースを結合する第５のトランジスタ、ゲー
トを第２のクロツク線に接続し、第１の電源と前記第４
及び第５のトランジスタのドレインをそれぞれ結合する
第６及び第７のトランジスタ、ゲートに第２の一定電源
をバイアスされ、前記第１のデイジツト線と第４のトラ
ンジスタのゲートを結合する第８のトランジスタ、同じ
くゲートに第２の一定電源をバイアスされ、前記第２の
デイジツト線と第５のトランジスタのゲートを結合する
第９のトランジスタ、ゲートをそれぞれ第３のクロツク
線に接続し、第１の電源とそれぞれ前記第４及び第５の
トランジスタのゲートとを結合する第１０及び第１１の
トランジスタ、前記第４のトランジスタのゲートと前記
第６のトランジスタのゲートとを結合する第１のブート
容量、及び前記第５のトランジスタのゲートと前記第７
のトランジスタのゲートを結合する第２のブート容量、
とから構成されている。本発明によれば、トランジスタ
Ｑ４，Ｑ６，Ｑ８，ＱｌＯ及びＱ５，Ｑ７，Ｑ９，Ｑｌ
ｌからなるダイナミツクチヤージ・アツプ回路が得られ
、デイジツト線の高低レベルに応じて、デイジツト線の
高レベル側を更に高電位にし、又、低レベル側を完全に
零電位にすることができる。
更に又、増幅回路中に直流電流通路がないので電力消費
を少なくすることができ、集積化に際してもダイナミツ
クチヤージ・アツプ回路をデイジツト線上の任意の位置
に置くことができるので、集積回路マスクパターンの配
置上好都合になる。
を少なくすることができ、集積化に際してもダイナミツ
クチヤージ・アツプ回路をデイジツト線上の任意の位置
に置くことができるので、集積回路マスクパターンの配
置上好都合になる。
以下、図面を参照して本発明の典型的な実施の一例につ
き詳細を説明する。第３図は本発明の１実施例である。
き詳細を説明する。第３図は本発明の１実施例である。
ドレインとゲートを互いに交差結合したトランジスタＱ
１及びＱ２のソースは、トランジスタＱ３を介して接地
されている。トランジスタＱ３のゲートにはクロツクφ
１が接続されている。トランジスタＱ１のドレインは節
点１及び第１のデイジツト線３に接続され、トランジス
タＱ２のドレインは節点２及び第２のデイジクト線３′
に接続される。デイジツト線３及び３′はトランジスタ
Ｑ４及びＱ６並びにＱ５及びＱ７を通してＶＤＤに接続
されている。トランジスタＱ６及びＱ７のゲートはチヤ
ージ・アツプ用クロツク信号φ２に接続され、トランジ
スタＱ４及びＱ５のゲートは節点４及び５にそれぞれ接
続されている。ゲートクロツク信号φ３が又ドレインに
電源ＶＤＤがそれぞれ接続されたトンジスタＱｌＯ及び
Ｑｌｌのソース、並びに、定直流電源Ｖｃがゲートにバ
イアスされ、ソースがデイジツト線３及び３″にそれぞ
れ結ばれたトランジスタＱ８及びＱ９のドレインが前記
トランジスタＱ４及びＱ５のゲートにそれぞれ接続され
ている。トランジスタＱ４及びＱ５のゲートとクロツク
信号φ２の間にはブート容量Ｃ１及びＣ２が付けられて
いる。第３図の回路動作を第４図に示す動作波形を用い
て説明すると次のようである。
１及びＱ２のソースは、トランジスタＱ３を介して接地
されている。トランジスタＱ３のゲートにはクロツクφ
１が接続されている。トランジスタＱ１のドレインは節
点１及び第１のデイジツト線３に接続され、トランジス
タＱ２のドレインは節点２及び第２のデイジクト線３′
に接続される。デイジツト線３及び３′はトランジスタ
Ｑ４及びＱ６並びにＱ５及びＱ７を通してＶＤＤに接続
されている。トランジスタＱ６及びＱ７のゲートはチヤ
ージ・アツプ用クロツク信号φ２に接続され、トランジ
スタＱ４及びＱ５のゲートは節点４及び５にそれぞれ接
続されている。ゲートクロツク信号φ３が又ドレインに
電源ＶＤＤがそれぞれ接続されたトンジスタＱｌＯ及び
Ｑｌｌのソース、並びに、定直流電源Ｖｃがゲートにバ
イアスされ、ソースがデイジツト線３及び３″にそれぞ
れ結ばれたトランジスタＱ８及びＱ９のドレインが前記
トランジスタＱ４及びＱ５のゲートにそれぞれ接続され
ている。トランジスタＱ４及びＱ５のゲートとクロツク
信号φ２の間にはブート容量Ｃ１及びＣ２が付けられて
いる。第３図の回路動作を第４図に示す動作波形を用い
て説明すると次のようである。
即ち、時刻ｔ１までにクロツク信号φ３によりデイジツ
ト線３及び３５並びに節点４及び５がそれぞれ所定の電
位にプリチヤージされる。時刻ｔ１にアドレス線が高レ
ベルになると、メモリセルの信号がデイジツト線に読み
出され、時刻Ｔ２でクロツク信号φ１が高レベルになる
とデイジツト線３と３′との電位差が増幅される。いま
、デイジツト線３が３″より電位が高いとすると、デイ
ジツト線３の電位によつてトランジスタＱ２は導通状態
にあり、デイジツト線３″はトランジスタＱ２を通して
放電されるのでトランジスタＱ１は非導通になる。そこ
で、一定直流電源Ｖｃの電圧をディジツト線の高レベル
電圧（いまの場合、デイジツト線３の電圧）あるいはそ
の電圧よりトランジスタの閾値電圧分高い電圧程度に保
持しておくと、節点４の電位は初期のプリチヤージ電圧
に保たれたままであるが、節点５の電位はデイジツト線
３１の電位が零電位近くにあり、トランジスタＱ９が導
通状態にあるので放電して零電位近くにまで下がる。次
に、時刻Ｔ３にクロツク信号φ２が高レベルになると、
節点は高電位にあるのでブート容量Ｃ１によつて節点４
の電位は電源電圧ＶＤＤ以上に上がり、トランジスタＱ
４及びＱ６が導通状態になつてデイジツト線３に電流が
流入して更に高電位に高められる。一方、節点５の電位
はほぼ零電位にあるので、トランジスタＱ５は非導通に
なる。クロツク信号φ２が高レベルになつて節点５の電
位はトランジスタＱ９を通して電荷が放電されるので低
レベルのままであり、トランジスタＱ５が非導通のため
デイジツト線３″には電流が流れ込まず、低レベルが維
持される。この結果、デイジツト線３，３″の電位差は
２段階的に増幅され、増幅が完了する。しかもこの間、
全回路を通じて直流的な電流パスがないので、完全にダ
イナミツク動作が行なえ、消費電力を少なくすることが
できる。なお、デイジツト線の高レベル側の電位は、ク
ロツク信号φ２の振幅を電源電圧ＶＤＤまで振ると最高
ＶＤＤ−Ｖｌｈ（トランジスタの閾値電圧）まで高める
ことができる。また、第３図の回路図かられかるように
、ダイナミツクチャージアツプ回路はフリツプフロツプ
部と独立しているので、デイジツト線の任意の場所に接
続することが可能である。
ト線３及び３５並びに節点４及び５がそれぞれ所定の電
位にプリチヤージされる。時刻ｔ１にアドレス線が高レ
ベルになると、メモリセルの信号がデイジツト線に読み
出され、時刻Ｔ２でクロツク信号φ１が高レベルになる
とデイジツト線３と３′との電位差が増幅される。いま
、デイジツト線３が３″より電位が高いとすると、デイ
ジツト線３の電位によつてトランジスタＱ２は導通状態
にあり、デイジツト線３″はトランジスタＱ２を通して
放電されるのでトランジスタＱ１は非導通になる。そこ
で、一定直流電源Ｖｃの電圧をディジツト線の高レベル
電圧（いまの場合、デイジツト線３の電圧）あるいはそ
の電圧よりトランジスタの閾値電圧分高い電圧程度に保
持しておくと、節点４の電位は初期のプリチヤージ電圧
に保たれたままであるが、節点５の電位はデイジツト線
３１の電位が零電位近くにあり、トランジスタＱ９が導
通状態にあるので放電して零電位近くにまで下がる。次
に、時刻Ｔ３にクロツク信号φ２が高レベルになると、
節点は高電位にあるのでブート容量Ｃ１によつて節点４
の電位は電源電圧ＶＤＤ以上に上がり、トランジスタＱ
４及びＱ６が導通状態になつてデイジツト線３に電流が
流入して更に高電位に高められる。一方、節点５の電位
はほぼ零電位にあるので、トランジスタＱ５は非導通に
なる。クロツク信号φ２が高レベルになつて節点５の電
位はトランジスタＱ９を通して電荷が放電されるので低
レベルのままであり、トランジスタＱ５が非導通のため
デイジツト線３″には電流が流れ込まず、低レベルが維
持される。この結果、デイジツト線３，３″の電位差は
２段階的に増幅され、増幅が完了する。しかもこの間、
全回路を通じて直流的な電流パスがないので、完全にダ
イナミツク動作が行なえ、消費電力を少なくすることが
できる。なお、デイジツト線の高レベル側の電位は、ク
ロツク信号φ２の振幅を電源電圧ＶＤＤまで振ると最高
ＶＤＤ−Ｖｌｈ（トランジスタの閾値電圧）まで高める
ことができる。また、第３図の回路図かられかるように
、ダイナミツクチャージアツプ回路はフリツプフロツプ
部と独立しているので、デイジツト線の任意の場所に接
続することが可能である。
以上の回路動作の説明かられかるように、本発明は直流
電流通路のない低消費電力型の感知増幅回路を提供する
。
電流通路のない低消費電力型の感知増幅回路を提供する
。
第１図は従来のメモリ回路におけるセンスアンプ部を示
す図、第２図は第１図の回路の動作波形図、第３図は本
発明の一実施例を示す回路図、第４図は第３図の回路の
動作波形図をそれぞれ示す。
す図、第２図は第１図の回路の動作波形図、第３図は本
発明の一実施例を示す回路図、第４図は第３図の回路の
動作波形図をそれぞれ示す。
Claims (1)
- １ 一方のドレインに他方のゲートを互いに接続した第
１及び第２のトランジスタ、ゲートを第１のクロック線
に接続し、前記第１及び第２のトランジスタのソースを
接地する第３のトランジスタ、前記第１のトランジスタ
のドレインに接続されている第１のディジット線と第６
のトランジスタのソースを結合する第４のトランジスタ
、前記第２のトランジスタのドレインに接続されている
第２のディジット線と第７のトランジスタのソースを結
合する第５のトランジスタ、ゲートを第２のクロック線
に接続し、第１の電源と前記第４及び第５のトランジス
タのドレインをそれぞれ結合する第６及び第７のトラン
ジスタ、ゲートに第２の一定電源バイアスされ、前記第
１のディジット源と第４のトランジスタのゲートを結合
する第８のトランジスタ、同じくゲートに第２の一定電
源をバイアスされ、前記第２のディジット線と第５のト
ランジスタのゲートを結合する第９のトランジスタ、ゲ
ートをそれぞれ第３のクロック線に接続し、第１の電源
とそれぞれ前記第４及び第５のトランジスタのゲートと
を結合する第１０及び第１１のトランジスタ、前記第４
のトランジスタのゲートと前記第６のトランジスタのゲ
ートとを結合する第１のブート容量、及び、前記第５の
トランジスタのゲートと前記第７のトランジスタのゲー
トとを結合する第２のブート容量、とから構成される感
知増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52035800A JPS5935115B2 (ja) | 1977-03-29 | 1977-03-29 | 感知増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52035800A JPS5935115B2 (ja) | 1977-03-29 | 1977-03-29 | 感知増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53120235A JPS53120235A (en) | 1978-10-20 |
| JPS5935115B2 true JPS5935115B2 (ja) | 1984-08-27 |
Family
ID=12451985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52035800A Expired JPS5935115B2 (ja) | 1977-03-29 | 1977-03-29 | 感知増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935115B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570990A (en) * | 1978-11-22 | 1980-05-28 | Fujitsu Ltd | Sense amplifier circuit |
| KR101061634B1 (ko) | 2008-12-19 | 2011-09-01 | 한양대학교 산학협력단 | 레일투레일 저전력 전압 센스 증폭기 |
-
1977
- 1977-03-29 JP JP52035800A patent/JPS5935115B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53120235A (en) | 1978-10-20 |
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