JPS58177593A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58177593A JPS58177593A JP57059420A JP5942082A JPS58177593A JP S58177593 A JPS58177593 A JP S58177593A JP 57059420 A JP57059420 A JP 57059420A JP 5942082 A JP5942082 A JP 5942082A JP S58177593 A JPS58177593 A JP S58177593A
- Authority
- JP
- Japan
- Prior art keywords
- precharging
- bit lines
- trs
- bit line
- transistors
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明Ｏ接衝分野〕
こＯ発明は半導体記憶装置に関する。
半導体記憶装置として第１図に示す様なものがある。す
なわち、トランジスタ１，２．３からなる差動増＠器ム
に対して、それぞれトランジスタ６．８及びコンデン？
７．９からなるメモリセルをビットフィン１０．ｕを介
して接続しである。増幅器表とビットライン１０．ｕと
の間にはそれぞれ分離用のトランジスタ４ｉｓが接続さ
れ、またビットツイン１０ 、１１にはそれぞれいわゆ
るプリチャージトランジスタ戊、 １３が接続されてい
る。
なわち、トランジスタ１，２．３からなる差動増＠器ム
に対して、それぞれトランジスタ６．８及びコンデン？
７．９からなるメモリセルをビットフィン１０．ｕを介
して接続しである。増幅器表とビットライン１０．ｕと
の間にはそれぞれ分離用のトランジスタ４ｉｓが接続さ
れ、またビットツイン１０ 、１１にはそれぞれいわゆ
るプリチャージトランジスタ戊、 １３が接続されてい
る。
プリチャージトランジスタ戎、１３は、メ毫すを動作さ
せる前段階で電源から電流を供給しビットツインｘＯ’
、 ｕを所定電位に予充電し、メ七すＯ動作を確実に
ぜんとするもＯ′ｃ−み。
せる前段階で電源から電流を供給しビットツインｘＯ’
、 ｕを所定電位に予充電し、メ七すＯ動作を確実に
ぜんとするもＯ′ｃ−み。
このような半導体記憶装置において、ビットラインは抵
抗と容量から成る分布定数回路を構成し、プリチャージ
トランジスタはその一端に接続されている。この丸め、
ビットライン全体を充電するには多くの時間を要し、メ
モリの畳込み読出しに要するいわゆるナイタルタイムが
長くなってしまう。このことは、ひいては半導体記憶装
置の高速動作を阻害し、また装置全体の効率的利用を害
し望ましくない。
抗と容量から成る分布定数回路を構成し、プリチャージ
トランジスタはその一端に接続されている。この丸め、
ビットライン全体を充電するには多くの時間を要し、メ
モリの畳込み読出しに要するいわゆるナイタルタイムが
長くなってしまう。このことは、ひいては半導体記憶装
置の高速動作を阻害し、また装置全体の効率的利用を害
し望ましくない。
口発明の目的〕
この発明は、以上の様な従来技術の欠点を除去しようと
して成されたものであり、ナイクルタイムの蝮い半導体
記憶装置を提供することを目的とする。
して成されたものであり、ナイクルタイムの蝮い半導体
記憶装置を提供することを目的とする。
この目的を達成する丸め、仁の発明によれば、必要情報
を書込み又は読出すメモリセルと、このメモリセルに書
込み用又は読出し用信号を伝送するためのビットライン
と、このビットラインを予充電すべく電流を電源から供
給するためのトランジスタとを具え九半導体記憶装置に
おいて、前記トランジスタは前記ビットラインに対して
複数設けるようにする。
を書込み又は読出すメモリセルと、このメモリセルに書
込み用又は読出し用信号を伝送するためのビットライン
と、このビットラインを予充電すべく電流を電源から供
給するためのトランジスタとを具え九半導体記憶装置に
おいて、前記トランジスタは前記ビットラインに対して
複数設けるようにする。
この場合、必要に応じて、前記ビットラインを多曽晶シ
リコン又は高抵抗拡散層をもって形成す４様にする。
リコン又は高抵抗拡散層をもって形成す４様にする。
以下、＠２図によってこＯ′＠割の実施例を説明する。
同図は第１図で示し九牛導体記憶装置を基礎とす為もの
であ如、第１図と同一の符号は同様の対象を示す。すな
わち、トランジスタ１，２，３から威る差動増幅１１Ａ
（いわゆるセンスアンプ）に対して、それぞれトランジ
スタ６．８及びコンデンサ７．９から成るメモリセルを
ビットライン１０、■を介して接続しである。増幅・ム
とビットライン１０ 、１１との間にはそれぞれ分離用
のトランジスタ４．！Ｓが接続されている。ｉ九、この
発明によれば、各ビットライン１０．Ｈにはそれぞれ複
数のプリチャージトランジスタＬｅａ ５Ｌ２ｂ ｅ１
２ｃ 。
であ如、第１図と同一の符号は同様の対象を示す。すな
わち、トランジスタ１，２，３から威る差動増幅１１Ａ
（いわゆるセンスアンプ）に対して、それぞれトランジ
スタ６．８及びコンデンサ７．９から成るメモリセルを
ビットライン１０、■を介して接続しである。増幅・ム
とビットライン１０ 、１１との間にはそれぞれ分離用
のトランジスタ４．！Ｓが接続されている。ｉ九、この
発明によれば、各ビットライン１０．Ｈにはそれぞれ複
数のプリチャージトランジスタＬｅａ ５Ｌ２ｂ ｅ１
２ｃ 。
１３ ＆ ｔ １３ ｂ ｔ １３ ｃが接続されてい
る。図面によればプリチャージトランジスタｌｅａ〜１
２ｃ、１３ａ〜１３ ｃはそれぞれビットツイン１０
、１１の両端部付近及び中央部付近に接続されている。
る。図面によればプリチャージトランジスタｌｅａ〜１
２ｃ、１３ａ〜１３ ｃはそれぞれビットツイン１０
、１１の両端部付近及び中央部付近に接続されている。
増幅器Ａは、トランジスタ３のゲートに制御信号Ａｓを
印加することによ少、記憶内容を読出すものである。
印加することによ少、記憶内容を読出すものである。
分離用トランジスタ４，５のゲートには記憶装置を動作
させるに際して電圧ＶＤＤが印加され、従って動作中は
導通状態となっている。
させるに際して電圧ＶＤＤが印加され、従って動作中は
導通状態となっている。
プリチャージトランジスタ１２＆−１２ｃ、１３ａ〜１
３ ｃの各ソースは前述の如くビットライン１０ 、１
１に接続されてお９、各ドレインは予充電及び書込みを
行うための電源ＶｃｃＫ接続される。また、プリチャー
ジトランジスタ１２ ｍ −１２ｃ 、 １３ ａ 〜
１３ ｃの各ゲートは制御信号ＰＳを印加され、メモリ
のアドレスに先立って所定のり冒ツク周期でトランジス
タをオン状態とし各ビットライン１０ 、１１を予充電
する。この際、ビットツイン１０ 、１１の各所にプリ
チャージトランジスタを接続しであるため、ビットライ
ンの迅速確実な充電かり能である。
３ ｃの各ソースは前述の如くビットライン１０ 、１
１に接続されてお９、各ドレインは予充電及び書込みを
行うための電源ＶｃｃＫ接続される。また、プリチャー
ジトランジスタ１２ ｍ −１２ｃ 、 １３ ａ 〜
１３ ｃの各ゲートは制御信号ＰＳを印加され、メモリ
のアドレスに先立って所定のり冒ツク周期でトランジス
タをオン状態とし各ビットライン１０ 、１１を予充電
する。この際、ビットツイン１０ 、１１の各所にプリ
チャージトランジスタを接続しであるため、ビットライ
ンの迅速確実な充電かり能である。
メモリセルのトランジスタ６．８のゲートには記憶させ
ようとする所定の情報に従ってアドレス信号ＡＤを印加
する。
ようとする所定の情報に従ってアドレス信号ＡＤを印加
する。
以上の様な半導体記憶装置は次の様に動作する。
先ず、アドレス信号表Ｄに先立って制御信号ＰＳがプリ
チャージＦフンジ＾りＬ２ａ〜１２ｅ、１３ａ〜１３
ｅのゲートに与えられ、電１［Ｖｃ ｃによってビット
ライン１０．ｕが予充電される。
チャージＦフンジ＾りＬ２ａ〜１２ｅ、１３ａ〜１３
ｅのゲートに与えられ、電１［Ｖｃ ｃによってビット
ライン１０．ｕが予充電される。
次に、アドレス信号表ＤＫよってトランジスタ６．８が
導通状態とｆｋ如、し’ｔｓ 、 、ｖｏ ライン上
の書自込みデータがコンデンサ６，８に蓄積され、書込
みを完了する。
導通状態とｆｋ如、し’ｔｓ 、 、ｖｏ ライン上
の書自込みデータがコンデンサ６，８に蓄積され、書込
みを完了する。
読出しに際して唸、電源Ｖ勝カによってトランジスタ４
，５を導通状態とし、を九増幅！ＡＣ） トランジスタ
３に制御信号Ａ８を印加する。このことによｐ、信号Ｐ
Ｓによってプリチャージトランジスタｌ！ ａ −１２
ｃｌ、 １３ ａ ｘ１３ ｅを非導通状態にしておき
、またアドレス信号表Ｄが印加されれば、コンデンサγ
、９の状態を増幅器ムを介して検知することがで會る。
，５を導通状態とし、を九増幅！ＡＣ） トランジスタ
３に制御信号Ａ８を印加する。このことによｐ、信号Ｐ
Ｓによってプリチャージトランジスタｌ！ ａ −１２
ｃｌ、 １３ ａ ｘ１３ ｅを非導通状態にしておき
、またアドレス信号表Ｄが印加されれば、コンデンサγ
、９の状態を増幅器ムを介して検知することがで會る。
尚、ビットツインの材料を多結晶シリコンや高抵抗拡散
層とすることによ抄、より迅速ｉ［夷なビットツインＯ
予充電が可能と１に為。
層とすることによ抄、より迅速ｉ［夷なビットツインＯ
予充電が可能と１に為。
この発明によれば１以上の様にプリチャージＦランジス
タｔピッＦライン上に複数設けることにより、ビットフ
ィンを迅速確実に予充電でき、従ってサイクルタイムの
短い半導体記憶装置を提供することができる。
タｔピッＦライン上に複数設けることにより、ビットフ
ィンを迅速確実に予充電でき、従ってサイクルタイムの
短い半導体記憶装置を提供することができる。
第１図は従来の半導体記憶装置の回路図、第２図はこの
発明の実施例を示す回路図である。 Ａ・・・差動増幅器、４，５−分離用トランジスタ、６
、７ 、８ 、９−・・メモリ１ル、１２ 、１３
、１２ ａ −１２ｅ、１３ＪＬ−１３ｅ−・・プリチ
ャージトランジスタ。 出願人代理人 ＃Ｒ清
発明の実施例を示す回路図である。 Ａ・・・差動増幅器、４，５−分離用トランジスタ、６
、７ 、８ 、９−・・メモリ１ル、１２ 、１３
、１２ ａ −１２ｅ、１３ＪＬ−１３ｅ−・・プリチ
ャージトランジスタ。 出願人代理人 ＃Ｒ清
Claims (1)
- 【特許請求の範囲】 １、必要情報を書込み又は読出すメモリセルと、このメ
モリセルに書込み用又は読出し用便号を伝送するための
ビットラインと、このビットラインを予充電すべく電流
を電源から供給する丸めのトランジスタとを具えた半導
体記憶装置において、前記トランジスタは前記ビットラ
インに対して複数設けるようにしてなる半導体記憶装置
。 ２、特許請求の範囲第１項記載の装置において、前記ビ
ットラインは多結晶シリコンをもって形成するようにし
てなる半導体記憶装置。 ３、特許請求の範囲１８１項記載の装置において、前記
ビットラインは高抵抗拡散層であるようにして成る半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059420A JPS58177593A (ja) | 1982-04-09 | 1982-04-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059420A JPS58177593A (ja) | 1982-04-09 | 1982-04-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58177593A true JPS58177593A (ja) | 1983-10-18 |
| JPH0410155B2 JPH0410155B2 (ja) | 1992-02-24 |
Family
ID=13112747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059420A Granted JPS58177593A (ja) | 1982-04-09 | 1982-04-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58177593A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119790A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108736A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS5693178A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Semiconductor memory device |
-
1982
- 1982-04-09 JP JP57059420A patent/JPS58177593A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108736A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS5693178A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119790A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410155B2 (ja) | 1992-02-24 |
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