JPH0410155B2 - - Google Patents
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- Publication number
- JPH0410155B2 JPH0410155B2 JP57059420A JP5942082A JPH0410155B2 JP H0410155 B2 JPH0410155 B2 JP H0410155B2 JP 57059420 A JP57059420 A JP 57059420A JP 5942082 A JP5942082 A JP 5942082A JP H0410155 B2 JPH0410155 B2 JP H0410155B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- transistors
- memory device
- semiconductor memory
- precharge
- Prior art date
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体記憶装置に関する。
半導体記憶装置として第１図に示す様なものが
ある。すなわち、トランジスタ１，２，３からな
る差動増幅器Ａに対して、それぞれトランジスタ
６，８及びコンデンサ７，９からなるメモリセル
をビツトライン１０，１１を介して接続してあ
る。増幅器Ａとビツトライン１０，１１との間に
はそれぞれ分離用のトランジスタ４，５が続さ
れ、またビツトライン１０，１１にはそれぞれい
わゆるプリチヤージトランジスタ１２，１３が接
続されている。
ある。すなわち、トランジスタ１，２，３からな
る差動増幅器Ａに対して、それぞれトランジスタ
６，８及びコンデンサ７，９からなるメモリセル
をビツトライン１０，１１を介して接続してあ
る。増幅器Ａとビツトライン１０，１１との間に
はそれぞれ分離用のトランジスタ４，５が続さ
れ、またビツトライン１０，１１にはそれぞれい
わゆるプリチヤージトランジスタ１２，１３が接
続されている。
プリチヤージトランジスタ１２，１３は、メモ
リを動作させる前段階で電源から電流を供給しビ
ツトライン１０，１１を所定電位に予充電し、メ
モリの動作を確実にせんとするものである。
リを動作させる前段階で電源から電流を供給しビ
ツトライン１０，１１を所定電位に予充電し、メ
モリの動作を確実にせんとするものである。
このような半導体記憶装置において、ビツトラ
インは抵抗と容量から成る分布定数回路を構成
し、プリチヤージトランジスタはその一端に接続
されている。このため、ビツトライン全体を充電
するには多くの時間を要し、メモリの書込み読出
しに要するいわゆるサイクルタイムが長くなつて
しまう。このことは、ひいては半導体記憶装置の
高速動作を阻害し、また装置全体の効率的利用を
害し望ましくない。
インは抵抗と容量から成る分布定数回路を構成
し、プリチヤージトランジスタはその一端に接続
されている。このため、ビツトライン全体を充電
するには多くの時間を要し、メモリの書込み読出
しに要するいわゆるサイクルタイムが長くなつて
しまう。このことは、ひいては半導体記憶装置の
高速動作を阻害し、また装置全体の効率的利用を
害し望ましくない。
この発明は、以上の様な従来技術の欠点を除去
しようとして成されたものであり、サイクルタイ
ムの短い半導体記憶装置を提供することを目的と
する。
しようとして成されたものであり、サイクルタイ
ムの短い半導体記憶装置を提供することを目的と
する。
この目的を達成するため、この発明によれば、
必要情報を書込み又は読出すメモリセルと、この
メモリセルに書込み用又は読出し用信号を伝送す
るためのビツトラインと、このビツトラインを予
充電すべく電流を電源から供給するためのトラン
ジスタとを具えた半導体記憶装置において、前記
トランジスタは前記ビツトラインの両端部付近及
び中央部付近に複数設けるようにする。
必要情報を書込み又は読出すメモリセルと、この
メモリセルに書込み用又は読出し用信号を伝送す
るためのビツトラインと、このビツトラインを予
充電すべく電流を電源から供給するためのトラン
ジスタとを具えた半導体記憶装置において、前記
トランジスタは前記ビツトラインの両端部付近及
び中央部付近に複数設けるようにする。
この場合、必要に応じて、前記ビツトラインを
多結晶シリコン又は高抵抗拡散層をもつて形成す
る様にする。
多結晶シリコン又は高抵抗拡散層をもつて形成す
る様にする。
以下、第２図によつてこの発明の実施例を説明
する。
する。
同図は第１図で示した半導体記憶装置を基準と
するものであり、第１図と同一の符号は同様の対
象を示す。すなわち、トランジスタ１，２，３か
ら成る差動増幅器Ａ（いわゆるセンスアンプ）に
対して、それぞれトランジスタ６，８及びコンデ
ンサ７，９から成るメモリセルをビツトライン１
０，１１を介して接続してある。増幅器Ａとビツ
トライン１０，１１との間にはそれぞれ分離用の
トランジスタ４，５が接続されている。また、こ
の発明によれば、各ビツトライン１０，１１には
それぞれ複数のプリチヤージトランジスタ１２
ａ，１２ｂ，１２ｃ，１３ａ，１３ｂ，１３ｃが
接続されている。図面によればプリチヤージトラ
ンジスタ１２ａ〜１２ｃ，１３ａ〜１３ｃはそれ
ぞれビツトライン１０，１１の両端部付近及び中
央部付近に接続されている。
するものであり、第１図と同一の符号は同様の対
象を示す。すなわち、トランジスタ１，２，３か
ら成る差動増幅器Ａ（いわゆるセンスアンプ）に
対して、それぞれトランジスタ６，８及びコンデ
ンサ７，９から成るメモリセルをビツトライン１
０，１１を介して接続してある。増幅器Ａとビツ
トライン１０，１１との間にはそれぞれ分離用の
トランジスタ４，５が接続されている。また、こ
の発明によれば、各ビツトライン１０，１１には
それぞれ複数のプリチヤージトランジスタ１２
ａ，１２ｂ，１２ｃ，１３ａ，１３ｂ，１３ｃが
接続されている。図面によればプリチヤージトラ
ンジスタ１２ａ〜１２ｃ，１３ａ〜１３ｃはそれ
ぞれビツトライン１０，１１の両端部付近及び中
央部付近に接続されている。
増幅器Ａは、トランジスタ３のゲートに制御信
号ASを印加することにより、記憶内容を読出す
ものである。
号ASを印加することにより、記憶内容を読出す
ものである。
分離用トランジスタ４，５のゲートには記憶装
置を動作させるに際して電圧VDDが印加され、従
つて動作中は導通状態となつている。
置を動作させるに際して電圧VDDが印加され、従
つて動作中は導通状態となつている。
プリチヤージトランジスタ１２ａ〜１２ｃ，１
３ａ〜１３ｃの各ソースは前述の如くビツトライ
ン１０，１１に接続されており、各ドレインは予
充電及び書込みを行うための電源VCCに接続され
る。また、プリチヤージトランジスタ１２ａ〜１
２ｃ，１３ａ〜１３ｃの各ゲートは制御信号PS
を印加され、メモリのアドレスに先立つて所定の
クロツク周期でトランジスタをオン状態とし各ビ
ツトライン１０，１１を予充電する。この際、ビ
ツトライン１０，１１の各所にプリチヤージトラ
ンジスタを接続してあるため、ビツトラインの迅
速確実な充電が可能である。
３ａ〜１３ｃの各ソースは前述の如くビツトライ
ン１０，１１に接続されており、各ドレインは予
充電及び書込みを行うための電源VCCに接続され
る。また、プリチヤージトランジスタ１２ａ〜１
２ｃ，１３ａ〜１３ｃの各ゲートは制御信号PS
を印加され、メモリのアドレスに先立つて所定の
クロツク周期でトランジスタをオン状態とし各ビ
ツトライン１０，１１を予充電する。この際、ビ
ツトライン１０，１１の各所にプリチヤージトラ
ンジスタを接続してあるため、ビツトラインの迅
速確実な充電が可能である。
メモリセルのトランジスタ６，８のゲートには
記憶させようとする所定の情報に従つてアドレス
信号ADを印加する。
記憶させようとする所定の情報に従つてアドレス
信号ADを印加する。
以上の様な半導体記憶装置は次の様に動作す
る。
る。
先ず、アドレス信号ADに先立つて制御信号PS
がプリチヤージトランジスタ１２ａ〜１２ｃ，１
３ａ〜１３ｃのゲートに与えられ、電源VCCによ
つてビツトライン１０，１１が予充電される。
がプリチヤージトランジスタ１２ａ〜１２ｃ，１
３ａ〜１３ｃのゲートに与えられ、電源VCCによ
つてビツトライン１０，１１が予充電される。
次に、アドレス信号ADによつてトランジスタ
６，８が導通状態となり、Ｉ／０，０ライン
上の書き込みデータがコンデンサ６，８に蓄積さ
れ、書込みを完了する。
６，８が導通状態となり、Ｉ／０，０ライン
上の書き込みデータがコンデンサ６，８に蓄積さ
れ、書込みを完了する。
読出しに際しては、電源VDDによつてトランジ
スタ４，５を導通状態とし、また増幅器Ａのトラ
ンジスタ３に制御信号ASを印加する。このこと
により、信号PSによつてプリチヤージトランジ
スタ１２ａ〜１２ｃ，１３ａ〜１３ｃを非導通状
態にしておき、またアドレス信号ADが印加され
れば、コンデンサ７，９の状態を増幅器Ａを介し
て検知することができる。
スタ４，５を導通状態とし、また増幅器Ａのトラ
ンジスタ３に制御信号ASを印加する。このこと
により、信号PSによつてプリチヤージトランジ
スタ１２ａ〜１２ｃ，１３ａ〜１３ｃを非導通状
態にしておき、またアドレス信号ADが印加され
れば、コンデンサ７，９の状態を増幅器Ａを介し
て検知することができる。
尚、ビツトラインの材料を多結晶シリコンや高
抵抗拡散層とすることにより、より迅速確実なビ
ツトラインの予充電が可能となる。
抵抗拡散層とすることにより、より迅速確実なビ
ツトラインの予充電が可能となる。
この発明によれば、以上の様にプリチヤージト
ランジスタをビツトラインの両端部付近及び中央
部付近に複数設けることにより、ビツトラインを
迅速確実に予充電でき、従つてサイクルタイムの
短い半導体記憶装置を提供することができる。
ランジスタをビツトラインの両端部付近及び中央
部付近に複数設けることにより、ビツトラインを
迅速確実に予充電でき、従つてサイクルタイムの
短い半導体記憶装置を提供することができる。
第１図は従来の半導体記憶装置の回路図、第２
図はこの発明の実施例を示す回路図である。 Ａ……差動増幅器、４，５……分離用トランジ
スタ、６，７，８，９……メモリセル、１２，１
３，１２ａ〜１２ｃ，１３ａ〜１３ｃ……プリチ
ヤージトランジスタ。
図はこの発明の実施例を示す回路図である。 Ａ……差動増幅器、４，５……分離用トランジ
スタ、６，７，８，９……メモリセル、１２，１
３，１２ａ〜１２ｃ，１３ａ〜１３ｃ……プリチ
ヤージトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 必要情報を書込み又は読出すメモリセルと、
このメモリセルに書込み用又は読出し用信号を伝
送するためのビツトラインと、このビツトライン
を予充電すべく電流を電源から供給するためのト
ランジスタとを具えた半導体記憶装置において、
前記トランジスタは前記ビツトラインの両端部付
近及び中央部付近に複数設けるようにしてなる半
導体記憶装置。 ２ 特許請求の範囲第１項記載の装置において、
前記ビツトラインは多結晶シリコンをもつて形成
するようにしてなる半導体記憶装置。 ３ 特許請求の範囲第１項記載の装置において、
前記ビツトラインは高抵抗拡散層であるようにし
て成る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059420A JPS58177593A (ja) | 1982-04-09 | 1982-04-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059420A JPS58177593A (ja) | 1982-04-09 | 1982-04-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58177593A JPS58177593A (ja) | 1983-10-18 |
| JPH0410155B2 true JPH0410155B2 (ja) | 1992-02-24 |
Family
ID=13112747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059420A Granted JPS58177593A (ja) | 1982-04-09 | 1982-04-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58177593A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119790A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108736A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS5693178A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Semiconductor memory device |
-
1982
- 1982-04-09 JP JP57059420A patent/JPS58177593A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108736A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS5693178A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58177593A (ja) | 1983-10-18 |
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