JPH09330600A - 半導体メモリ素子の感知増幅器 - Google Patents
半導体メモリ素子の感知増幅器Info
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- JPH09330600A JPH09330600A JP35868196A JP35868196A JPH09330600A JP H09330600 A JPH09330600 A JP H09330600A JP 35868196 A JP35868196 A JP 35868196A JP 35868196 A JP35868196 A JP 35868196A JP H09330600 A JPH09330600 A JP H09330600A
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Abstract
(57)【要約】
【課題】 単にダミーライン３とビットライン４間の電
圧差を利用して、メモリセルのデータをセンシングして
いるため、ダミーラインとビットライン間の電圧差が一
定範囲以下に小さくなると、正確にデータをセンシング
することができない問題点があった。 【解決手段】 ダミーセルが連結されたダミーラインと
メモリセルが連結されたビットラインとの電圧を、第１
イコライザ信号によってプリチャージさせ、感知増幅器
のイネーブル信号によって、前記ダミーラインとビット
ラインとの電圧を入力信号として前記メモリセルのデー
タを感知増幅する感知増幅部と、前記ダミーラインと前
記ビットラインとの電圧を、第２イコライザ信号によっ
て可変させるための電圧可変手段とを備える。
圧差を利用して、メモリセルのデータをセンシングして
いるため、ダミーラインとビットライン間の電圧差が一
定範囲以下に小さくなると、正確にデータをセンシング
することができない問題点があった。 【解決手段】 ダミーセルが連結されたダミーラインと
メモリセルが連結されたビットラインとの電圧を、第１
イコライザ信号によってプリチャージさせ、感知増幅器
のイネーブル信号によって、前記ダミーラインとビット
ラインとの電圧を入力信号として前記メモリセルのデー
タを感知増幅する感知増幅部と、前記ダミーラインと前
記ビットラインとの電圧を、第２イコライザ信号によっ
て可変させるための電圧可変手段とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性の半導体
メモリ素子の感知増幅器(sense amplifier) に関し、特
にビットラインとダミーライン間の電圧差を増加させ
て、センシングマージン(sensing margin)を向上させる
ことのできる半導体メモリ素子の感知増幅器に関する。
メモリ素子の感知増幅器(sense amplifier) に関し、特
にビットラインとダミーライン間の電圧差を増加させ
て、センシングマージン(sensing margin)を向上させる
ことのできる半導体メモリ素子の感知増幅器に関する。
【０００２】
【従来の技術】不揮発性半導体メモリ素子(nonvolatile
memory device) は、電源がオフされても、貯蔵された
データが消滅されずそのまま保持される記憶素子であっ
て、マスクロム、読込み及び読出しが可能なＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭ等があ
る。マスクロムは、１つのセルトランジスタに１ビット
のデータを貯蔵して読出のみが可能なメモリ素子で、電
子手帳及びプリンター等の事務自動化機器または、高速
を求めるゲーム機等に主に用いられる。
memory device) は、電源がオフされても、貯蔵された
データが消滅されずそのまま保持される記憶素子であっ
て、マスクロム、読込み及び読出しが可能なＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭ等があ
る。マスクロムは、１つのセルトランジスタに１ビット
のデータを貯蔵して読出のみが可能なメモリ素子で、電
子手帳及びプリンター等の事務自動化機器または、高速
を求めるゲーム機等に主に用いられる。
【０００３】図４は、一般的なラッチ型の従来の半導体
メモリ素子の感知増幅器の回路図を図示したものであ
る。図４に示す感知増幅器は、ダミーセル１が連結され
たダミーライン３と、メモリセル２が連結されたビット
ライン４とを一定電圧でプリチャージさせるための、イ
コライザから印加されるイコライザ信号(/EQ、equalizi
ng signal)がゲートに印加される第１及び第２ＰＭＯＳ
トランジスタ（ＰＭ１１、ＰＭ１２）を含む。ダミーラ
イン３はダミーセル１に連結され、ビットライン４はメ
モリセル２に連結される。
メモリ素子の感知増幅器の回路図を図示したものであ
る。図４に示す感知増幅器は、ダミーセル１が連結され
たダミーライン３と、メモリセル２が連結されたビット
ライン４とを一定電圧でプリチャージさせるための、イ
コライザから印加されるイコライザ信号(/EQ、equalizi
ng signal)がゲートに印加される第１及び第２ＰＭＯＳ
トランジスタ（ＰＭ１１、ＰＭ１２）を含む。ダミーラ
イン３はダミーセル１に連結され、ビットライン４はメ
モリセル２に連結される。
【０００４】図４の感知増幅器は、第３ＰＭＯＳトラン
ジスタ( ＰＭ１３) と第１ＮＭＯＳトランジスタ(NＭ１
１ )とから構成された第１インバータと、第４ＰＭＯＳ
トランジスタ(PＭ１４ )と第２ＮＭＯＳトランジスタ(N
Ｍ１２ )とから構成された第２インバータとを含む。第
１インバータと第２インバータとは相互に連結されてラ
ッチを構成する。
ジスタ( ＰＭ１３) と第１ＮＭＯＳトランジスタ(NＭ１
１ )とから構成された第１インバータと、第４ＰＭＯＳ
トランジスタ(PＭ１４ )と第２ＮＭＯＳトランジスタ(N
Ｍ１２ )とから構成された第２インバータとを含む。第
１インバータと第２インバータとは相互に連結されてラ
ッチを構成する。
【０００５】また、感知増幅器はゲートに感知増幅器の
イネーブル信号（ＳＥ）が印加された第３ＭＯＳトラン
ジスタ（ＭＮ１３）と、ダミーライン３及びビットライ
ン４とを通じて、ダミーセル１及びメモリセル２から印
加される信号を、第１及び第２インバータの入力信号と
してそれぞれ印加するためのパストランジスタの第４及
び第５ＮＭＯＳトランジスタ(NＭ１４、ＮＭ１５ )と、
ダミーライン３とビットライン４とをイコライズさせる
ための第５ＮＭＯＳトランジスタ(NＭ１６ )とを更に備
える。
イネーブル信号（ＳＥ）が印加された第３ＭＯＳトラン
ジスタ（ＭＮ１３）と、ダミーライン３及びビットライ
ン４とを通じて、ダミーセル１及びメモリセル２から印
加される信号を、第１及び第２インバータの入力信号と
してそれぞれ印加するためのパストランジスタの第４及
び第５ＮＭＯＳトランジスタ(NＭ１４、ＮＭ１５ )と、
ダミーライン３とビットライン４とをイコライズさせる
ための第５ＮＭＯＳトランジスタ(NＭ１６ )とを更に備
える。
【０００６】
【発明が解決しようとする課題】従来の半導体メモリ素
子の感知増幅器は以上のように、大容量の半導体メモリ
素子のメモリセルからデータを、ダミーセル１が連結さ
れたダミーライン３とメモリセル２が連結されたビット
ライン４間の電圧差をセンシング及び増幅して、出力端
(SAOUT) を通じて出力する。しかし、単にダミーライン
３とビットライン４間の電圧差を利用して、メモリセル
のデータをセンシングしているため、ダミーラインとビ
ットライン間の電圧差が一定範囲以下に小さくなると、
正確にデータをセンシングすることができない問題点が
あった。
子の感知増幅器は以上のように、大容量の半導体メモリ
素子のメモリセルからデータを、ダミーセル１が連結さ
れたダミーライン３とメモリセル２が連結されたビット
ライン４間の電圧差をセンシング及び増幅して、出力端
(SAOUT) を通じて出力する。しかし、単にダミーライン
３とビットライン４間の電圧差を利用して、メモリセル
のデータをセンシングしているため、ダミーラインとビ
ットライン間の電圧差が一定範囲以下に小さくなると、
正確にデータをセンシングすることができない問題点が
あった。
【０００７】本発明の目的は、ゲート酸化膜キャパシタ
のキャパシタンスをイコライザ信号によって可変させ
て、ダミーラインとビットラインとの電圧を可変させる
ことによって、ダミーラインとビットライン間の電圧差
を増加させて、正確にデータをセンシングすることがで
きる、半導体メモリ素子の感知増幅器を提供することで
ある。
のキャパシタンスをイコライザ信号によって可変させ
て、ダミーラインとビットラインとの電圧を可変させる
ことによって、ダミーラインとビットライン間の電圧差
を増加させて、正確にデータをセンシングすることがで
きる、半導体メモリ素子の感知増幅器を提供することで
ある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ダミーセルが連結されたダミーライン
と、メモリセルが連結されたビットラインとの電圧を、
第１イコライザ信号によってプリチャージさせ、感知増
幅器のイネーブル信号によって、前記ダミーラインとビ
ットラインとの電圧を入力信号として、前記メモリセル
のデータを感知増幅する感知増幅部と、前記ダミーライ
ンと前記ビットラインとの電圧を、第２イコライザ信号
によって可変させるための電圧可変手段を含む、半導体
メモリ素子の感知増幅器を提供することを特徴とする。
め、本発明は、ダミーセルが連結されたダミーライン
と、メモリセルが連結されたビットラインとの電圧を、
第１イコライザ信号によってプリチャージさせ、感知増
幅器のイネーブル信号によって、前記ダミーラインとビ
ットラインとの電圧を入力信号として、前記メモリセル
のデータを感知増幅する感知増幅部と、前記ダミーライ
ンと前記ビットラインとの電圧を、第２イコライザ信号
によって可変させるための電圧可変手段を含む、半導体
メモリ素子の感知増幅器を提供することを特徴とする。
【０００９】また、本発明の半導体メモリ素子の感知増
幅器は、電圧可変手段が、第２イコライザ信号によっ
て、ダミーラインの電圧を可変させるための第１電圧可
変手段と、前記第２イコライザ信号によって、ビットラ
インの電圧を可変させるための第２電圧可変手段からな
ることを特徴とする。
幅器は、電圧可変手段が、第２イコライザ信号によっ
て、ダミーラインの電圧を可変させるための第１電圧可
変手段と、前記第２イコライザ信号によって、ビットラ
インの電圧を可変させるための第２電圧可変手段からな
ることを特徴とする。
【００１０】また、本発明の半導体メモリ素子の感知増
幅器は、第１電圧可変手段が、第２イコライザ信号を反
転させるためのインバータと、該インバータの出力とダ
ミーライン間に連結された、前記ダミーラインの電圧を
可変させるための可変キャパシタ手段からなることを特
徴とする。
幅器は、第１電圧可変手段が、第２イコライザ信号を反
転させるためのインバータと、該インバータの出力とダ
ミーライン間に連結された、前記ダミーラインの電圧を
可変させるための可変キャパシタ手段からなることを特
徴とする。
【００１１】また、本発明の半導体メモリ素子の感知増
幅器は、第１電圧可変手段のインバータが、第２イコラ
イザ信号を入力信号とする、第１ＰＭＯＳトランジスタ
と第１ＮＭＯＳトランジスタとからなる第１ＣＭＯＳト
ランジスタから構成されることを特徴とする。
幅器は、第１電圧可変手段のインバータが、第２イコラ
イザ信号を入力信号とする、第１ＰＭＯＳトランジスタ
と第１ＮＭＯＳトランジスタとからなる第１ＣＭＯＳト
ランジスタから構成されることを特徴とする。
【００１２】また、本発明の半導体メモリ素子の感知増
幅器は、第１電圧可変手段の可変キャパシタ手段が、第
１ＣＭＯＳトランジスタとダミーラインとに連結された
ＭＯＳトランジスタから構成されることを特徴とする。
幅器は、第１電圧可変手段の可変キャパシタ手段が、第
１ＣＭＯＳトランジスタとダミーラインとに連結された
ＭＯＳトランジスタから構成されることを特徴とする。
【００１３】また、本発明の半導体メモリ素子の感知増
幅器は、第１電圧可変手段が、第２イコライザ信号を反
転させるためのインバータと、該インバータの出力とビ
ットライン間に連結された、前記ビットラインの電圧を
可変させるための可変キャパシタ手段からなることを特
徴とする。
幅器は、第１電圧可変手段が、第２イコライザ信号を反
転させるためのインバータと、該インバータの出力とビ
ットライン間に連結された、前記ビットラインの電圧を
可変させるための可変キャパシタ手段からなることを特
徴とする。
【００１４】また、本発明の半導体メモリ素子の感知増
幅器は、第１電圧可変手段のインバータが、第２イコラ
イザ信号を入力信号とする、第２ＰＭＯＳトランジスタ
と第２ＮＭＯＳトランジスタとからなる第２ＣＭＯＳト
ランジスタから構成されることを特徴とする。
幅器は、第１電圧可変手段のインバータが、第２イコラ
イザ信号を入力信号とする、第２ＰＭＯＳトランジスタ
と第２ＮＭＯＳトランジスタとからなる第２ＣＭＯＳト
ランジスタから構成されることを特徴とする。
【００１５】また、本発明の半導体メモリ素子の感知増
幅器は、第１電圧可変手段の可変キャパシタ手段が、第
２ＣＭＯＳトランジスタとビットラインとに連結された
ＭＯＳトランジスタから構成されることを特徴とする。
幅器は、第１電圧可変手段の可変キャパシタ手段が、第
２ＣＭＯＳトランジスタとビットラインとに連結された
ＭＯＳトランジスタから構成されることを特徴とする。
【００１６】また、本発明の半導体メモリ素子の感知増
幅器は、第１イコライザ信号に比して第２イコライザ信
号は遅延した反転位相を有することを特徴とする。
幅器は、第１イコライザ信号に比して第２イコライザ信
号は遅延した反転位相を有することを特徴とする。
【００１７】
【発明の実施の形態】図１は、本発明の一実施の形態に
よる半導体メモリ素子の感知増幅器の構成を示す回路図
である。本実施の形態による半導体メモリ素子の感知増
幅器は、ダミーライン１３とビットライン１４との電圧
を入力信号として、メモリセルのデータを感知増幅する
感知増幅部１０と、ダミーライン１３とビットライン１
４との電圧を可変させるための電圧可変手段２０を含
む。
よる半導体メモリ素子の感知増幅器の構成を示す回路図
である。本実施の形態による半導体メモリ素子の感知増
幅器は、ダミーライン１３とビットライン１４との電圧
を入力信号として、メモリセルのデータを感知増幅する
感知増幅部１０と、ダミーライン１３とビットライン１
４との電圧を可変させるための電圧可変手段２０を含
む。
【００１８】図１に示す感知増幅器において、感知増幅
部１０は図４と同様な構成を有している。すなわち、感
知増幅部１０は、第１イコライザ信号(/ＥＱ１１ )によ
って、ダミーライン１３とビットライン１４とをプリチ
ャージさせるプリチャージ手段と、感知増幅器のイネー
ブル信号(SＥ )によって、ダミーライン１３とビットラ
イン１４との電圧を入力し感知増幅して、メモリセル１
４のデータを感知増幅する感知増幅手段から構成され
る。
部１０は図４と同様な構成を有している。すなわち、感
知増幅部１０は、第１イコライザ信号(/ＥＱ１１ )によ
って、ダミーライン１３とビットライン１４とをプリチ
ャージさせるプリチャージ手段と、感知増幅器のイネー
ブル信号(SＥ )によって、ダミーライン１３とビットラ
イン１４との電圧を入力し感知増幅して、メモリセル１
４のデータを感知増幅する感知増幅手段から構成され
る。
【００１９】感知増幅部１０のプリチャージ手段は、第
１イコライザ信号( ／ＥＱ１１) によって、ダミーライ
ン１３とビットライン１４とをプリチャージさせるため
の第１及び第２ＰＭＯＳトランジスタ( ＰＭ１１、ＰＭ
１２) とから構成される。感知増幅部１０の感知増幅手
段は、ダミーライン１３とビットライン１４との電圧を
入力信号とする、第３ＰＭＯＳトランジスタ（ＰＭ１
３）と、第１ＮＭＯＳトランジスタ（ＮＭ１１）から構
成された第１ＣＭＯＳトランジスタ（ＣＭ１１）と、第
４ＰＭＯＳトランジスタ（ＰＭ１４）と第２ＮＭＯＳト
ランジスタ（ＮＭ１２）から構成された第２ＣＭＯＳト
ランジスタ（ＣＭ１２）とから構成される。また、感知
増幅手段は、ゲートに感知増幅器のイネーブル信号（Ｓ
Ｅ）が印加され、第１及び第２ＣＭＯＳトランジスタ
（ＣＭ１１，ＣＭ１２）をイネーブルさせるために第３
ＮＭＯＳトランジスタ（ＭＭ１３）と、基準電圧信号
（ＶＲＥＦ）によってダミーライン１３とビットライン
１４との電圧を、それぞれ第１及び第２ＣＭＯＳトラン
ジスタ（ＣＭ１１，ＣＭ１２）の入力信号に伝達するた
めのパストランジスタの、第４及び第５ＮＭＯＳトラン
ジスタ（ＮＭ１４，ＮＭ１５）と、ダミーライン１３と
ビットライン１４とをイコライザ信号（ＥＱ１１）によ
ってイコライズさせるための、第６ＮＭＯＳトランジス
タ（ＮＭ１６）を更に備える。
１イコライザ信号( ／ＥＱ１１) によって、ダミーライ
ン１３とビットライン１４とをプリチャージさせるため
の第１及び第２ＰＭＯＳトランジスタ( ＰＭ１１、ＰＭ
１２) とから構成される。感知増幅部１０の感知増幅手
段は、ダミーライン１３とビットライン１４との電圧を
入力信号とする、第３ＰＭＯＳトランジスタ（ＰＭ１
３）と、第１ＮＭＯＳトランジスタ（ＮＭ１１）から構
成された第１ＣＭＯＳトランジスタ（ＣＭ１１）と、第
４ＰＭＯＳトランジスタ（ＰＭ１４）と第２ＮＭＯＳト
ランジスタ（ＮＭ１２）から構成された第２ＣＭＯＳト
ランジスタ（ＣＭ１２）とから構成される。また、感知
増幅手段は、ゲートに感知増幅器のイネーブル信号（Ｓ
Ｅ）が印加され、第１及び第２ＣＭＯＳトランジスタ
（ＣＭ１１，ＣＭ１２）をイネーブルさせるために第３
ＮＭＯＳトランジスタ（ＭＭ１３）と、基準電圧信号
（ＶＲＥＦ）によってダミーライン１３とビットライン
１４との電圧を、それぞれ第１及び第２ＣＭＯＳトラン
ジスタ（ＣＭ１１，ＣＭ１２）の入力信号に伝達するた
めのパストランジスタの、第４及び第５ＮＭＯＳトラン
ジスタ（ＮＭ１４，ＮＭ１５）と、ダミーライン１３と
ビットライン１４とをイコライザ信号（ＥＱ１１）によ
ってイコライズさせるための、第６ＮＭＯＳトランジス
タ（ＮＭ１６）を更に備える。
【００２０】電圧可変手段２０は、第２イコライザ信号
( ＥＱ１２）によってダミーライン１３の電圧を可変さ
せるための第１電圧可変手段２１と、第２イコライザ信
号 (ＥＱ１２）によってビットライン１４の電圧を可変
させるための第２電圧可変手段２２からなる。
( ＥＱ１２）によってダミーライン１３の電圧を可変さ
せるための第１電圧可変手段２１と、第２イコライザ信
号 (ＥＱ１２）によってビットライン１４の電圧を可変
させるための第２電圧可変手段２２からなる。
【００２１】電圧可変手段２０の第１電圧可変手段２１
は、第２イコライザ信号( ＥＱ１２)を入力信号とす
る、第１ＰＭＯＳトランジスタ（ＰＭ２１）と第１ＮＭ
ＯＳトランジスタ（ＮＭ２１）とから構成された第２Ｃ
ＭＯＳトランジスタ（ＣＭ２１）と、前記第１ＣＭＯＳ
トランジスタ（ＣＭ２１）とダミーライン１３とに連結
されて、ダミーライン１３の電圧を可変させるための、
ＭＯＳトランジスタ（ＭＮ２２）から構成された第１キ
ャパシタ手段（ＶＣ２１）からなる。
は、第２イコライザ信号( ＥＱ１２)を入力信号とす
る、第１ＰＭＯＳトランジスタ（ＰＭ２１）と第１ＮＭ
ＯＳトランジスタ（ＮＭ２１）とから構成された第２Ｃ
ＭＯＳトランジスタ（ＣＭ２１）と、前記第１ＣＭＯＳ
トランジスタ（ＣＭ２１）とダミーライン１３とに連結
されて、ダミーライン１３の電圧を可変させるための、
ＭＯＳトランジスタ（ＭＮ２２）から構成された第１キ
ャパシタ手段（ＶＣ２１）からなる。
【００２２】電圧可変手段２０の第２電圧可変手段２２
は、第２イコライザ信号( ＥＱ１２)を入力信号とす
る、第２ＰＭＯＳトランジスタ（ＰＭ２２）と第２ＮＭ
ＯＳトランジスタ（ＮＭ２２）から構成される第２ＣＭ
ＯＳトランジスタ（ＣＭ２２）と、前記第２ＣＭＯＳト
ランジスタ（ＣＭ２２）とビットライン１４とに連結さ
れてビットライン１４の電圧を可変させるための、ＭＯ
Ｓトランジスタ（ＮＭ２２）から構成された第２キャパ
シタ手段（ＶＣ２２）からなる。
は、第２イコライザ信号( ＥＱ１２)を入力信号とす
る、第２ＰＭＯＳトランジスタ（ＰＭ２２）と第２ＮＭ
ＯＳトランジスタ（ＮＭ２２）から構成される第２ＣＭ
ＯＳトランジスタ（ＣＭ２２）と、前記第２ＣＭＯＳト
ランジスタ（ＣＭ２２）とビットライン１４とに連結さ
れてビットライン１４の電圧を可変させるための、ＭＯ
Ｓトランジスタ（ＮＭ２２）から構成された第２キャパ
シタ手段（ＶＣ２２）からなる。
【００２３】本実施の形態の電圧可変手段２０におい
て、可変キャパシタ手段のＭＯＳトランジスタ（ＭＮ２
１）及びＭＯＳトランジスタ（ＭＮ２２）の動作特性
を、図３を参照して調べる。図２を参照すると、キャパ
シタ手段はゲート酸化膜キャパシタから具現され、ゲー
ト３１と半導体基板３０に形成されたＰウェール３３間
のゲート酸化膜３２を、キャパシタ誘電体膜として使用
したものである。
て、可変キャパシタ手段のＭＯＳトランジスタ（ＭＮ２
１）及びＭＯＳトランジスタ（ＭＮ２２）の動作特性
を、図３を参照して調べる。図２を参照すると、キャパ
シタ手段はゲート酸化膜キャパシタから具現され、ゲー
ト３１と半導体基板３０に形成されたＰウェール３３間
のゲート酸化膜３２を、キャパシタ誘電体膜として使用
したものである。
【００２４】このようなゲート酸化膜キャパシタは、Ｐ
ウェール３３にハイレベルである電源電圧ＶＣＣを印加
すると、図２（Ａ）のようにキャパシタンスが増加す
る。一方、Ｐウェール３３にローレベルである接地電圧
ＶＳＳを印加すると、図２（Ｂ）のようにキャパシタン
ス値が小さくなる。
ウェール３３にハイレベルである電源電圧ＶＣＣを印加
すると、図２（Ａ）のようにキャパシタンスが増加す
る。一方、Ｐウェール３３にローレベルである接地電圧
ＶＳＳを印加すると、図２（Ｂ）のようにキャパシタン
ス値が小さくなる。
【００２５】従って、ゲート酸化膜キャパシタのＰウェ
ール３３に加えられる電圧によって、キャパシタンスＣ
が変化するようになり、これによってＱ＝ＣＶ の原理
によって、ダミーライン１３とビットライン１４間の電
圧差を増加させることができる。
ール３３に加えられる電圧によって、キャパシタンスＣ
が変化するようになり、これによってＱ＝ＣＶ の原理
によって、ダミーライン１３とビットライン１４間の電
圧差を増加させることができる。
【００２６】すなわち、純粋なビットライン１４のキャ
パシタンスをＣ０とし、Ｐウェール３３にハイレベルで
ある電源電圧ＶＣＣが印加された場合、ビットライン１
４に連結された可変キャパシタ手段のキャパシタンスを
Ｃ１、Ｐウェール３３にローレベルである接地電圧ＶＳ
Ｓが印加された場合、ビットライン１４に連結された可
変キャパシタ手段のキャパシタンスをＣ２と仮定する。
ビットライン１４に可変キャパシタ手段ＶＣ２２が連結
された場合、ビットラインのキャパシタンスは下記の通
り変化するようになる。
パシタンスをＣ０とし、Ｐウェール３３にハイレベルで
ある電源電圧ＶＣＣが印加された場合、ビットライン１
４に連結された可変キャパシタ手段のキャパシタンスを
Ｃ１、Ｐウェール３３にローレベルである接地電圧ＶＳ
Ｓが印加された場合、ビットライン１４に連結された可
変キャパシタ手段のキャパシタンスをＣ２と仮定する。
ビットライン１４に可変キャパシタ手段ＶＣ２２が連結
された場合、ビットラインのキャパシタンスは下記の通
り変化するようになる。
【００２７】Ι）可変キャパシタ手段ＶＣ２２のＰウェ
ール３３に、ハイレベルである電源電圧ＶＣＣが印加さ
れる場合、ビットラインのキャパシタンス（Ｃｂｉｔ）
は、Ｃｂｉｔ＝Ｃ０＋Ｃ１となる。 ＩＩ）可変キャパシタ手段ＶＣ２２のＰウェール３３
に、ローレベルである電源電圧ＶＳＳが印加される場
合、ビットラインのキャパシタンスＣｂｉｔは、Ｃｂｉ
ｔ＝Ｃ０＋Ｃ２となる。以上、図２を参照して説明した
ように、Ｐウェール３３にハイレベルである電源電圧が
印加された場合のキャパシタンスＣ１が、ローレベルで
ある接地電圧ＶＳＳが印加された場合のキャパシタンス
Ｃ２より大きい。
ール３３に、ハイレベルである電源電圧ＶＣＣが印加さ
れる場合、ビットラインのキャパシタンス（Ｃｂｉｔ）
は、Ｃｂｉｔ＝Ｃ０＋Ｃ１となる。 ＩＩ）可変キャパシタ手段ＶＣ２２のＰウェール３３
に、ローレベルである電源電圧ＶＳＳが印加される場
合、ビットラインのキャパシタンスＣｂｉｔは、Ｃｂｉ
ｔ＝Ｃ０＋Ｃ２となる。以上、図２を参照して説明した
ように、Ｐウェール３３にハイレベルである電源電圧が
印加された場合のキャパシタンスＣ１が、ローレベルで
ある接地電圧ＶＳＳが印加された場合のキャパシタンス
Ｃ２より大きい。
【００２８】従って、一定した電荷量Ｑを保持するため
には、可変キャパシタ手段によってキャパシタンスが変
化することによって、電圧Ｖが可変されなければならな
い。キャパシタ手段ＶＣ２２のＰウェール３３に印加さ
れる電圧がＶＣＣの場合、ビットラインの電圧をＶ１と
し、キャパシタ手段ＶＣ２２のＰウェール３３に印加さ
れる電圧がＶＳＳの場合、ビットラインの電圧をＶ２と
するとき、これを数式で表現すると下記のとおりであ
る。 Ｖ１ ＝Ｑ／（Ｃ０＋Ｃ１）、 Ｖ２ ＝Ｑ／（Ｃ０＋
Ｃ２） このとき、Ｃ１がＣ２より大きいので、ビットラインの
電圧Ｖ１よりＶ２が大きい。
には、可変キャパシタ手段によってキャパシタンスが変
化することによって、電圧Ｖが可変されなければならな
い。キャパシタ手段ＶＣ２２のＰウェール３３に印加さ
れる電圧がＶＣＣの場合、ビットラインの電圧をＶ１と
し、キャパシタ手段ＶＣ２２のＰウェール３３に印加さ
れる電圧がＶＳＳの場合、ビットラインの電圧をＶ２と
するとき、これを数式で表現すると下記のとおりであ
る。 Ｖ１ ＝Ｑ／（Ｃ０＋Ｃ１）、 Ｖ２ ＝Ｑ／（Ｃ０＋
Ｃ２） このとき、Ｃ１がＣ２より大きいので、ビットラインの
電圧Ｖ１よりＶ２が大きい。
【００２９】従って、Ｖ１より増加されたＶ２が、すぐ
ビットラインの電圧に連結されるので、ビットライン１
４とダミーライン１３間の電圧差が増加される。第２電
圧可変手段２２の構成及び動作は、前記した第１電圧可
変手段２１の構成及び動作と同一である。
ビットラインの電圧に連結されるので、ビットライン１
４とダミーライン１３間の電圧差が増加される。第２電
圧可変手段２２の構成及び動作は、前記した第１電圧可
変手段２１の構成及び動作と同一である。
【００３０】このような可変キャパシタ手段を備えた本
実施の形態の半導体メモリ素子の感知増幅器の動作を、
図３の波形図を参照して説明すると下記のとおりであ
る。図３（Ａ）に示す第１イコライザ信号（／ＥＱ１
１）が印加されると、感知増幅部１０のプリチャージ手
段の第１及び第２ＰＭＯＳトランジスタ（ＰＭ１１、Ｐ
Ｍ１２）がターンオンされて、ビットライン１３とダミ
ーライン１４とを一定電圧でプリチャージさせる。ダミ
ーライン１３とビットライン１４とを一定電圧でプリチ
ャージさせた後、図３（Ｂ）に示すような第２イコライ
ザ信号（ＥＱ１２）が可変キャパシタ手段２０に印加さ
れると、ビットライン１４の電圧は前記説明のように可
変される。このとき、図３（Ａ）及び図３（Ｂ）に示す
ように、第１イコライザ信号に比して第２イコライザ信
号は一定時間遅延され、位相が反転された信号である。
実施の形態の半導体メモリ素子の感知増幅器の動作を、
図３の波形図を参照して説明すると下記のとおりであ
る。図３（Ａ）に示す第１イコライザ信号（／ＥＱ１
１）が印加されると、感知増幅部１０のプリチャージ手
段の第１及び第２ＰＭＯＳトランジスタ（ＰＭ１１、Ｐ
Ｍ１２）がターンオンされて、ビットライン１３とダミ
ーライン１４とを一定電圧でプリチャージさせる。ダミ
ーライン１３とビットライン１４とを一定電圧でプリチ
ャージさせた後、図３（Ｂ）に示すような第２イコライ
ザ信号（ＥＱ１２）が可変キャパシタ手段２０に印加さ
れると、ビットライン１４の電圧は前記説明のように可
変される。このとき、図３（Ａ）及び図３（Ｂ）に示す
ように、第１イコライザ信号に比して第２イコライザ信
号は一定時間遅延され、位相が反転された信号である。
【００３１】従って、ダミーセル１１が連結されたダミ
ーライン１３と、メモリセル１２が連結されたビットラ
イン１４の電圧差が増加して、感知増幅器のセンシング
マージンが増加するようになり、これによってメモリセ
ル１２のデータを正確に感知増幅して、出力端（ＳＡＯ
ＵＴ）に出力することができるようになる。
ーライン１３と、メモリセル１２が連結されたビットラ
イン１４の電圧差が増加して、感知増幅器のセンシング
マージンが増加するようになり、これによってメモリセ
ル１２のデータを正確に感知増幅して、出力端（ＳＡＯ
ＵＴ）に出力することができるようになる。
【００３２】以上、本実施の形態では、感知増幅部１０
をラッチ型に具現したが、電圧可変手段を備えた感知増
幅器において、感知増幅部の構成はどのような形態に具
現してもかまわない。
をラッチ型に具現したが、電圧可変手段を備えた感知増
幅器において、感知増幅部の構成はどのような形態に具
現してもかまわない。
【００３３】
【発明の効果】以上のように本発明によれば、ダミーラ
インとビットラインに可変キャパシタを、電圧可変手段
を連結して、ダミーラインとビットライン間の電圧差を
増加させてセンシングマージンを向上させる。これによ
ってメモリセルのデータを正確に感知増幅することがで
きる効果がある。
インとビットラインに可変キャパシタを、電圧可変手段
を連結して、ダミーラインとビットライン間の電圧差を
増加させてセンシングマージンを向上させる。これによ
ってメモリセルのデータを正確に感知増幅することがで
きる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体メモリ素子
の感知増幅器の構成を示す回路図である。
の感知増幅器の構成を示す回路図である。
【図２】（Ａ），（Ｂ）は、本発明の一実施の形態によ
る半導体メモリ素子の感知増幅器の可変キャパシタ手段
の特性図である。
る半導体メモリ素子の感知増幅器の可変キャパシタ手段
の特性図である。
【図３】（Ａ），（Ｂ）は、本発明の一実施の形態によ
る半導体メモリ素子の感知増幅器に印加される第１及び
第２イコライザ信号の波形図である。
る半導体メモリ素子の感知増幅器に印加される第１及び
第２イコライザ信号の波形図である。
【図４】従来の半導体メモリ素子の感知増幅器の構成を
示す回路図である。
示す回路図である。
１１ ダミーセル １２ メモリセル １３ ダミーライン １４ ビットライン １０ 感知増幅部 ２０、２１、２２ 電圧可変手段 ３０ 半導体基板 ３１ ゲート ３３ Ｐウェール
Claims (9)
- 【請求項１】 ダミーセルが連結されたダミーライン
と、メモリセルが連結されたビットラインとの電圧を、
第１イコライザ信号によってプリチャージさせ、感知増
幅器のイネーブル信号によって、前記ダミーラインとビ
ットラインとの電圧を入力信号として、前記メモリセル
のデータを感知増幅する感知増幅部と、前記ダミーライ
ンと前記ビットラインとの電圧を、第２イコライザ信号
によって可変させるための電圧可変手段とを含むことを
特徴とする半導体メモリ素子の感知増幅器。 - 【請求項２】 前記電圧可変手段は、前記第２イコライ
ザ信号によって、前記ダミーラインの電圧を可変させる
ための第１電圧可変手段と；前記第２イコライザ信号に
よって、前記ビットラインの電圧を可変させるための第
２電圧可変手段からなることを特徴とする請求項１記載
の半導体メモリ素子の感知増幅器。 - 【請求項３】 前記第１電圧可変手段は、第２イコライ
ザ信号を反転させるためのインバータと；前記インバー
タの出力と前記ダミーライン間に連結された、前記ダミ
ーラインの電圧を可変させるための可変キャパシタ手段
からなることを特徴とする請求項２記載の半導体メモリ
素子の感知増幅器。 - 【請求項４】 前記第１電圧可変手段のインバータは、
第２イコライザ信号を入力信号とする第１ＰＭＯＳトラ
ンジスタと；第１ＮＭＯＳトランジスタとから構成され
た第１ＣＭＯＳトランジスタから構成されることを特徴
とする請求項３記載の半導体メモリ素子の感知増幅器。 - 【請求項５】 前記第１電圧可変手段の可変キャパシタ
手段は、前記第１ＣＭＯＳトランジスタとダミーライン
とに連結された第１ＭＯＳトランジスタから構成される
ことを特徴とする請求項３記載の半導体メモリ素子の感
知増幅器。 - 【請求項６】 前記第１電圧可変手段は第２イコライザ
信号を反転させるためのインバータと；前記インバータ
の出力と前記ビットライン間に連結された、前記ビット
ラインの電圧を可変させるための可変キャパシタからな
ることを特徴とする、請求項２記載の半導体メモリ素子
の感知増幅器。 - 【請求項７】 前記第１電圧可変手段のインバータは、
第２イコライザ信号を入力信号とする、第２ＰＭＯＳト
ランジスタと第２ＮＭＯＳトランジスタとから構成され
た第２ＣＭＯＳトランジスタから構成されることを特徴
とする請求項６記載の半導体メモリ素子の感知増幅器。 - 【請求項８】 前記第１電圧可変手段の可変キャパシタ
手段は、前記第２ＣＭＯＳトランジスタとビットライン
とに連結された第２ＭＯＳトランジスタから構成される
ことを特徴とする、請求項６記載の半導体メモリ素子の
感知増幅器。 - 【請求項９】 第１イコライザ信号に比して第２イコラ
イザ信号は、遅延された反転位相を有することを特徴と
する請求項１記載の半導体メモリ素子の感知増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950069514A KR970051285A (ko) | 1995-12-30 | 1995-12-30 | 센스 증폭기의 차동 전압 증가 장치 |
| KR1995P69514 | 1995-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09330600A true JPH09330600A (ja) | 1997-12-22 |
| JP3268429B2 JP3268429B2 (ja) | 2002-03-25 |
Family
ID=19448495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35868196A Expired - Fee Related JP3268429B2 (ja) | 1995-12-30 | 1996-12-27 | 半導体メモリ素子の感知増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5804992A (ja) |
| JP (1) | JP3268429B2 (ja) |
| KR (1) | KR970051285A (ja) |
| GB (1) | GB2308909B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970384A (en) | 1994-08-11 | 1999-10-19 | Semiconductor Energy Laboratory Co., Ltd. | Methods of heat treating silicon oxide films by irradiating ultra-violet light |
| KR100230747B1 (ko) * | 1996-11-22 | 1999-11-15 | 김영환 | 반도체 메모리장치의 저전력 감지증폭기(Low power sense amplifier in a semiconductor device) |
| US6037890A (en) * | 1997-09-30 | 2000-03-14 | Intel Corporation | Ultra high speed, low power, flash A/D converter utilizing a current mode regenerative comparator |
| KR100353471B1 (ko) * | 1998-12-23 | 2002-11-18 | 주식회사 하이닉스반도체 | 데이터 센스 앰프 |
| US6744671B2 (en) * | 2000-12-29 | 2004-06-01 | Intel Corporation | Kicker for non-volatile memory drain bias |
| US6597003B2 (en) | 2001-07-12 | 2003-07-22 | Axcelis Technologies, Inc. | Tunable radiation source providing a VUV wavelength planar illumination pattern for processing semiconductor wafers |
| US6788112B1 (en) * | 2003-05-12 | 2004-09-07 | International Business Machines Corporation | High performance dual-stage sense amplifier circuit |
| US7009903B2 (en) * | 2004-05-27 | 2006-03-07 | Hewlett-Packard Development Company, L.P. | Sense amplifying magnetic tunnel device |
| US7095255B2 (en) * | 2004-06-29 | 2006-08-22 | Intel Corporation | Ultra-drowsy circuit |
| ITVA20050018A1 (it) * | 2005-03-15 | 2006-09-16 | St Microelectronics Srl | Commutatore controllato |
| US9378780B1 (en) * | 2015-06-16 | 2016-06-28 | National Tsing Hua University | Sense amplifier |
| US11527283B2 (en) | 2021-01-15 | 2022-12-13 | International Business Machines Corporation | Single ended bitline current sense amplifiers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130486A (ja) * | 1982-01-28 | 1983-08-03 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666115B2 (ja) * | 1983-09-26 | 1994-08-24 | 株式会社東芝 | 半導体記憶装置 |
| US4716320A (en) * | 1986-06-20 | 1987-12-29 | Texas Instruments Incorporated | CMOS sense amplifier with isolated sensing nodes |
| JPH04238197A (ja) * | 1991-01-22 | 1992-08-26 | Nec Corp | センスアンプ回路 |
| JP3160316B2 (ja) * | 1991-07-25 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR960011207B1 (ko) * | 1993-11-17 | 1996-08-21 | 김광호 | 반도체 메모리 장치의 데이타 센싱방법 및 그 회로 |
| EP0678871B1 (en) * | 1994-03-22 | 2000-05-31 | STMicroelectronics S.r.l. | Memory array cell reading device |
| US5668765A (en) * | 1996-06-06 | 1997-09-16 | Philips Electronics North America Corporation | Charge transfer sense amplifier |
-
1995
- 1995-12-30 KR KR1019950069514A patent/KR970051285A/ko not_active Application Discontinuation
-
1996
- 1996-12-27 US US08/774,844 patent/US5804992A/en not_active Expired - Lifetime
- 1996-12-27 GB GB9626998A patent/GB2308909B/en not_active Expired - Fee Related
- 1996-12-27 JP JP35868196A patent/JP3268429B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130486A (ja) * | 1982-01-28 | 1983-08-03 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2308909B (en) | 2000-04-05 |
| JP3268429B2 (ja) | 2002-03-25 |
| KR970051285A (ko) | 1997-07-29 |
| US5804992A (en) | 1998-09-08 |
| GB2308909A (en) | 1997-07-09 |
| GB9626998D0 (en) | 1997-02-12 |
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