JPH09330600A - 半導体メモリ素子の感知増幅器 - Google Patents
半導体メモリ素子の感知増幅器Info
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Abstract
圧差を利用して、メモリセルのデータをセンシングして
いるため、ダミーラインとビットライン間の電圧差が一
定範囲以下に小さくなると、正確にデータをセンシング
することができない問題点があった。 【解決手段】 ダミーセルが連結されたダミーラインと
メモリセルが連結されたビットラインとの電圧を、第1
イコライザ信号によってプリチャージさせ、感知増幅器
のイネーブル信号によって、前記ダミーラインとビット
ラインとの電圧を入力信号として前記メモリセルのデー
タを感知増幅する感知増幅部と、前記ダミーラインと前
記ビットラインとの電圧を、第2イコライザ信号によっ
て可変させるための電圧可変手段とを備える。
Description
メモリ素子の感知増幅器(sense amplifier) に関し、特
にビットラインとダミーライン間の電圧差を増加させ
て、センシングマージン(sensing margin)を向上させる
ことのできる半導体メモリ素子の感知増幅器に関する。
memory device) は、電源がオフされても、貯蔵された
データが消滅されずそのまま保持される記憶素子であっ
て、マスクロム、読込み及び読出しが可能なEPRO
M、EEPROM及びフラッシュEEPROM等があ
る。マスクロムは、1つのセルトランジスタに1ビット
のデータを貯蔵して読出のみが可能なメモリ素子で、電
子手帳及びプリンター等の事務自動化機器または、高速
を求めるゲーム機等に主に用いられる。
メモリ素子の感知増幅器の回路図を図示したものであ
る。図4に示す感知増幅器は、ダミーセル1が連結され
たダミーライン3と、メモリセル2が連結されたビット
ライン4とを一定電圧でプリチャージさせるための、イ
コライザから印加されるイコライザ信号(/EQ、equalizi
ng signal)がゲートに印加される第1及び第2PMOS
トランジスタ(PM11、PM12)を含む。ダミーラ
イン3はダミーセル1に連結され、ビットライン4はメ
モリセル2に連結される。
ジスタ( PM13) と第1NMOSトランジスタ(NM1
1 )とから構成された第1インバータと、第4PMOS
トランジスタ(PM14 )と第2NMOSトランジスタ(N
M12 )とから構成された第2インバータとを含む。第
1インバータと第2インバータとは相互に連結されてラ
ッチを構成する。
イネーブル信号(SE)が印加された第3MOSトラン
ジスタ(MN13)と、ダミーライン3及びビットライ
ン4とを通じて、ダミーセル1及びメモリセル2から印
加される信号を、第1及び第2インバータの入力信号と
してそれぞれ印加するためのパストランジスタの第4及
び第5NMOSトランジスタ(NM14、NM15 )と、
ダミーライン3とビットライン4とをイコライズさせる
ための第5NMOSトランジスタ(NM16 )とを更に備
える。
子の感知増幅器は以上のように、大容量の半導体メモリ
素子のメモリセルからデータを、ダミーセル1が連結さ
れたダミーライン3とメモリセル2が連結されたビット
ライン4間の電圧差をセンシング及び増幅して、出力端
(SAOUT) を通じて出力する。しかし、単にダミーライン
3とビットライン4間の電圧差を利用して、メモリセル
のデータをセンシングしているため、ダミーラインとビ
ットライン間の電圧差が一定範囲以下に小さくなると、
正確にデータをセンシングすることができない問題点が
あった。
のキャパシタンスをイコライザ信号によって可変させ
て、ダミーラインとビットラインとの電圧を可変させる
ことによって、ダミーラインとビットライン間の電圧差
を増加させて、正確にデータをセンシングすることがで
きる、半導体メモリ素子の感知増幅器を提供することで
ある。
め、本発明は、ダミーセルが連結されたダミーライン
と、メモリセルが連結されたビットラインとの電圧を、
第1イコライザ信号によってプリチャージさせ、感知増
幅器のイネーブル信号によって、前記ダミーラインとビ
ットラインとの電圧を入力信号として、前記メモリセル
のデータを感知増幅する感知増幅部と、前記ダミーライ
ンと前記ビットラインとの電圧を、第2イコライザ信号
によって可変させるための電圧可変手段を含む、半導体
メモリ素子の感知増幅器を提供することを特徴とする。
幅器は、電圧可変手段が、第2イコライザ信号によっ
て、ダミーラインの電圧を可変させるための第1電圧可
変手段と、前記第2イコライザ信号によって、ビットラ
インの電圧を可変させるための第2電圧可変手段からな
ることを特徴とする。
幅器は、第1電圧可変手段が、第2イコライザ信号を反
転させるためのインバータと、該インバータの出力とダ
ミーライン間に連結された、前記ダミーラインの電圧を
可変させるための可変キャパシタ手段からなることを特
徴とする。
幅器は、第1電圧可変手段のインバータが、第2イコラ
イザ信号を入力信号とする、第1PMOSトランジスタ
と第1NMOSトランジスタとからなる第1CMOSト
ランジスタから構成されることを特徴とする。
幅器は、第1電圧可変手段の可変キャパシタ手段が、第
1CMOSトランジスタとダミーラインとに連結された
MOSトランジスタから構成されることを特徴とする。
幅器は、第1電圧可変手段が、第2イコライザ信号を反
転させるためのインバータと、該インバータの出力とビ
ットライン間に連結された、前記ビットラインの電圧を
可変させるための可変キャパシタ手段からなることを特
徴とする。
幅器は、第1電圧可変手段のインバータが、第2イコラ
イザ信号を入力信号とする、第2PMOSトランジスタ
と第2NMOSトランジスタとからなる第2CMOSト
ランジスタから構成されることを特徴とする。
幅器は、第1電圧可変手段の可変キャパシタ手段が、第
2CMOSトランジスタとビットラインとに連結された
MOSトランジスタから構成されることを特徴とする。
幅器は、第1イコライザ信号に比して第2イコライザ信
号は遅延した反転位相を有することを特徴とする。
よる半導体メモリ素子の感知増幅器の構成を示す回路図
である。本実施の形態による半導体メモリ素子の感知増
幅器は、ダミーライン13とビットライン14との電圧
を入力信号として、メモリセルのデータを感知増幅する
感知増幅部10と、ダミーライン13とビットライン1
4との電圧を可変させるための電圧可変手段20を含
む。
部10は図4と同様な構成を有している。すなわち、感
知増幅部10は、第1イコライザ信号(/EQ11 )によ
って、ダミーライン13とビットライン14とをプリチ
ャージさせるプリチャージ手段と、感知増幅器のイネー
ブル信号(SE )によって、ダミーライン13とビットラ
イン14との電圧を入力し感知増幅して、メモリセル1
4のデータを感知増幅する感知増幅手段から構成され
る。
1イコライザ信号( /EQ11) によって、ダミーライ
ン13とビットライン14とをプリチャージさせるため
の第1及び第2PMOSトランジスタ( PM11、PM
12) とから構成される。感知増幅部10の感知増幅手
段は、ダミーライン13とビットライン14との電圧を
入力信号とする、第3PMOSトランジスタ(PM1
3)と、第1NMOSトランジスタ(NM11)から構
成された第1CMOSトランジスタ(CM11)と、第
4PMOSトランジスタ(PM14)と第2NMOSト
ランジスタ(NM12)から構成された第2CMOSト
ランジスタ(CM12)とから構成される。また、感知
増幅手段は、ゲートに感知増幅器のイネーブル信号(S
E)が印加され、第1及び第2CMOSトランジスタ
(CM11,CM12)をイネーブルさせるために第3
NMOSトランジスタ(MM13)と、基準電圧信号
(VREF)によってダミーライン13とビットライン
14との電圧を、それぞれ第1及び第2CMOSトラン
ジスタ(CM11,CM12)の入力信号に伝達するた
めのパストランジスタの、第4及び第5NMOSトラン
ジスタ(NM14,NM15)と、ダミーライン13と
ビットライン14とをイコライザ信号(EQ11)によ
ってイコライズさせるための、第6NMOSトランジス
タ(NM16)を更に備える。
( EQ12)によってダミーライン13の電圧を可変さ
せるための第1電圧可変手段21と、第2イコライザ信
号 (EQ12)によってビットライン14の電圧を可変
させるための第2電圧可変手段22からなる。
は、第2イコライザ信号( EQ12)を入力信号とす
る、第1PMOSトランジスタ(PM21)と第1NM
OSトランジスタ(NM21)とから構成された第2C
MOSトランジスタ(CM21)と、前記第1CMOS
トランジスタ(CM21)とダミーライン13とに連結
されて、ダミーライン13の電圧を可変させるための、
MOSトランジスタ(MN22)から構成された第1キ
ャパシタ手段(VC21)からなる。
は、第2イコライザ信号( EQ12)を入力信号とす
る、第2PMOSトランジスタ(PM22)と第2NM
OSトランジスタ(NM22)から構成される第2CM
OSトランジスタ(CM22)と、前記第2CMOSト
ランジスタ(CM22)とビットライン14とに連結さ
れてビットライン14の電圧を可変させるための、MO
Sトランジスタ(NM22)から構成された第2キャパ
シタ手段(VC22)からなる。
て、可変キャパシタ手段のMOSトランジスタ(MN2
1)及びMOSトランジスタ(MN22)の動作特性
を、図3を参照して調べる。図2を参照すると、キャパ
シタ手段はゲート酸化膜キャパシタから具現され、ゲー
ト31と半導体基板30に形成されたPウェール33間
のゲート酸化膜32を、キャパシタ誘電体膜として使用
したものである。
ウェール33にハイレベルである電源電圧VCCを印加
すると、図2(A)のようにキャパシタンスが増加す
る。一方、Pウェール33にローレベルである接地電圧
VSSを印加すると、図2(B)のようにキャパシタン
ス値が小さくなる。
ール33に加えられる電圧によって、キャパシタンスC
が変化するようになり、これによってQ=CV の原理
によって、ダミーライン13とビットライン14間の電
圧差を増加させることができる。
パシタンスをC0とし、Pウェール33にハイレベルで
ある電源電圧VCCが印加された場合、ビットライン1
4に連結された可変キャパシタ手段のキャパシタンスを
C1、Pウェール33にローレベルである接地電圧VS
Sが印加された場合、ビットライン14に連結された可
変キャパシタ手段のキャパシタンスをC2と仮定する。
ビットライン14に可変キャパシタ手段VC22が連結
された場合、ビットラインのキャパシタンスは下記の通
り変化するようになる。
ール33に、ハイレベルである電源電圧VCCが印加さ
れる場合、ビットラインのキャパシタンス(Cbit)
は、Cbit=C0+C1となる。 II)可変キャパシタ手段VC22のPウェール33
に、ローレベルである電源電圧VSSが印加される場
合、ビットラインのキャパシタンスCbitは、Cbi
t=C0+C2となる。以上、図2を参照して説明した
ように、Pウェール33にハイレベルである電源電圧が
印加された場合のキャパシタンスC1が、ローレベルで
ある接地電圧VSSが印加された場合のキャパシタンス
C2より大きい。
には、可変キャパシタ手段によってキャパシタンスが変
化することによって、電圧Vが可変されなければならな
い。キャパシタ手段VC22のPウェール33に印加さ
れる電圧がVCCの場合、ビットラインの電圧をV1と
し、キャパシタ手段VC22のPウェール33に印加さ
れる電圧がVSSの場合、ビットラインの電圧をV2と
するとき、これを数式で表現すると下記のとおりであ
る。 V1 =Q/(C0+C1)、 V2 =Q/(C0+
C2) このとき、C1がC2より大きいので、ビットラインの
電圧V1よりV2が大きい。
ビットラインの電圧に連結されるので、ビットライン1
4とダミーライン13間の電圧差が増加される。第2電
圧可変手段22の構成及び動作は、前記した第1電圧可
変手段21の構成及び動作と同一である。
実施の形態の半導体メモリ素子の感知増幅器の動作を、
図3の波形図を参照して説明すると下記のとおりであ
る。図3(A)に示す第1イコライザ信号(/EQ1
1)が印加されると、感知増幅部10のプリチャージ手
段の第1及び第2PMOSトランジスタ(PM11、P
M12)がターンオンされて、ビットライン13とダミ
ーライン14とを一定電圧でプリチャージさせる。ダミ
ーライン13とビットライン14とを一定電圧でプリチ
ャージさせた後、図3(B)に示すような第2イコライ
ザ信号(EQ12)が可変キャパシタ手段20に印加さ
れると、ビットライン14の電圧は前記説明のように可
変される。このとき、図3(A)及び図3(B)に示す
ように、第1イコライザ信号に比して第2イコライザ信
号は一定時間遅延され、位相が反転された信号である。
ーライン13と、メモリセル12が連結されたビットラ
イン14の電圧差が増加して、感知増幅器のセンシング
マージンが増加するようになり、これによってメモリセ
ル12のデータを正確に感知増幅して、出力端(SAO
UT)に出力することができるようになる。
をラッチ型に具現したが、電圧可変手段を備えた感知増
幅器において、感知増幅部の構成はどのような形態に具
現してもかまわない。
インとビットラインに可変キャパシタを、電圧可変手段
を連結して、ダミーラインとビットライン間の電圧差を
増加させてセンシングマージンを向上させる。これによ
ってメモリセルのデータを正確に感知増幅することがで
きる効果がある。
の感知増幅器の構成を示す回路図である。
る半導体メモリ素子の感知増幅器の可変キャパシタ手段
の特性図である。
る半導体メモリ素子の感知増幅器に印加される第1及び
第2イコライザ信号の波形図である。
示す回路図である。
Claims (9)
- 【請求項1】 ダミーセルが連結されたダミーライン
と、メモリセルが連結されたビットラインとの電圧を、
第1イコライザ信号によってプリチャージさせ、感知増
幅器のイネーブル信号によって、前記ダミーラインとビ
ットラインとの電圧を入力信号として、前記メモリセル
のデータを感知増幅する感知増幅部と、前記ダミーライ
ンと前記ビットラインとの電圧を、第2イコライザ信号
によって可変させるための電圧可変手段とを含むことを
特徴とする半導体メモリ素子の感知増幅器。 - 【請求項2】 前記電圧可変手段は、前記第2イコライ
ザ信号によって、前記ダミーラインの電圧を可変させる
ための第1電圧可変手段と;前記第2イコライザ信号に
よって、前記ビットラインの電圧を可変させるための第
2電圧可変手段からなることを特徴とする請求項1記載
の半導体メモリ素子の感知増幅器。 - 【請求項3】 前記第1電圧可変手段は、第2イコライ
ザ信号を反転させるためのインバータと;前記インバー
タの出力と前記ダミーライン間に連結された、前記ダミ
ーラインの電圧を可変させるための可変キャパシタ手段
からなることを特徴とする請求項2記載の半導体メモリ
素子の感知増幅器。 - 【請求項4】 前記第1電圧可変手段のインバータは、
第2イコライザ信号を入力信号とする第1PMOSトラ
ンジスタと;第1NMOSトランジスタとから構成され
た第1CMOSトランジスタから構成されることを特徴
とする請求項3記載の半導体メモリ素子の感知増幅器。 - 【請求項5】 前記第1電圧可変手段の可変キャパシタ
手段は、前記第1CMOSトランジスタとダミーライン
とに連結された第1MOSトランジスタから構成される
ことを特徴とする請求項3記載の半導体メモリ素子の感
知増幅器。 - 【請求項6】 前記第1電圧可変手段は第2イコライザ
信号を反転させるためのインバータと;前記インバータ
の出力と前記ビットライン間に連結された、前記ビット
ラインの電圧を可変させるための可変キャパシタからな
ることを特徴とする、請求項2記載の半導体メモリ素子
の感知増幅器。 - 【請求項7】 前記第1電圧可変手段のインバータは、
第2イコライザ信号を入力信号とする、第2PMOSト
ランジスタと第2NMOSトランジスタとから構成され
た第2CMOSトランジスタから構成されることを特徴
とする請求項6記載の半導体メモリ素子の感知増幅器。 - 【請求項8】 前記第1電圧可変手段の可変キャパシタ
手段は、前記第2CMOSトランジスタとビットライン
とに連結された第2MOSトランジスタから構成される
ことを特徴とする、請求項6記載の半導体メモリ素子の
感知増幅器。 - 【請求項9】 第1イコライザ信号に比して第2イコラ
イザ信号は、遅延された反転位相を有することを特徴と
する請求項1記載の半導体メモリ素子の感知増幅器。
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