JP4913108B2 - データ駆動回路及び遅延固定ループ - Google Patents

データ駆動回路及び遅延固定ループ Download PDF

Info

Publication number
JP4913108B2
JP4913108B2 JP2008242339A JP2008242339A JP4913108B2 JP 4913108 B2 JP4913108 B2 JP 4913108B2 JP 2008242339 A JP2008242339 A JP 2008242339A JP 2008242339 A JP2008242339 A JP 2008242339A JP 4913108 B2 JP4913108 B2 JP 4913108B2
Authority
JP
Japan
Prior art keywords
signal
delay
clock signal
phase difference
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008242339A
Other languages
English (en)
Other versions
JP2009077403A (ja
Inventor
ヨン・ジャエ・リー
Original Assignee
アナパス・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アナパス・インコーポレーテッド filed Critical アナパス・インコーポレーテッド
Publication of JP2009077403A publication Critical patent/JP2009077403A/ja
Application granted granted Critical
Publication of JP4913108B2 publication Critical patent/JP4913108B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Landscapes

  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Manipulation Of Pulses (AREA)

Description

本発明はデータ駆動回路及び遅延固定ループに関し、特にアナログデータ信号のディスプレイパネルへの印加時に発生する誤りなどにも関わらず、正常に動作可能なデータ駆動回路及び遅延固定ループに関する。
データ駆動回路は、タイミング制御部からのデータ信号に対応するアナログデータ信号をディスプレイパネルに印加する。データ駆動回路はタイミング制御部からデータ信号と共に、データ信号に同期化されたクロック信号(水平同期信号ともいう)も受信し、受信したクロック信号から元のクロック信号を復元するために遅延固定ループ(Delay Locked Loop、以下、簡単にＤＬＬともいう)を含むこともある。なお、データ駆動回路からディスプレイパネルに出力されるアナログデータ信号に変化があれば、データ駆動回路からディスプレイパネルに瞬間的に多くの電流が流れ、これによりデータ駆動回路にノイズ(例えば、データ駆動回路の電源電圧及び／又は接地電圧が瞬間的に変化する)が発生する。かかるノイズにより、遅延固定ループに入力された受信クロック信号のうちの一つ又は複数が欠如することがある。また、このようなクロックの欠如は、ＤＬＬをアンロック(unlock)状態にすることができ、ＤＬＬがアンロック状態になると、再度ロック(lock)状態に戻るまで相当な時間がかかる。従って、短期間に発生した受信クロック信号の誤りが、ＤＬＬのアンロックによって長期化するという問題があった。
従って、本発明が解決しようとする技術的課題は、上述した問題を解決し、データ駆動回路からディスプレイパネルに印加されるアナログデータ信号の変化により、受信クロック信号のうちの一部のクロックが欠如したにも関わらず、ＤＬＬをロック状態で保持可能なデータ駆動回路、及びそれに用いられる遅延固定ループを提供することにある。
上述した目的を達成するための技術的手段として、本発明の第１の態様は、第１のクロック信号の入力を受けて第２のクロック信号を出力する遅延固定ループにおいて、前記第１のクロック信号、前記第２のクロック信号及び少なくとも一つの遅延信号によって位相差信号-前記位相差信号は前記第１のクロック信号又は前記第２のクロック信号によって前記第１のクロック信号と前記第２のクロック信号の間の位相差に該当する値を有し、前記少なくとも一つの遅延信号によって位相差無しに該当する値を有する-を出力する位相検出器と、前記第１のクロック信号を遅延させることにより前記第２のクロック信号及び前記少なくとも一つの遅延信号を求める遅延線-前記第１のクロック信号に対する前記第２のクロック信号の遅延である第１の遅延は前記位相差信号により変更される-と、を備える遅延固定ループを提供する。
また、本発明の第２の態様は、第１のクロック信号と第２のクロック信号-前記第２のクロック信号は前記第１のクロック信号を遅延させることにより得られる-の間の遅延である第１の遅延を制御する方法において、(a)前記第１のクロック信号又は前記第２のクロック信号によって前記第１のクロック信号と前記第２のクロック信号の間の位相差に対応する位相差信号を提供する段階と、(b)第１の遅延信号-前記第１の遅延信号は前記第１のクロック信号を遅延させることにより得られる-によって位相差無しに該当する前記位相差信号を提供する段階と、(c)前記位相差信号によって前記第１の遅延を調節する段階と、を備える第１の遅延を制御する方法を提供する。
また、本発明の第３の態様は、第１のデータ信号及び第１のクロック信号の入力を受けて、ディスプレイパネルに伝達する第２のデータ信号を出力するデータ駆動回路において、前記第１のデータ信号を第２のクロック信号に基づいてサンプリングし、アナログ変換することにより得られた前記第２のデータ信号を出力するデータ駆動部と、前記第１のクロック信号から前記第２のクロック信号−前記第１のクロック信号と前記第２のクロック信号の間には遅延が存在し、該遅延は前記第１のクロック信号と前記第２のクロック信号の間の位相差に対応する位相差信号に応じて変化し、前記位相差信号が位相差有りに該当する値を有する期間が制限される−を生成する遅延固定ループと、を備えるデータ駆動回路を提供する。
本発明のデータ駆動回路によれば、ディスプレイパネルに出力される第２のデータ信号の変化によりタイミング制御部から伝達される第１のクロック信号の一部を復元できなかった場合にも、ＤＬＬをロック状態で保持することができる。より具体的には、本発明によるデータ駆動回路に設けられたＤＬＬは、位相差有りを示す位相差信号が長くなりすぎることを制限することにより、ＤＬＬがアンロック状態になることを防止することができる。第１のクロック信号の劣化は、図１に示すように、第１のクロック信号が第１のデータ信号の間に第１のデータ信号とは異なる信号サイズで埋め込まれた場合により頻繁に発生する。従って、本発明によるデータ駆動回路は、第１のクロック信号がマルチレベルで埋め込まれた場合により有効である。
また、本発明の遅延固定ループによれば、入力される第１のクロック信号のうち一部のクロックが損傷した場合にも、ロック状態を保持することができる。より具体的には、本発明による遅延固定ループは、第１のクロック信号を遅延させることにより得られた少なくとも一つの遅延信号を用いて位相検出器をリセットすることにより(即ち、位相検出器が位相誤差無しを示す位相差信号を出力するようにすることにより)、位相検出器が長期間にわたって位相差有りを示す信号を出力することを防止することができる。従って、第１のクロック信号が劣化しても、本発明による遅延固定ループがアンロック状態になることを防止することができる。
本発明によるデータ駆動回路及び遅延固定ループによれば、ＤＬＬがアンロック状態になることを防止することができる。
以下、本発明の望ましい実施形態について添付図面を参照して詳しく説明するが、本発明は本実施形態に限定されず、本発明の請求範囲及び思想から逸脱することなく様々の変更が可能であることは言うまでもない。なお、本発明の実施形態は、本発明が属する技術分野における通常の知識を有する者に本発明をより完全に説明するために提供するものである。
図１は本発明の第１の実施形態によるデータ駆動回路を示しており、特に第１のクロック信号が第１のデータ信号の間に第１のデータ信号とは異なる信号サイズで埋め込まれて受信された場合を示している。
図１に示すように、データ駆動回路は、マルチレベル検出部１０、遅延固定ループ２０及びデータ駆動部３０を備える。
マルチレベル検出部１０は、受信信号(Ｓ_Ｒ)から第１のクロック信号(Ｓ_ＣＬＫ１)を抽出する。また、マルチレベル検出部１０は、受信信号(Ｓ_Ｒ)から第１のデータ信号(Ｓ_ＤＡＴＡ１)を抽出することもできる。受信信号(Ｓ_Ｒ)は第１のクロック信号(Ｓ_ＣＬＫ１)及び第１のデータ信号(Ｓ_ＤＡＴＡ１)を備える。第１のクロック信号(Ｓ_ＣＬＫ１)は第１のデータ信号(Ｓ_ＤＡＴＡ１)の間に第１のデータ信号(Ｓ_ＤＡＴＡ１)とは異なる信号サイズで埋め込まれている。
従って、受信信号(Ｓ_Ｒ)のサイズを用いて、受信信号(Ｓ_Ｒ)から第１のクロック信号(Ｓ_ＣＬＫ１)を抽出することができる。また、受信信号(Ｓ_Ｒ)の極性を用いて、受信信号(Ｓ_Ｒ)から第１のデータ信号(Ｓ_ＤＡＴＡ１)を抽出することができる。受信信号(Ｓ_Ｒ)はタイミング制御部(timing controller、図示せず)から伝送される。受信信号(Ｓ_Ｒ)はタイミング制御部とデータ駆動回路を連結する一つの配線を用いた単一信号方式(single-ended signalling)、又は２つの配線を用いた差動信号方式(differential signalling)で伝達されることができる。差動信号方式は、例えば、ＬＶＤＳ(Low Voltage Differential Signalling)方式である。
ＤＬＬ２０は、第１のクロック信号(Ｓ_ＣＬＫ１)から第２のクロック信号(Ｓ_ＣＬＫ２)を求める。第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間には遅延が存在し、該遅延は第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差に対応する位相差信号に応じて変化する。ところが、位相差信号が位相差有りに該当する値を有する期間は制限されている。より具体的には、従来技術によるＤＬＬの場合には、第１のクロック信号があるクロックに該当する期間中に欠如すると、その期間中に位相差有りに該当する位相差信号が生成される。なお、これにより、ＤＬＬがアンロック(unlock)状態になるが、ＤＬＬが一応アンロック状態になると、再度ロック(lock)状態に戻るまで相当な時間がかかる。これに反して、本発明によるＤＬＬ２０の場合には、位相差信号が位相差有りに該当する値を有する期間が制限されているため、第１のクロック信号があるクロックに該当する期間中に欠如しても、ＤＬＬ２０がアンロック状態にならない。位相差信号が位相差有りに該当する値を有する期間が制限される一例として、第１のクロック信号を遅延させることにより得られた少なくとも一つの遅延信号を用いて位相差信号が位相差無しに該当する値を有するように位相検出器をリセットする方法がある。
データ駆動部３０は、第１のデータ信号(Ｓ_ＤＡＴＡ１)を第２のクロック信号(Ｓ_ＣＬＫ２)に基づいてサンプリングし、アナログ変換することにより得られた第２のデータ信号(Ｓ_ＤＡＴＡ２)を出力する。第２のデータ信号(Ｓ_ＤＡＴＡ２)は、ディスプレイパネル(図示せず)の複数のデータ線(図示せず)に印加される。第２のデータ信号(Ｓ_ＤＡＴＡ２)は第１のデータ信号(Ｓ_ＤＡＴＡ１)に対応する階調電圧又は階調電流を複数のデータ線に印加する。ディスプレイパネルは例えば、ＬＣＤ(Liquid Crystal Display)パネル、ＰＤＰ(Plasma Display Panel)、ＯＥＬＤ(Organic Electro-Luminescence Display)パネルである。第２のデータ信号(Ｓ_ＤＡＴＡ２)の変化はロード信号(ＴＰ)により制御される。
ロード信号(ＴＰ)は、データ駆動部３０をして第２のデータ信号(Ｓ_ＤＡＴＡ２)を変化させるように制御する信号である。ロード信号(ＴＰ)は、例えばタイミング制御部から印加される。ロード信号(ＴＰ)は、図示のように、別の配線を介して伝送されることができ、図とは異なり、第１のクロック信号(Ｓ_ＣＬＫ１)及び第１のデータ信号(Ｓ_ＤＡＴＡ１)と同一の配線を介して伝送されることもできる。例えば、第１のクロック信号(Ｓ_ＣＬＫ１)の極性からロード信号(ＴＰ)を抽出することができる。
図２は図１のデータ駆動回路に採用されたマルチレベル検出部１０の一例を示しており、特に、受信信号(Ｓ_Ｒ)が差動信号方式(differential signalling)で伝達された信号である場合を示している。この場合、受信信号(Ｓ_Ｒ)は、第１の信号(Ｓ_Ｒ_Ｐ)と、第１の信号(Ｓ_Ｒ_Ｐ)とは逆の極性を有する第２の信号(Ｓ_Ｒ_Ｎ)とに分かれる。図３は受信信号(Ｓ_Ｒ_Ｐ、Ｓ_Ｒ_Ｎ)、基準電圧(Ｖ_ＲＥＦ_Ｈ、Ｖ_ＲＥＦ_Ｌ)、第１のクロック信号(Ｓ_ＣＬＫ１)及び第１のデータ信号(Ｓ_ＤＡＴＡ１)を示す図である。図２及び図３に示すように、マルチレベル検出部１０はクロック抽出部１１及びデータ抽出部１２を含む。
クロック抽出部１１は、受信信号(Ｓ_Ｒ_Ｐ、Ｓ_Ｒ_Ｎ)及び基準電圧(Ｖ_ＲＥＦ_Ｈ、Ｖ_ＲＥＦ_Ｌ;Ｖ_ＲＥＦ_ＨがＶ_ＲＥＦ_Ｌよりも高い)を比較し、その結果により第１のクロック信号(Ｓ_ＣＬＫ１)を生成する。このために、クロック抽出部１１は第１の比較器１５、第２の比較器１６及びＯＲ演算部１７を備える。第１の比較器１５は、第１の信号(Ｓ_Ｒ_Ｐ)が第１の基準電圧(Ｖ_ＲＥＦ_Ｈ)より大きく、第２の信号(Ｓ_Ｒ_Ｎ)が第２の基準電圧(Ｖ_ＲＥＦ_Ｎ)より小さい場合には、‘１’の論理値を出力し、それ以外には、‘０’の論理値を出力する。第２の比較器１６は、第２の信号(Ｓ_Ｒ_Ｎ)が第１の基準電圧(Ｖ_ＲＥＦ_Ｈ)より大きく、第１の信号(Ｓ_Ｒ_Ｐ)が第２の基準電圧(Ｖ_ＲＥＦ_Ｎ)より小さい場合には、‘１’の論理値を出力し、それ以外の場合には、‘０’の論理値を出力する。ＯＲ演算部１７は、第１の比較器１５及び第２の比較器１６の出力に基づいてＯＲ演算を行う。
データ抽出部１２は比較器１８を備え、第１の信号(Ｓ_Ｒ_Ｐ)及び第２の信号(Ｓ_Ｒ_Ｎ)を比較して、その結果により０又は１の論理値を有する第１のデータ信号(Ｓ_ＤＡＴＡ１)を出力する。
図４は図１のデータ駆動回路に採用されたＤＬＬ２０の一例を示しており、図５はロード信号(ＴＰ)、第１のクロック信号(Ｓ_ＣＬＫ１)、第２のクロック信号(Ｓ_ＣＬＫ２)、第１の遅延信号(Ｓ_ＤＬ１)、第２の遅延信号(Ｓ_ＤＬ２)、位相差信号(ＵＰ，ＤＮ)、及び高周波成分が除去された位相差信号(Ｖ_ＬＰＦ)を示している。図４及び図５に示すように、ＤＬＬ２０は、位相検出器２１(phase detector)、低帯域通過フィルタ２２(Low Pass Filter、以下、簡単にＬＰＦともいう)及び遅延線２３(delay line)を備える。
位相検出器２１は、第１のクロック信号(Ｓ_ＣＬＫ１)、第２のクロック信号(Ｓ_ＣＬＫ２)及び少なくとも一つの遅延信号(Ｓ_ＤＬ１、Ｓ_ＤＬ２)により位相差信号(ＵＰ，ＤＮ)を生成する。位相差信号は、図示のように、２つの信号(ＵＰ，ＤＮ)で出力されることができ、図とは異なり、１つの信号で出力されることもできる。図示の場合、ＵＰ／ＤＮが０／１の場合は、第１のクロック信号(Ｓ_ＣＬＫ１)が第２のクロック信号(Ｓ_ＣＬＫ２)より遅延していることを意味し、１／０の場合は、第１のクロック信号(Ｓ_ＣＬＫ１)が第２のクロック信号(Ｓ_ＣＬＫ２)より進んでいることを意味する。また、０／０の場合は、第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)が一致していること(位相差無し)を意味する。
第１のクロック信号(Ｓ_ＣＬＫ１)はＤＬＬ２０の外部から入力されるクロック信号であり、第２のクロック信号(Ｓ_ＣＬＫ２)は第１のクロック信号(Ｓ_ＣＬＫ１)を遅延させることにより得られるクロック信号である。また、第１のクロック信号(Ｓ_ＣＬＫ１)から第２のクロック信号(Ｓ_ＣＬＫ２)までの遅延を第１の遅延(ＤＬ１)という。少なくとも一つの遅延信号(Ｓ_ＤＬ１、Ｓ_ＤＬ２)は、第１のクロック信号(Ｓ_ＣＬＫ１)を遅延させることにより得た信号であり、図示のように２つの遅延信号であるか、あるいは図とは異なって１つ又は３つ以上の遅延信号であることができる。遅延信号が２つの場合、いずれか一方の遅延信号(Ｓ_ＤＬ１)の遅延である第２の遅延(ＤＬ２)は第１の遅延(ＤＬ１)より大きく、他方の遅延信号(Ｓ_ＤＬ２)の遅延である第３の遅延(ＤＬ３)は第１の遅延(ＤＬ１)より小さいことが望ましい。遅延信号が１つの場合、該当遅延信号(Ｓ_ＤＬ１)の遅延である第２の遅延(ＤＬ２)は第１の遅延(ＤＬ１)より大きいことが望ましい。第２の遅延(ＤＬ２)が第１の遅延(ＤＬ１)より大きいと、該当遅延信号(Ｓ_ＤＬ１)は位相差信号が望まない位相差有りに該当する値を有する期間のうち、相当期間(Ｔ１)を短縮することができる。
位相差信号(ＵＰ，ＤＮ)は第１のクロック信号(Ｓ_ＣＬＫ１)又は第２のクロック信号(Ｓ_ＣＬＫ２)によって第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差に該当する値を有し、遅延信号(Ｓ_ＤＬ[２:１])によって位相差無しに該当する値を有する。図示した位相検出器２１は、第１のクロック信号(Ｓ_ＣＬＫ１)の上昇エッジ(rising edge)または第２のクロック信号(Ｓ_ＣＬＫ２)の上昇エッジが検出されると、第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差に該当する位相差信号を出力する。また、図示した位相検出器２１は、‘１’に該当する第１の遅延信号(Ｓ_ＤＬ１)又は‘１’に該当する第２の遅延信号(Ｓ_ＤＬ２)が検出されると、位相差無しを表す信号を位相差信号として出力する。
位相検出器２１は、‘１’に該当する第１の遅延信号(Ｓ_ＤＬ１)又は‘１’に該当する第２の遅延信号(Ｓ_ＤＬ２)が検出されると、常に位相差無しを表す信号を位相差信号として出力するように設計される。一方、位相検出器２１は、微調整(fine tuning)の時にのみ上記のように動作し、粗同調(coarse tuning)の時には位相差信号が第１の遅延信号(Ｓ_ＤＬ１)及び第２の遅延信号(Ｓ_ＤＬ２)の影響を受けないように設計することもできる。このように、位相検出器が粗同調時又は微調整時に異なって動作するように設計された場合は、同期時間(locktime)が減少するという改善した効果が得られる。
ＬＰＦ２２は、位相差信号(ＵＰ、ＤＮ)の高周波成分を除去する。図示したＬＰＦ２２は、高周波成分が除去された位相差信号に対応するレベルを有する電圧(Ｖ_ＬＰＦ)を出力する。
遅延線２３は、第１のクロック信号(Ｓ_ＣＬＫ１)を遅延させることにより第２のクロック信号(Ｓ_ＣＬＫ２)及び少なくとも一つの遅延信号(Ｓ_ＤＬ１、Ｓ_ＤＬ２)を求める。第１のクロック信号(Ｓ_ＣＬＫ１)に対する第２のクロック信号(Ｓ_ＣＬＫ２)の遅延である第１の遅延(ＤＬ１)は、高周波成分が除去された位相差信号(Ｖ_ＬＰＦ)により制御される。第１のクロック信号(Ｓ_ＣＬＫ１)に対する少なくとも一つの遅延信号(Ｓ_ＤＬ１、Ｓ_ＤＬ２)の遅延は、高周波成分が除去された位相差信号(Ｖ_ＬＰＦ)により制御されるように設計することができ、あるいは高周波成分が除去された位相差信号(Ｖ_ＬＰＦ)に依存しないように設計することもできる。
図６は図４に採用された位相検出器２１の一例を示している。図６に示すように、位相検出器２１は、第１のＤフリップ・フロップ６１、第２のＤフリップ・フロップ６２、ＡＮＤ演算器６３、第１のＯＲ演算器６４及び第２のＯＲ演算器６５を備える。
第１のＤフリップ・フロップ６１は、クロック端子(ＣＬＫ)に印加される第１のクロック信号(Ｓ_ＣＬＫ１)が上昇すれば‘１’を出力し、リセット端子(ＲＳ)に印加される第２のＯＲ演算器６５の出力が１になれば‘０’を出力する。また、第２のＤフリップ・フロップ６２は、クロック端子(ＣＬＫ)に印加される第２のクロック信号(Ｓ_ＣＬＫ２)が上昇すれば‘１’を出力し、リセット端子(ＲＳ)に印加される第２のＯＲ演算器６５の出力が１になれば‘０’を出力する。なお、ＡＮＤ演算器６３は第１、第２のＤフリップ・フロップ６１，６２の出力に対してＡＮＤ演算を行い、第１のＯＲ演算器６４は遅延信号(Ｓ_ＤＬ１、Ｓ_ＤＬ２)に対してＯＲ演算を行い、第２のＯＲ演算器６５はＡＮＤ演算器６３の出力及び第１のＯＲ演算器６４の出力に対してＯＲ演算を行う。
このように構成された図６に示す位相検出器２１は、第１の遅延信号(Ｓ_ＤＬ１)又は第２の遅延信号(Ｓ_ＤＬ２)が印加されると(即ち、第１の遅延信号(Ｓ_ＤＬ１)又は第２の遅延信号(Ｓ_ＤＬ２)がアクティブ状態１になると)、第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差に関わらず常に０／０を位相差信号として出力する。一方、位相検出器２１は、第１の遅延信号(Ｓ_ＤＬ１)又は第２の遅延信号(Ｓ_ＤＬ２)の上昇エッジが検出されると、第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差に対応する位相差信号を出力する。
図６には、第１の遅延信号(Ｓ_ＤＬ１)又は第２の遅延信号(Ｓ_ＤＬ２)が印加されると、位相検出器２１が常に０／０を位相差信号として出力する場合が示されているが、図とは異なり、微調整時にのみこのように動作し、粗調整時には位相差信号が第１の遅延信号(Ｓ_ＤＬ１)及び第２の遅延信号(Ｓ_ＤＬ２)の影響を受けないように(即ち、Ｄフリップ・フロップ６１，６２のリセット端子(ＲＳ)がＡＮＤ演算器６３の出力の影響のみを受けるように)設計することもできる。このように設計された場合には、同期時間が減少するという改善した効果が得られる。
図７は図４に採用された遅延線２３の一例を示す図である。図７に示すように、遅延線２３は第１の遅延線７１及び第２の遅延線７２を備える。
第１の遅延線７１は第１のクロック信号(Ｓ_ＣＬＫ１)を遅延させることにより第２のクロック信号(Ｓ_ＣＬＫ２)を求める。また、第１の遅延線７１は第１のクロック信号(Ｓ_ＣＬＫ１)を遅延させることにより第２の遅延信号(Ｓ_ＤＬ２)を求める。第２の遅延信号(Ｓ_ＤＬ２)の遅延である第３の遅延(ＤＬ３)は、第２のクロック信号(Ｓ_ＣＬＫ２)の遅延である第１の遅延(ＤＬ１)より小さいため、第２の遅延信号(Ｓ_ＤＬ２)は図示のように第１の遅延線７１の中間で出力される。即ち、第３の遅延(ＤＬ３)は０より大きく、第１の遅延(ＤＬ１)より小さい値を有する。第１の遅延線７１は図示のように複数のインバーター７３で構成されることができ、各々のインバーター７３の遅延は、高周波成分が除去された位相差信号(Ｖ_ＬＰＦ)により制御される。
なお、第２の遅延線７２は第２のクロック信号(Ｓ_ＣＬＫ２)を遅延させることにより第１の遅延信号(Ｓ_ＤＬ１)を求める。第２のクロック信号(Ｓ_ＣＬＫ２)が第１のクロック信号(Ｓ_ＣＬＫ１)を遅延させることにより得た信号であるため、つまり第１の遅延信号(Ｓ_ＤＬ１)も第１のクロック信号(Ｓ_ＣＬＫ１)を遅延させることにより得た信号に該当する。第２の遅延線７２も図示のように複数のインバーター７４で構成されることができ、各々のインバーター７４の遅延は、図示のように、高周波成分が除去された位相差信号(Ｖ_ＬＰＦ)から独立していることができ、図とは異なり、高周波成分が除去された位相差信号(Ｖ_ＬＰＦ)によって制御されることもできる。
図８は図１のデータ駆動回路に採用されたデータ駆動部３０の一例を示しており、図９は第１〜第４のデータ信号(Ｓ_ＤＡＴＡ１、Ｓ_ＤＡＴＡ２、Ｓ_ＤＡＴＡ３、Ｓ_ＤＡＴＡ４)、第２のクロック信号(Ｓ_ＣＬＫ２)及びロード信号(ＴＰ)を示している。図８及び図９に示すように、データ駆動部３０は、サンプラ３１、ラッチ３２及びデジタルアナログ変換器３３(以下、簡単にＤＡＣともいう)を備える。
サンプラ３１は、第１のデータ信号(Ｓ_ＤＡＴＡ１)を第２のクロック信号(Ｓ_ＣＬＫ２)に基づいてサンプリングする。第１のデータ信号(Ｓ_ＤＡＴＡ１)及び第２のクロック信号(Ｓ_ＣＬＫ２)は第１のクロック信号(Ｓ_ＣＬＫ１)に同期化されているため、第２のクロック信号(Ｓ_ＣＬＫ２)に基づいて第１のデータ信号(Ｓ_ＤＡＴＡ１)を正確にサンプリングすることができる。第２のクロック信号(Ｓ_ＣＬＫ２)を用いて第１のデータ信号(Ｓ_ＤＡＴＡ１)をサンプリングするために、第２のクロック信号(Ｓ_ＣＬＫ２)の周期と第１のデータ信号(Ｓ_ＤＡＴＡ１)の周期とが必ず同一である必要はない。図には、第２のクロック信号(Ｓ_ＣＬＫ２)の１周期内に４ビットの第１のデータ(Ｓ_ＤＡＴＡ１)が入力される場合を示している。
この場合、サンプラ３１が第２のクロック信号(Ｓ_ＣＬＫ２)の周波数を増加させ得る回路を含むこともできる。また、ＤＬＬ２０が第２のクロック信号(Ｓ_ＣＬＫ２)及び第２のクロック信号と位相差のある追加的な第２のクロック信号(図示せず)をサンプラ３１に伝達し、サンプラ３１はこれらを用いてサンプリングを行うこともできる。図示のように、第２のクロック信号(Ｓ_ＣＬＫ２)の１周期内に４ビットの第１のデータ(Ｓ_ＤＡＴＡ１)が入力された場合に、追加的な第２のクロック信号は、第２のクロック信号(Ｓ_ＣＬＫ２)が１／４周期だけシフトされたクロック信号、第２のクロック信号(Ｓ_ＣＬＫ２)が２／４周期だけシフトされたクロック信号、及び第２のクロック信号(Ｓ_ＣＬＫ２)が３／４周期だけシフトされたクロック信号で構成されることができる。追加的な第２のクロック信号は遅延線２１で出力される。
ラッチ３２は、サンプラ３１の出力(Ｓ_ＤＡＴＡ３)を順次貯蔵した後、ロード信号(ＴＰ)に従って並列に出力する。例えば、ラッチ３２の出力(Ｓ_ＤＡＴＡ４)はＮ個(Ｎはディスプレイパネルのデータラインの数)に分かられ、Ｎ個は各々８ビットで構成される。図９には第４のデータ信号(Ｓ_ＤＡＴＡ４)のうち、Ｎ番目の信号(Ｓ_ＤＡＴＡ４[Ｎ])が１６進数で表現されている。
ＤＡＣ３３は、ラッチ３２の出力(Ｓ_ＤＡＴＡ４)をアナログ変換することにより得られる第２のデータ信号(Ｓ_ＤＡＴＡ２)をディスプレイパネル(図示せず)に伝達する。例えば、ＤＡＣ３３の出力(Ｓ_ＤＡＴＡ２)はＮ個に分かられる。図９には、第２のデータ信号(Ｓ_ＤＡＴＡ２)のうち、Ｎ番目の信号(Ｓ_ＤＡＴＡ２[Ｎ])が表現されている。
一方、図示のようにロード信号(ＴＰ)が必ずラッチ３２に入力されることではない。例えば、ロード信号(ＴＰ)はラッチ３２の代わりにＤＡＣ３３に入力されることができ、かかる場合、ＤＡＣはアナログ変換された第２のデータ信号(Ｓ_ＤＡＴＡ２)を一時貯蔵した後、ロード信号(ＴＰ)に従って貯蔵された第２のデータ信号(Ｓ_ＤＡＴＡ２)をディスプレイパネルに出力する方式で動作する。
図１０は本発明の第２の実施形態によるデータ駆動回路を示す図であり、特に第１のクロック信号と第１のデータ信号が別の信号線を介して受信される場合を示している。
図１０に示すように、データ駆動回路はＤＬＬ２０及びデータ駆動部３０を備える。図１に示したデータ駆動回路に比べて、図１０に示したデータ駆動回路は、マルチレベル検出器１０を備えず、第１のデータ信号(Ｓ_ＤＡＴＡ１)が複数のビット(例えば、８ビット)で構成されたことを除いてほぼ同様であるため、詳しい説明は省略する。
本発明の第１の実施形態によるデータ駆動回路を示す図であり、特に第１のクロック信号が第１のデータ信号の間に第１のデータ信号とは異なる信号サイズで埋め込まれて受信される場合を示す図である。 図１のデータ駆動回路に採用されたマルチレベル検出部１０の一例を示す図である。 受信信号(Ｓ_Ｒ_Ｐ、Ｓ_Ｒ_Ｎ)、基準電圧(Ｖ_ＲＥＦ_Ｈ、Ｖ_ＲＥＦ_Ｌ)、第１のクロック信号(Ｓ_ＣＬＫ１)及び第１のデータ信号(Ｓ_ＤＡＴＡ１)を示す図である。 図１のデータ駆動回路に採用されたＤＬＬ２０の一例を示す図である。 ロード信号(ＴＰ)、第１のクロック信号(Ｓ_ＣＬＫ１)、第２のクロック信号(Ｓ_ＣＬＫ２)、第１の遅延信号(Ｓ_ＤＬ１)、第２の遅延信号(Ｓ_ＤＬ２)、位相差信号(ＵＰ，ＤＮ)及び高周波成分が除去された位相差信号(Ｖ_ＬＰＦ)を示す図である 図４に採用された位相検出器２１の一例を示す図である。 図４に採用された遅延線２３の一例を示す図である。 図１のデータ駆動回路に採用されたデータ駆動部３０の一例を示す図である。 第１〜第４のデータ信号(Ｓ_ＤＡＴＡ１、Ｓ_ＤＡＴＡ２、Ｓ_ＤＡＴＡ３、Ｓ_ＤＡＴＡ４)、第２のクロック信号(Ｓ_ＣＬＫ２)及びロード信号(ＴＰ)を示す図である。 本発明の第２の実施形態によるデータ駆動回路を示す図であり、特に第１のクロック信号と第１のデータ信号が別の信号線を介して受信される場合を示す図である。
符号の説明
１０・・・マルチレベル検出部、１１・・・クロック抽出部、１２・・・データ抽出部、１５・・・第１の比較器、１６・・・第２の比較器、１７・・・ＯＲ演算部、１８・・・比較器、２０・・・遅延固定ループ、２１・・・位相検出器、２２・・・低帯域通過フィルタ、２３・・・遅延線、３０・・・データ駆動部、３１・・・サンプラ、３２・・・ラッチ、３３・・・デジタルアナログ変換器、６１・・・第１のＤフリップ・フロップ、６２・・・第２のＤフリップ・フロップ、６３・・・ＡＮＤ演算器、６４・・・第１のＯＲ演算器、６５・・・第２のＯＲ演算器、７１・・・第１の遅延線、７２・・・第２の遅延線、７３，７４・・・インバーター

Claims (16)

  1. 第１のクロック信号の入力を受けて第２のクロック信号を出力する遅延固定ループにおいて、
    前記第１のクロック信号、前記第２のクロック信号及び少なくとも一つの遅延信号によって位相差信号を出力する位相検出器であって、前記位相差信号は前記第１のクロック信号又は前記第２のクロック信号によって前記第１のクロック信号と前記第２のクロック信号の間の位相差に該当する値を有し、前記少なくとも一つの遅延信号によって位相差無しに該当する値を有することを特徴とする位相検出器と、
    前記第１のクロック信号を遅延させることにより前記第２のクロック信号及び前記少なくとも一つの遅延信号を求める遅延線であって、前記第１のクロック信号に対する前記第２のクロック信号の遅延である第１の遅延は前記位相差信号により変更されることを特徴とする遅延線と、
    を備え、
    前記少なくとも一つの遅延信号は第１の遅延信号を備え、前記第１の遅延信号の遅延である第２の遅延は前記第１の遅延よりも長いことを特徴とする遅延固定ループ。
  2. 前記遅延線は、
    前記第１のクロック信号を遅延させることにより前記第２のクロック信号を求める第１の遅延線と、
    前記第２のクロック信号を遅延させることにより前記第１の遅延信号を求める第２の遅延線と、
    を備える請求項１記載の遅延固定ループ。
  3. 前記少なくとも一つの遅延信号は第２の遅延信号をさらに備え、前記第２の遅延信号の遅延である第３の遅延は前記第１の遅延よりも短い請求項１記載の遅延固定ループ。
  4. 前記第２の遅延信号は前記第１の遅延線の中間で出力される請求項３記載の遅延固定ループ。
  5. 前記位相差信号は前記第１の遅延信号又は前記第２の遅延信号によって前記位相差無しに該当する値を有する請求項３記載の遅延固定ループ。
  6. 前記位相差検出器と前記遅延線の間に連結されて前記位相差信号の高周波成分を除去し、高周波成分が除去された前記位相差信号を前記遅延線に伝達する低帯域通過フィルタをさらに備える請求項１記載の遅延固定ループ
  7. 第１のクロック信号と、前記第１のクロック信号を遅延させることにより得られる第２のクロック信号との間の遅延である第１の遅延を制御する方法において、
    (a)前記第１のクロック信号又は前記第２のクロック信号によって前記第１のクロック信号と前記第２のクロック信号の間の位相差に対応する位相差信号を提供する段階と、
    (b)前記第１のクロック信号を遅延させることにより得られる第１の遅延信号によって位相差無しに該当する前記位相差信号を提供する段階と、
    (c)前記位相差信号によって前記第１の遅延を調節する段階と、
    を備え、
    前記第１の遅延信号の遅延である第２の遅延は前記第１の遅延よりも長いことを特徴とする第１の遅延を制御する方法。
  8. (d)第２の遅延信号-前記第２の遅延信号は前記第１のクロック信号を遅延させることにより得られ、前記第２の遅延信号の遅延である第３の遅延は前記第１の遅延より短い-によって位相差無しに該当する前記位相差信号を提供する段階をさらに備える請求項７記載の第１の遅延を制御する方法。
  9. 前記第１の遅延を制御する方法は、(e)前記位相差信号の高周波成分を除去する段階をさらに備え、
    前記(c)段階で高周波成分が除去された前記位相差信号によって前記第１の遅延を調節する請求項７記載の第１の遅延を制御する方法。
  10. 第１のデータ信号及び第１のクロック信号の入力を受けて、ディスプレイパネルに伝達する第２のデータ信号を出力するデータ駆動回路において、
    前記第１のデータ信号を第２のクロック信号に基づいてサンプリングし、アナログ変換することにより得られた前記第２のデータ信号を出力するデータ駆動部と、
    前記第１のクロック信号と前記第２のクロック信号の間には遅延が存在し、該遅延は前記第１のクロック信号と前記第２のクロック信号の間の位相差に対応する位相差信号に応じて変化し、前記位相差信号が位相差有りに該当する値を有する期間が制限されるように、前記第１のクロック信号から前記第２のクロック信号を生成する遅延固定ループと、
    を備え、
    前記遅延固定ループは請求項１ないし請求項６のいずれかによる遅延固定ループであることを特徴とするデータ駆動回路。
  11. 前記データ駆動部は、
    前記第１のデータ信号を前記第２のクロック信号に基づいてサンプリングするサンプラと、
    前記サンプラの出力を順次貯蔵した後に並列に出力するラッチと、
    前記ラッチの出力をアナログ変換することにより得られた前記第２のデータ信号を出力するデジタルアナログ変換器と、
    を備える請求項１０記載のデータ駆動回路。
  12. 前記第１のクロック信号は、前記第１のデータ信号の間に前記第１のデータ信号とは異なる信号サイズで埋め込まれる(前記第１のクロック信号及び前記第１のデータ信号を受信信号という)請求項１０記載のデータ駆動回路。
  13. 前記受信信号から前記第１のクロック信号を抽出して、これを前記遅延固定ループに伝達するマルチレベル検出器をさらに備える請求項１２記載のデータ駆動回路。
  14. 前記マルチレベル検出器は、前記第１のデータ信号を抽出して前記データ駆動部に伝達する請求項１３記載のデータ駆動回路。
  15. 前記受信信号は、１つの配線を用いる単一信号方式(single-ended signalling)又は２つの配線を用いる差動信号方式(differential signalling)で伝達される請求項１２記載のデータ駆動回路。
  16. 第１のデータ信号及び第１のクロック信号の入力を受けて、ディスプレイパネルに伝達する第２のデータ信号を出力するデータ駆動回路において、
    前記第１のデータ信号を第２のクロック信号に基づいてサンプリングし、アナログ変換することにより得られた前記第２のデータ信号を出力するデータ駆動部と、
    前記第１のクロック信号と前記第２のクロック信号の間には遅延が存在し、該遅延は前記第１のクロック信号と前記第２のクロック信号の間の位相差に対応する位相差信号に応じて変化し、前記第１のクロック信号が正常に入力されないと、前記位相差信号は位相差無しに該当する値を有するように、前記第１のクロック信号から前記第２のクロック信号を生成する遅延固定ループと、
    を備え、
    前記遅延固定ループは請求項１ないし請求項６のいずれかによる遅延固定ループであることを特徴とするデータ駆動回路。
JP2008242339A 2007-09-20 2008-09-22 データ駆動回路及び遅延固定ループ Active JP4913108B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2007-0095802 2007-09-20
KR1020070095802A KR100822307B1 (ko) 2007-09-20 2007-09-20 데이터 구동 회로 및 지연 고정 루프

Publications (2)

Publication Number Publication Date
JP2009077403A JP2009077403A (ja) 2009-04-09
JP4913108B2 true JP4913108B2 (ja) 2012-04-11

Family

ID=39571529

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008242339A Active JP4913108B2 (ja) 2007-09-20 2008-09-22 データ駆動回路及び遅延固定ループ

Country Status (4)

Country Link
US (1) US7812656B2 (ja)
JP (1) JP4913108B2 (ja)
KR (1) KR100822307B1 (ja)
TW (1) TWI407698B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818181B1 (ko) * 2007-09-20 2008-03-31 주식회사 아나패스 데이터 구동 회로 및 지연 고정 루프 회로
US7911245B2 (en) * 2008-10-03 2011-03-22 Micron Technology, Inc. Multi-phase signal generator and method
US8008954B2 (en) * 2008-10-03 2011-08-30 Micron Technology, Inc. Multi-phase signal generator and method
US7872924B2 (en) 2008-10-28 2011-01-18 Micron Technology, Inc. Multi-phase duty-cycle corrected clock signal generator and memory having same
JP5213264B2 (ja) * 2009-06-24 2013-06-19 株式会社アドバンテスト Ｐｌｌ回路
KR20110025442A (ko) 2009-09-04 2011-03-10 삼성전자주식회사 클럭 정보 및 데이터 정보를 포함하는 신호를 수신하는 수신기 및 클럭 임베디드 인터페이스 방법
KR101125504B1 (ko) * 2010-04-05 2012-03-21 주식회사 실리콘웍스 클럭 신호가 임베딩된 단일 레벨의 데이터 전송을 이용한 디스플레이 구동 시스템
US8368444B2 (en) * 2010-10-11 2013-02-05 Apple Inc. Delay locked loop including a mechanism for reducing lock time
US8704570B2 (en) * 2011-12-20 2014-04-22 Mosys, Inc. Delay-locked loop with phase adjustment
US9685141B2 (en) 2014-01-31 2017-06-20 Samsung Display Co., Ltd. MDLL/PLL hybrid design with uniformly distributed output phases
CN103943079B (zh) * 2014-03-06 2016-05-18 京东方科技集团股份有限公司 一种显示系统中数据传输的方法及相关装置
KR101827526B1 (ko) 2014-07-02 2018-02-08 주식회사 아나패스 양방향 통신 방법 및 이를 이용한 양방향 통신 장치
JP6480226B2 (ja) * 2015-03-25 2019-03-06 ラピスセミコンダクタ株式会社 スキュー調整装置
KR20210116785A (ko) * 2020-03-16 2021-09-28 삼성디스플레이 주식회사 데이터 드라이버 및 이를 갖는 표시장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104743A (ja) * 1992-09-16 1994-04-15 Fujitsu Ltd 比較前処理回路及びフェイズ・ロックド・ループ回路
JPH06132817A (ja) * 1992-10-19 1994-05-13 Fujitsu Ltd 比較回路及びこれを用いたｐｌｌ回路
US5663665A (en) * 1995-11-29 1997-09-02 Cypress Semiconductor Corp. Means for control limits for delay locked loop
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US6359945B1 (en) * 1999-01-25 2002-03-19 Sun Microsystems, Inc. Phase locked loop and method that provide fail-over redundant clocking
KR100319890B1 (ko) * 1999-01-26 2002-01-10 윤종용 지연동기루프 및 이에 대한 제어방법
KR20030052667A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 지연 고정 루프 회로
JP3966012B2 (ja) * 2002-02-21 2007-08-29 セイコーエプソン株式会社 多相クロック生成回路およびクロック逓倍回路
JP4561188B2 (ja) * 2004-06-03 2010-10-13 セイコーエプソン株式会社 半導体装置、サンプリングパルス生成回路及び受信回路
KR100834400B1 (ko) * 2005-09-28 2008-06-04 주식회사 하이닉스반도체 Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버
JP4775141B2 (ja) * 2005-09-29 2011-09-21 株式会社ハイニックスセミコンダクター 遅延固定ループ回路
CN101313508B (zh) * 2005-11-22 2011-07-20 松下电器产业株式会社 相位比较器和相位调整电路
KR100789408B1 (ko) * 2006-11-21 2007-12-28 삼성전자주식회사 지연 동기 루프 회로 및 그것의 멀티플라이드 클럭생성방법
KR100878259B1 (ko) * 2007-04-10 2009-01-13 삼성전자주식회사 위상 검출기, 이를 포함하는 지연 고정 루프 및 이를구동하는 방법
KR100818181B1 (ko) * 2007-09-20 2008-03-31 주식회사 아나패스 데이터 구동 회로 및 지연 고정 루프 회로
US7795937B2 (en) * 2008-03-26 2010-09-14 Mstar Semiconductor, Inc. Semi-digital delay locked loop circuit and method

Also Published As

Publication number Publication date
TWI407698B (zh) 2013-09-01
US20090079477A1 (en) 2009-03-26
TW200922144A (en) 2009-05-16
US7812656B2 (en) 2010-10-12
JP2009077403A (ja) 2009-04-09
KR100822307B1 (ko) 2008-04-16

Similar Documents

Publication Publication Date Title
JP4913108B2 (ja) データ駆動回路及び遅延固定ループ
JP5328274B2 (ja) データ駆動回路及び遅延固定ループ回路
US9934712B2 (en) Display, timing controller and column driver integrated circuit using clock embedded multi-level signaling
JP5363967B2 (ja) クロックデータリカバリ回路、表示装置用データ転送装置及び表示装置用データ転送方法
US8442178B2 (en) Linear phase detector and clock/data recovery circuit thereof
US8760577B2 (en) Clock data recovery circuit and display device
US20090237395A1 (en) Display device and method for transmitting clock signal during blank period
US20100225620A1 (en) Display, timing controller and data driver for transmitting serialized mult-level data signal
US8045664B2 (en) Clock data recovery device
KR20100092562A (ko) 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치
KR102610853B1 (ko) 반속/사분속 복합 판정 궤환 등화기 및 표시 장치
US7482841B1 (en) Differential bang-bang phase detector (BBPD) with latency reduction
KR101054227B1 (ko) 다중 채널 신호들을 교환하는 데이터 송신 시스템
US20200274539A1 (en) Clock recovery circuit and receiving device
US7876130B2 (en) Data transmitting device and data receiving device
US20060198482A1 (en) Method and apparatus for maintaining a clock/data recovery circuit frequency during transmitter low power mode
JP6556650B2 (ja) データ伝送方法及びデータ復元方法
US9479365B2 (en) Method for performing loop unrolled decision feedback equalization in an electronic device with aid of voltage feedforward, and associated apparatus
CN104009756B (zh) 时钟脉冲数据恢复电路模块及数据恢复时钟脉冲产生方法
WO2019049524A1 (ja) データ受信装置及びデータ送受信装置
JP2012249072A (ja) クロック発生回路、表示装置用駆動回路及びクロック発生回路の制御方法
US20070230646A1 (en) Phase recovery from forward clock
US7991097B2 (en) Method and apparatus for adjusting serial data signal
US20070216456A1 (en) Delay locked loop and method of locking a clock signal
JP4587925B2 (ja) データ受信装置、データ伝送システム、並びに半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110602

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110902

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110907

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111003

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111006

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111102

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111220

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120118

R150 Certificate of patent or registration of utility model

Ref document number: 4913108

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150127

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250