CN102027678B - 高速低功率锁存器 - Google Patents

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Abstract

本发明提供一种高速低功率锁存器，其包括三组晶体管。第一组晶体管基于具有非轨到轨或轨到轨电压摆动的时钟信号而为所述锁存器选择追踪模式或保持模式。第二组晶体管在所述追踪模式期间基于输入信号而捕获数据值且提供输出信号。第三组晶体管在所述保持模式期间存储所述数据值且提供所述输出信号。所述输入信号及输出信号具有轨到轨电压摆动。在另一方面中，信号产生器包括至少一个锁存器及一控制电路。所述锁存器接收时钟信号且产生输出信号。所述控制电路感测从所述输出信号导出的反馈信号的工作循环，且产生控制信号来调整所述锁存器的操作以获得所述反馈信号的50％的工作循环。

Description

高速低功率锁存器
技术领域
本发明大体来说涉及电子装置，且更具体地说涉及锁存器。
背景技术
锁存器为一可存储一位的信息且可由时钟信号或某一其它控制信号来控制的电路。锁存器可具有两种操作模式：追踪模式及保持模式，所述模式可通过时钟信号来选择。也可用其它名称来指代这些操作模式。在追踪模式期间(例如，当时钟信号处于逻辑高时)，锁存器的输出可跟随输入信号。举例来说，当时钟信号转变到逻辑低时，锁存器可捕获数据值。在保持模式期间(例如，当时钟信号处于逻辑低时)，可保持所述捕获值且将其提供到锁存器的输出端。还可通过时钟信号的低逻辑、上升沿或下降沿来触发锁存器。
锁存器常用于各种电路及应用中。举例来说，锁存器可用于分频器中，分频器常用于接收器及发射器中。分频器可从压控振荡器(VCO)接收VCO信号、将所述VCO信号分频为N分之一，且提供具有为所述VCO信号的频率的1/N的频率的分频器信号，其中N可为一整数或非整数值。因为VCO信号可具有高频率，所以非常需要消耗低功率的高速锁存器。
发明内容
本文中描述可用于各种电路及应用的高速低功率锁存器。在一方面中，一高速低功率锁存器包括第一组、第二组及第三组晶体管。所述第一组晶体管基于一具有非轨到轨或轨到轨电压摆动的时钟信号而为所述锁存器选择追踪模式或保持模式。所述第二组晶体管在所述追踪模式期间基于输入信号而捕获数据值且提供输出信号。所述第三组晶体管在所述保持模式期间存储所述数据值且提供所述输出信号。所述输入信号及输出信号具有轨到轨电压摆动。所述时钟信号及所述输入信号及输出信号可为差动信号。
在一设计中，所述第一组包括基于所述时钟信号而启用或停用的至少一个下拉晶体管及/或至少一个上拉晶体管。在一设计中，所述第二组包括第一开关晶体管及第二开关晶体管，其分别接收非反相输入信号及反相输入信号且分别提供反相输出信号及非反相输出信号。所述第二组可包括额外的开关晶体管。在一设计中，所述第三组包括耦合作为第一反相器的第一锁存晶体管及第二锁存晶体管和耦合作为第二反相器的第三锁存晶体管及第四锁存晶体管。所述第一反相器与第二反相器交叉耦合。
在另一方面中，一分频器包括串联耦合的多个锁存器。每一锁存器接收一具有非轨到轨电压摆动的时钟信号，且提供一具有轨到轨电压摆动的输出信号。所述多个锁存器对所述时钟信号进行分频，且提供一具有为所述时钟信号的频率的分数的频率的分频器信号。
在又一方面中，一信号产生器包括至少一个锁存器及一执行自动工作循环调整的控制电路。所述至少一个锁存器接收时钟信号且产生输出信号。所述控制电路感测一从所述输出信号导出的反馈信号的工作循环。所述控制电路接着产生控制信号来调整所述至少一个锁存器的操作以获得所述反馈信号的50％的工作循环。在一设计中，所述信号产生器进一步包括一接收振荡器信号且提供所述时钟信号的偏压电路。所述控制电路提供一偏压电压作为所述控制信号，且所述时钟信号具有一由所述偏压电压确定的直流(DC)电平。可通过基于所述时钟信号的DC电平而接通所述至少一个锁存器中的至少一个晶体管使其较强或较弱来调整所述工作循环。
下面将更详细地描述本发明的各种方面及特征。
附图说明
图1展示本机振荡器(LO)信号产生器的框图。
图2A及图2B分别展示电流模式逻辑(CML)锁存器及互补金属氧化物半导体(CMOS)静态锁存器的示意图。
图3A到图3E展示高速低功率锁存器的五种设计的示意图。
图4展示用于锁存输入信号的过程。
图5展示具有自动工作循环调整的LO信号产生器的框图。
图6展示用于执行自动工作循环调整的过程。
图7展示无线通信装置的框图。
具体实施方式
本文中所描述的高速低功率锁存器可用于各种电路及应用。为清楚起见，下文描述高速低功率锁存器在分频器中的示范性使用。
图1展示可为接收器或发射器的一部分的LO信号产生器100的设计的框图。在LO信号产生器100内，VCO 110产生频率为f0的VCO信号。分频器120对所述VCO信号进行二分之一分频且提供具有f0/2频率的分频器信号。在分频器120内，电压电平移位器122接收所述VCO信号，使DC电平移位且/或改变所述VCO信号的振幅，且提供时钟信号。锁存器124与126串联耦合。锁存器124的数据输入端耦合到锁存器126的反相数据输出端，且其时钟输入端接收所述时钟信号。锁存器126的数据输入端耦合到锁存器126的数据输出端，其时钟输入端接收所述时钟信号，且其数据输出端提供所述分频器信号。驱动器(DRV)130接收所述分频器信号且将一LO信号提供给混频器140。对于发射器，混频器140用所述LO信号对基带输入信号进行升频转换且提供经升频转换的输出信号。对于接收器，混频器140用所述LO信号对射频(RF)输入信号进行降频转换且提供经降频转换的输出信号。
例如图1中的分频器120的高速分频器通常用于通信系统中且通常消耗大量功率。在许多通信系统中，分频器用于对VCO信号进行分频且产生供混频器使用的LO信号，例如，如图1所示。所述VCO信号通常具有非轨到轨电压摆动，而所述LO信号通常具有轨到轨电压摆动。轨到轨电压摆动指代在上限(VDD)电源电压与可为电路接地(circuit ground)的下限(Vss)电源电压之间的电压摆动。非轨到轨电压摆动指代在从VDD到Vss的范围的一部分上的电压摆动。
大部分常规锁存器以相同的输入及输出电压摆动操作。举例来说，CML锁存器接收非轨到轨时钟信号且产生非轨到轨输出信号。CMOS静态锁存器接收轨到轨时钟信号且产生轨到轨输出信号。电压电平移位器可用于将非轨到轨信号转换成轨到轨信号。举例来说，电压电平移位器可将非轨到轨VCO信号转换成用于CMOS静态锁存器的轨到轨时钟信号，如图1所示。或者，电压电平移位器可将来自CML锁存器的非轨到轨输出信号转换成轨到轨分频器信号(图1中未图示)。在任何情况下，电压电平移位器通常消耗大量功率，尤其在高频率下。
图2A展示可用于分频器的CML锁存器200的示意图。在CML锁存器200内，N沟道金属氧化物半导体(NMOS)晶体管212及222的源极耦合到节点A且其栅极分别耦合到时钟(CLK)输入端及反相时钟(CLKB)输入端。电流源210耦合在节点A与电路接地之间。
NMOS晶体管214及216的源极耦合到NMOS晶体管212的漏极，其栅极分别耦合到数据(D)输入端及反相数据
Figure BPA00001254326400031
输入端，且其漏极分别耦合到反相数据输出端及数据(Q)输出端。NMOS晶体管224及226的源极耦合到NMOS晶体管222的漏极，其栅极分别耦合到Q输出端及
Figure BPA00001254326400033
输出端，且其漏极分别耦合到
Figure BPA00001254326400034
输出端及Q输出端。电阻器218耦合在VDD电源与
Figure BPA00001254326400035
输出端之间，且电阻器228耦合在VDD电源与Q输出端之间。
CML锁存器200操作如下。在追踪模式下，NMOS晶体管212接通，NMOS晶体管222断开，且Q及
Figure BPA00001254326400041
输出端处的电压由D及
Figure BPA00001254326400042
输入端上的差动输入信号来确定。在保持模式下，NMOS晶体管212断开，NMOS晶体管222接通，且NMOS晶体管224及226维持Q及
Figure BPA00001254326400043
输出端处的电压。电流源210在任何给定时刻为NMOS晶体管214及216或NMOS晶体管224及226提供偏压电流。CML锁存器200因此一直消耗功率。CML锁存器200的CLK及CLKB输入端处的差动时钟信号、D及
Figure BPA00001254326400044
输入端处的差动输入信号及Q及输出端处的差动输出信号为非轨到轨信号。举例来说，在1.3伏特(V)的电源电压下，时钟信号可介于0.3V到1.0V之间，且输入信号及输出信号可介于0.8V到1.3V之间。
CML锁存器200具有若干缺点。首先，CML锁存器200接受非轨到轨时钟信号且提供非轨到轨输出信号。需要电压电平移位器以将所述非轨到轨输出信号转换成轨到轨输出信号。其次，CML锁存器200为实现良好性能而消耗高功率。
图2B展示也可用于分频器的CMOS静态锁存器250的示意图。在CMOS静态锁存器250内，NMOS晶体管252的源极耦合到电路接地且其栅极耦合到时钟输入端。NMOS晶体管254的源极耦合到NMOS晶体管252的漏极，其栅极耦合到数据输入端，且其漏极耦合到数据输出端。P沟道MOS(PMOS)晶体管256的栅极耦合到数据输入端且其漏极耦合到数据输出端。PMOS晶体管258的源极耦合到VDD电源，其栅极耦合到反相时钟输入端，且其漏极耦合到PMOS晶体管256的源极。
CMOS静态锁存器250操作如下。在追踪模式下，MOS晶体管252及258接通，且Q输出端处的输出信号由D输入端处的输入信号来确定。在保持模式下，MOS晶体管252及258断开，且输出信号由Q输出端处的电容性负载来维持。归因于电容性负载中的漏电流，CMOS静态锁存器250可能不能在低频率下操作。
CMOS静态锁存器250具有若干缺点。首先，CMOS静态锁存器250接受轨到轨时钟信号。需要电压电平移位器以将非轨到轨VCO信号转换成轨到轨时钟信号，如图1所示。其次，CMOS静态锁存器250产生单端输出信号，且一些应用需要差动输出信号。
在一方面中，本文中描述可接受非轨到轨或轨到轨时钟信号且提供轨到轨差动输出信号的高速低功率锁存器。这些锁存器不需要电压电平移位器。下文描述高速低功率锁存器的若干设计。
图3A展示高速低功率锁存器300的一设计的示意图。在锁存器300内，NMOS晶体管M0 310的源极耦合到电路接地，其栅极耦合到CLK输入端，且其漏极耦合到节点X。NMOS晶体管M6 312的源极耦合到节点X，其栅极耦合到D输入端，且其漏极耦合到
Figure BPA00001254326400051
输出端。PMOS晶体管M7 314的源极耦合到节点Y，其栅极耦合到D输入端，且其漏极耦合到
Figure BPA00001254326400052
输出端。NMOS晶体管M8 322的源极耦合到节点X，其栅极耦合到
Figure BPA00001254326400053
输入端，且其漏极耦合到Q输出端。PMOS晶体管M9 324的源极耦合到节点Y，其栅极耦合到
Figure BPA00001254326400054
输入端，且其漏极耦合到Q输出端。PMOS晶体管M1 350的源极耦合到VDD电源，其栅极耦合到CLKB输入端，且其漏极耦合到节点Y。
NMOS晶体管M2332及PMOS晶体管M3334耦合作为反相器330，且其栅极耦合在一起且耦合到Q输出端，其漏极耦合在一起且耦合到
Figure BPA00001254326400055
输出端，且其源极分别耦合到电路接地及VDD电源。NMOS晶体管M4 342及PMOS晶体管M5 344耦合作为反相器340，且其栅极耦合在一起且耦合到
Figure BPA00001254326400056
输出端，其漏极耦合在一起且耦合到Q输出端，且其源极分别耦合到电路接地及VDD电源。反相器330及340交叉耦合，且每一反相器的输出端耦合到另一反相器的输入端。
锁存器300接收一由分别在CLK及CLKB输入端处的非反相时钟(Clockp)信号及反相时钟(Clockn)信号组成的差动时钟信号。Clockp信号及Clockn信号也被称为互补时钟信号。Clockp信号及Clockn信号可具有非轨到轨或轨到轨电压摆动且还可具有相同或不同DC电平。锁存器300还接收一由分别在D及
Figure BPA00001254326400057
输入端处的非反相输入(Dinp)信号及反相输入(Dinn)信号组成的差动输入信号。锁存器300提供一由分别在Q及
Figure BPA00001254326400058
输出端处的非反相输出(Qoutp)信号及反相输出(Qoutn)信号组成的差动输出信号。所述互补输入信号及所述互补输出信号可具有轨到轨电压摆动。
锁存器300包括以下三组晶体管：
·第一组下拉晶体管M0及上拉晶体管M1；
·第二组开关晶体管M6到M9；及
·第三组锁存晶体管M2到M5。
锁存器300操作如下。当CLK输入在追踪模式期间为高时，下拉晶体管M0及上拉晶体管M1接通且比锁存晶体管M2到M5强。开关晶体管M6到M9根据D及输入端处的互补输入信号而设定Q及
Figure BPA000012543264000510
输出端。所述锁存晶体管将Q及
Figure BPA000012543264000511
输出端处的电压放大成轨到轨电平。Q及
Figure BPA000012543264000512
输出因此在追踪模式期间追踪D及
Figure BPA000012543264000513
输入端上的电压。当CLK输入从高转变成低时，所述锁存晶体管捕获Q及输出端处的数据值。当CLK输入在保持模式期间为低时，下拉晶体管M0及上拉晶体管M1部分断开且比锁存晶体管弱。所述锁存晶体管接着根据所捕获的数据值来维持Q及
Figure BPA00001254326400061
输出。
第一组下拉晶体管及上拉晶体管因此基于时钟信号来控制锁存器300是以追踪模式操作还是以保持模式操作。第二组开关晶体管在追踪模式期间基于输入信号而确定锁存器300的数据值。第三组锁存晶体管在追踪模式期间提供信号放大且在保持模式期间存储所述数据值。第二组开关晶体管在追踪模式期间提供输出信号，且第三组锁存晶体管在保持模式期间提供输出信号。
图3B展示高速低功率锁存器302的一设计的示意图。在锁存器302内，MOS晶体管310到344如上文关于图3A所描述地耦合，且具有以下不同之处。PMOS晶体管M1A314的栅极耦合到CLKB输入端且其源极耦合到VDD电源。PMOS晶体管M1B 324的栅极耦合到CLKB输入端且其源极耦合到VDD电源。PMOS晶体管350在锁存器302中被省略。
锁存器302包括以下三组晶体管：
·第一组下拉晶体管M0及上拉晶体管M1A及M1B；
·第二组开关晶体管M6及M8；及
·第三组锁存晶体管M2到M5。
锁存器302以与图3A中的锁存器300类似的方式操作。当CLK输入在追踪模式期间为高时，下拉晶体管M0及上拉晶体管M1A及M1B接通且比锁存晶体管M2到M5强。Q及
Figure BPA00001254326400062
输出是由开关晶体管M6及M8根据D及
Figure BPA00001254326400063
输入端处的互补输入信号而设定且由所述锁存晶体管放大成轨到轨电平。当CLK输入从高转变成低时，所述锁存晶体管捕获Q及
Figure BPA00001254326400064
输出端处的数据值。当CLK输入为低时，所述锁存晶体管在保持模式期间根据所捕获的数据值来维持Q及
Figure BPA00001254326400065
输出。
图3C展示高速低功率锁存器304的一设计的示意图。在锁存器304内，MOS晶体管312到350如上文关于图3A所描述地耦合，且具有以下不同之处。NMOS晶体管M0A 312及NMOS晶体管M0B 322的栅极耦合到CLK输入端且其源极耦合到电路接地。NMOS晶体管310在锁存器304中被省略。
锁存器304包括以下三组晶体管：
·第一组下拉晶体管M0A及M0B及上拉晶体管M1；
·第二组开关晶体管M7及M9；及
·第三组锁存晶体管M2到M5。
锁存器304以与图3A中的锁存器300类似的方式操作。当CLK输入在追踪模式期间为高时，下拉晶体管M0A及M0B及上拉晶体管M1接通且比锁存晶体管M2到M5强。Q及
Figure BPA00001254326400071
输出是由开关晶体管M7及M9根据D及
Figure BPA00001254326400072
输入端处的互补输入信号而设定且通过所述锁存晶体管放大成轨到轨电平。当CLK输入从高转变成低时，所述锁存晶体管捕获Q及
Figure BPA00001254326400073
输出端处的数据值。当CLK输入为低时，所述锁存晶体管在保持模式期间根据所捕获的数据值来维持Q及
Figure BPA00001254326400074
输出。
图3D展示高速低功率锁存器306的一设计的示意图。除在锁存器306中被省略的PMOS晶体管334及344以外，锁存器306还包括图3B中的锁存器302中的所有MOS晶体管。
锁存器306包括以下三组晶体管：
·第一组下拉晶体管M0及上拉晶体管M1A及M1B；
·第二组开关晶体管M6及M8；及
·第三组锁存晶体管M2及M4。
锁存器306以与图3B中的锁存器302类似的方式操作。在追踪模式期间，锁存晶体管M2及M4可针对高到低转变提供放大。在保持模式期间，所述锁存晶体管根据所捕获的数据值来维持Q及
Figure BPA00001254326400075
输出。
图3E展示高速低功率锁存器308的一设计的示意图。除在锁存器308中被省略的NMOS晶体管332及342以外，锁存器308还包括图3B中的锁存器302中的所有MOS晶体管。
锁存器308包括以下三组晶体管：
·第一组下拉晶体管M0及上拉晶体管M1A及M1B；
·第二组开关晶体管M6及M8；及
·第三组锁存晶体管M3及M5。
锁存器308以与图3B中的锁存器302类似的方式操作。在追踪模式期间，锁存晶体管M3及M5可针对低到高转变提供放大。在保持模式期间，所述锁存晶体管根据所捕获的数据值来维持Q输出及
Figure BPA00001254326400076
输出。
图3A到图3E展示高速低功率锁存器的五种实例设计。这些锁存器可以高速度及宽频率范围操作。开关晶体管M6到M9及锁存晶体管M2到M5可像开关一样操作且可为小的MOS晶体管。此可接着减小Q及
Figure BPA00001254326400077
输出端处的寄生电容且允许所述锁存器以高频率操作。这些锁存器还可以低功率消耗放大非轨到轨时钟信号且提供轨到轨数字信号。这些锁存器还可提供一可为一些应用所需的差动输出信号。
本文中所描述的高速低功率锁存器可用于各种电路及应用且非常适合实施于RF集成电路(RFIC)上的分频器。这些集成分频器常常需要高速度但低功率。所述高速低功率锁存器可使分频器能够对非轨到轨时钟信号进行分频且放大所述时钟信号。因此，这些锁存器可消除对用以放大非轨到轨时钟信号以获得轨到轨时钟信号的电压电平移位器的需要。
图4展示用于锁存输入信号的过程400的设计。可使用由具有非轨到轨或轨到轨电压摆动的时钟信号控制的第一组晶体管为锁存器选择追踪模式或保持模式(方框412)。在追踪模式期间可使用由具有轨到轨电压摆动的输入信号控制的第二组晶体管捕获所述锁存器的数据值(方框414)。可在保持模式期间使用第三组晶体管存储所述数据值(方框416)。可在追踪模式期间使用第二组晶体管且在保持模式期间使用第三组晶体管提供具有轨到轨电压摆动的输出信号(方框418)。
在一设计中，所述第一组包括可针对追踪模式而启用或针对保持模式而停用的至少一个下拉晶体管及/或至少一个上拉晶体管。在方框414的一设计中，可通过输入信号来开关所述第二组中的晶体管以在追踪模式期间获得输出信号，且可在追踪模式期间使用所述第三组中的晶体管放大所述输出信号。
来自锁存器的输出信号具有一工作循环，其为所述输出信号在每一循环中处于逻辑高的时间百分比。可希望具有一尽可能接近50％的工作循环。举例来说，来自所述锁存器的输出信号可用于产生一LO信号，且升频转换或降频转换性能可能会不利地受偏离50％工作循环影响。
在图3A到图3E所示的设计中，追踪模式期间的稳定时间可改变以便调整锁存器输出信号的工作循环。可通过执行以下动作中的一者或一者以上来调整所述稳定时间且因此调整工作循环：
·改变互补时钟信号的DC电平，
·改变用于上拉晶体管M1、M1A及M1B的VDD电源电压，
·改变用于锁存晶体管M3及M5的VDD电源电压，
·改变用于锁存晶体管M2及M4的Vss电源电压，及
·改变用于下拉晶体管M0、M0A及M0B的Vss电源电压。
为清楚起见，下文描述通过改变互补时钟信号的DC电平对稳定时间及工作循环的调整。追踪模式期间的稳定时间视下拉晶体管M0及上拉晶体管M1的强度(strength)而定，所述强度又视这些晶体管的栅极处的偏压电压而定。栅极偏压电压可由互补时钟信号的DC电平来设定。因此，通过调谐提供给下拉晶体管及上拉晶体管的栅极的互补时钟信号的DC电平，可对应地调谐Q及
Figure BPA00001254326400091
输出端处的互补输出信号的上升沿及下降沿。举例来说，如果增加DC电平，则下拉晶体管M0将变得较强，且互补输出信号的下降沿将变得较快，且工作循环将减小。如果减小DC电平，则情况相反。
在另一方面中，一来自锁存器的输出信号的工作循环可用反馈环路自动调整以实现50％的工作循环。在一设计中，反馈环路感测一从输出信号导出的反馈信号的工作循环且产生偏压电压。时钟信号的DC电平根据偏压电压而改变，以使得工作循环可经调整为大约50％。
图5展示具有自动工作循环调整的LO信号产生器500的一设计的框图。在此设计中，LO信号产生器500包括VCO 510、偏压电路520、分频器530、LO驱动器540及控制电路550。
VCO 510产生一由频率为f0的Voutp信号及Voutn信号组成的差动VCO信号。偏压电路520接收所述差动VCO信号且提供一由Clockp信号及Clockn信号组成的差动时钟信号。在偏压电路520内，AC耦合电容器522及524在第一端接收Voutp信号及Voutn信号且在第二端提供Clockp信号及Clockn信号。电阻器526及528的一端分别耦合到电容器522及524的第二端，且另一端接收偏压电压Vbias。
分频器530对时钟信号进行二分之一分频且提供一由频率为f0/2的Doutp信号及Doutn信号组成的差动分频器信号。分频器530包括串联耦合的两个锁存器532及534。锁存器532的CLK及CLKB输入端分别接收Clockp信号及Clockn信号，且其D及输入端分别耦合到锁存器534的
Figure BPA00001254326400093
及Q输出端。锁存器534的CLK及CLKB输入端分别接收Clockn信号及Clockp信号，且其D及
Figure BPA00001254326400094
输入端分别耦合到锁存器532的Q及
Figure BPA00001254326400095
输出端。锁存器534分别在其Q及
Figure BPA00001254326400096
输出端提供Doutp信号及Doutn信号。锁存器532及534可各自用图3A中的锁存器300、图3B中的锁存器302、图3C中的锁存器304、图3D中的锁存器306或图3E中的锁存器308来实施。
LO驱动器540从分频器530接收Doutp信号及Doutn信号且提供由Loutp信号及Loutn信号组成的差动LO信号。在LO驱动器540内，反相器542及544串联耦合，其中反相器542的输入端接收Doutp信号，且反相器544的输出端提供Loutp信号。反相器546及548串联耦合，其中反相器546的输入端接收Doutn信号，且反相器548的输出端提供Loutn信号。
控制电路550感测一反馈信号的工作循环且产生偏压电压，以使得所述反馈信号的工作循环为大约50％。一般来说，所述反馈信号可基于分频器信号、LO信号等导出。在图5所示的设计中，P-MOS晶体管564及NMOS晶体管566的栅极耦合在一起并接收所述反馈信号，且其漏极耦合在一起并耦合到节点Z。电流源562耦合在VDD电源与PMOS晶体管564的源极之间。电流源568耦合在NMOS晶体管566的源极与电路接地之间。电容器570耦合在节点Z与电路接地之间。单位增益缓冲器572的非反相输入端耦合到节点Z，其反相输入端耦合到其输出端，且其输出端提供偏压电压。
自动工作循环调整操作如下。电流源562提供来源电流(sourcing current)Ibias，且电流源568提供下沉电流(sinking current)Ibias。如果工作循环为50％，则电流源562在半个循环中使电容器570充电，电流源568在另一半循环中使电容器570放电，且电容器570在每一循环中具有零净电荷。如果工作循环大于50％，则电流源562在一半以上的循环中使电容器570充电，且电容器570在每一循环中具有净正电荷。电容器570上的电压因此在工作循环大于50％时增加且在工作循环小于50％时减小。缓冲器572具有增益一，且偏压电压等于电容器570上的电压。当工作循环大于50％时，偏压电压增加。较高的偏压电压使下拉晶体管较强，此缩短稳定时间且减小工作循环。当工作循环小于50％时，情况相反。控制电路550因此改变偏压电压且因此改变Clockp信号及Clockn信号的共模电压，直到反馈信号具有50％的工作循环为止。
图5展示用于基于反馈信号的所感测工作循环而产生偏压电压的控制电路550的一设计。在另一设计中，反馈信号可经缓冲且耦合到低通滤波器，所述低通滤波器可提供一具有与反馈信号的工作循环成比例的电压的经滤波信号。比较器可接着将所述经滤波信号与参考电压比较且可基于比较结果产生偏压电压。偏压电压也可以其它方式产生。可针对Clockp信号及Clockn信号两者产生共用偏压电压，如图5所示。或者，可针对Clockp信号及Clockn信号产生不同偏压电压。
如上所提及，也可通过改变用于上拉晶体管或锁存晶体管的VDD电源电压或通过改变用于下拉晶体管或锁存晶体管的Vss电源电压来调整工作循环。控制电路可感测反馈信号的工作循环且可相应地改变VDD或Vss电源电压。
图6展示一用于执行自动工作循环调整的过程600的设计。可使用基于时钟信号而操作的至少一个锁存器产生输出信号(方框612)。可感测从所述输出信号导出的反馈信号的工作循环(方框614)。可产生控制信号来调整所述至少一个锁存器的操作以获得所述反馈信号的50％的工作循环(方框616)。所述控制信号可包含偏压电压、电源电压等。在方框616的一设计中，电容器可在所述反馈信号的第一逻辑电平期间充电且在所述反馈信号的第二逻辑电平期间放电。可基于电容器上的电压产生偏压电压。在一设计中，可基于来自所述控制信号的偏压电压来调整时钟信号的DC电平(方框618)。在其它设计中，可调整用于至少一个晶体管的上限或下限电源电压。
使用所述至少一个锁存器对所述时钟信号进行分频，且所述输出信号可具有一为所述时钟信号的频率的分数的频率(方框620)。可基于所述输出信号产生LO信号及所述反馈信号(方框622)。
本文中所描述的高速低功率锁存器可用于各种系统及应用，例如通信、网络连接、计算等。下文描述锁存器在无线通信装置中的使用。
图7展示一可用于无线通信的无线装置700的框图。无线装置700可为蜂窝式电话、个人数字助理(PDA)、终端、手持机、无线调制解调器、膝上型计算机等。无线装置700能够经由发射路径及接收路径提供双向通信。
在发射路径中，数字处理器710可处理待发射的数据且将一个或一个以上码片流提供给收发器单元720。在收发器单元720内，一个或一个以上数-模转换器(DAC)722可将所述一个或一个以上码片流转换成一个或一个以上模拟信号。所述模拟信号可由滤波器724滤波、由可变增益放大器(VGA)726放大且由混频器728从基带升频转换成RF以产生经升频转换的信号。升频转换可基于一来自发射LO信号产生器730的LO信号而执行。所述经升频转换的信号可由滤波器732滤波、由功率放大器(PA)734放大、经由双工器(D)736路由且经由天线740发射。
在接收路径中，RF信号可由天线740接收、经由双工器736路由、由低噪声放大器(LNA)744放大、由滤波器746滤波且由混频器748用来自接收LO信号产生器750的LO信号从RF降频转换成基带。来自混频器748的经降频转换的信号可由缓冲器(BUF)752缓冲、由滤波器754滤波且由一个或一个以上模-数转换器(ADC)756数字化以获得一个或一个以上样本流。可将所述样本流提供给数字处理器710以便处理。
图7展示一特定收发器设计。一般来说，每一路径的信号调节可用放大器、滤波器及混频器的一个或一个以上级来执行。图7展示可用于发射路径及接收路径上的信号调节的一些电路块。本文中所描述的高速低功率锁存器可用于数字处理器710及/或收发器单元720中。
在图7所示的设计中，收发器单元720包括分别用于发射路径及接收路径的两个LO信号产生器730及750。LO信号产生器730及750可各自用图5中的LO信号产生器500或使用本文中所描述的高速低功率锁存器的某一其它设计来实施。锁相环路(PLL)760可从数字处理器710接收控制信息且为LO信号产生器730及750内的VCO提供控制而产生处于适合频率下的LO信号。
本文中所描述的高速低功率锁存器可实施于IC、模拟IC、RFIC、混频信号IC、专用集成电路(ASIC)、印刷电路板(PCB)、电子装置等上。所述高速低功率锁存器也可使用例如CMOS、NMOS、PMOS、双极结型晶体管(BJT)、双极CMOS(BiCOMS)、硅锗(SiGe)、砷化镓(GaAs)等的各种IC工艺技术制造。
实施本文中所描述的高速低功率锁存器的设备可为独立装置或可为较大装置的一部分。装置可为(i)独立IC，(ii)可包括用于存储数据及/或指令的存储器IC的一组一个或一个以上IC，(iii)例如RF接收器(RFR)或RF发射器/接收器(RTR)的RFIC，(iv)例如移动台调制解调器(MSM)的ASIC，(v)可嵌入于其它装置内的模块，(vi)接收器、蜂窝式电话、无线装置、手持机或移动单元，(vii)等。
在一个或一个以上示范性设计中，所描述的功能可实施于硬件、软件、固件或其任何组合中。如果以软件实施，则所述功能可作为一个或一个以上指令或代码而在一计算机可读媒体上存储或经由其发射。计算机可读媒体包括计算机存储媒体及通信媒体两者，通信媒体包括促进将计算机程序从一处传送到另一处的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。借助于实例且非限制，所述计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以载运或存储呈指令或数据结构的形式的所要程序代码且可由计算机存取的任何其它媒体。又，可恰当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线技术从网站、服务器或其它远程源传输软件，则同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电及微波的无线技术包括于媒体的定义中。如本文中所使用，磁盘及光盘包括压缩光盘(CD)、激光光盘、光学光盘、数字通用光盘(DVD)、软性磁盘及蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上的组合也应包括于计算机可读媒体的范围内。
提供本发明的先前描述以使任何所属领域的技术人员能够制造或使用本发明。对本发明的各种修改对所属领域的技术人员来说将为显而易见的，且本文中所界定的一般原理可在不脱离本发明的范围的情况下应用于其它变体。因此，本发明不希望限于本文中所描述的实例及设计，而应符合与本文中所揭示的原理及新颖特征相一致的最广范围。

Claims (22)

1.一种电路设备，其包含：
非反相时钟输入；
反相时钟输入；
非反相数据信号输入；
反相数据信号输入；
非反相输出；
反相输出；
第一组晶体管，其包含经配置以分别接收所述反相时钟输入和所述非反相时钟输入的第一上拉晶体管和第一下拉晶体管；
第二组晶体管，其耦合到所述第一组晶体管，且经配置以接收所述非反相数据信号输入和所述反相数据信号输入，且分别在所述反相输出处提供反相输出信号、在所述非反相输出处提供非反相输出信号，且其中所述第二组晶体管包含第一晶体管，所述第一晶体管具有第一晶体管漏极，所述第一晶体管漏极直接耦合到所述第一组晶体管的第一漏极且耦合到所述反相输出；以及
第三组晶体管，其耦合到所述第二组晶体管且经配置以形成锁存器。
2.根据权利要求1所述的设备，其中：
所述第一上拉晶体管是PMOS晶体管，其包含第一上拉晶体管源极、第一上拉晶体管栅极以及第一上拉晶体管漏极；
所述第一上拉晶体管经配置以将所述第一上拉晶体管源极耦合到VDD电源，将所述第一上拉晶体管栅极耦合到所述反相时钟输入，且将所述第一上拉晶体管漏极耦合到所述第二组晶体管；
所第一下拉晶体管是NMOS晶体管，其具有第一下拉晶体管源极、第一下拉晶体管栅极以及第一下拉晶体管漏极；以及
所述第一下拉晶体管经配置以将所述第一下拉晶体管源极耦合到接地，将所述第一下拉晶体管栅极耦合到所述非反相时钟输入，且将所述第一下拉晶体管漏极耦合到所述第二组晶体管。
3.根据权利要求2所述的设备，其中所述第一组晶体管包含第二上拉晶体管，其中：
所述第二上拉晶体管是PMOS晶体管，其包含第二上拉晶体管源极、第二上拉晶体管栅极以及第二上拉晶体管漏极；以及
所述第二上拉晶体管经配置以将所述第二上拉晶体管源极耦合到所述VDD电源，将所述第二上拉晶体管栅极耦合到所述反相时钟输入，且将所述第二上拉晶体管漏极耦合到所述第二组晶体管。
4.根据权利要求2所述的设备，其中所述第一组晶体管包含第二下拉晶体管，其中：
所述第二下拉晶体管是NMOS晶体管，其包含第二下拉晶体管源极，第二下拉晶体管栅极以及第二下拉晶体管漏极；以及
所述第二下拉晶体管经配置以将所述第二下拉晶体管源极耦合到所述接地，将所述第二下拉晶体管栅极耦合到所述非反相时钟输入，且将所述第二下拉晶体管漏极耦合到所述第二组晶体管。
5.根据权利要求2所述的设备，其中所述第二组晶体管进一步包含：
所述第一晶体管，所述第一晶体管具有第一晶体管源极以及第一晶体管栅极，其中所述第一晶体管经配置以将所述第一晶体管栅极耦合到所述非反相数据信号输入，且将所述第一晶体管源极耦合到所述第一组晶体管的第二漏极，以及
第二晶体管，所述第二晶体管具有第二晶体管源极，第二晶体管栅极以及第二晶体管漏极，其中所述第二晶体管经配置以将所述第二晶体管栅极耦合到所述反相数据信号输入，将所述第二晶体管源极耦合到所述第一组晶体管的所述第二漏极，且将所述第二晶体管漏极耦合到所述第一组晶体管的第三漏极、且耦合到所述非反相输出。
6.根据权利要求5所述的设备，
其中所述第一晶体管包含第一PMOS晶体管，所述第一PMOS晶体管具有第一PMOS晶体管栅极、第一PMOS晶体管源极以及第一PMOS晶体管漏极，其中所述第一上拉晶体管漏极耦合到所述第一PMOS晶体管源极，所述第一PMOS晶体管栅极耦合到所述非反相数据信号输入，且所述第一PMOS晶体管漏极耦合到所述反相输出；以及
其中所述第二晶体管包含第二PMOS晶体管，所述第二PMOS晶体管具有第二PMOS晶体管栅极、第二PMOS晶体管源极以及第二PMOS晶体管漏极，其中所述第一上拉晶体管漏极耦合到所述第二PMOS晶体管源极，所述第二PMOS晶体管栅极耦合到所述反相数据信号输入，且所述第二PMOS晶体管漏极耦合到所述非反相输出。
7.根据权利要求2所述的设备，其中所述锁存器包含：
第三NMOS晶体管，其具有第三NMOS晶体管栅极、第三NMOS晶体管源极以及第三NMOS晶体管漏极，其中所述第三NMOS晶体管栅极耦合到所述非反相输出，所述第三NMOS晶体管漏极耦合到所述反相输出，且所述第三NMOS晶体管源极耦合到所述接地；以及
第四NMOS晶体管，其具有第四NMOS晶体管栅极、第四NMOS晶体管源极以及第四NMOS晶体管漏极，其中所述第四NMOS晶体管栅极耦合到所述反相输出，所述第四NMOS晶体管漏极耦合到所述非反相输出，且所述第四NMOS晶体管源极耦合到所述接地。
8.根据权利要求7所述的设备，其中所述锁存器包含：
第三PMOS晶体管，其具有第三PMOS晶体管栅极、第三PMOS晶体管源极以及第三PMOS晶体管漏极，其中所述第三PMOS晶体管栅极耦合到所述非反相输出，所述第三PMOS晶体管漏极耦合到所述反相输出，且所述第三PMOS晶体管源极耦合到所述VDD电源；以及
第四PMOS晶体管，其具有第四PMOS晶体管栅极、第四PMOS源极以及第四PMOS晶体管漏极，其中所述第四PMOS晶体管栅极耦合到所述反相输出，所述第四PMOS晶体管漏极耦合到所述非反相输出，且所述第四PMOS晶体管源极耦合到所述VDD电源。
9.根据权利要求8所述的设备，其中第四NOMS晶体管和第四PMOS晶体管形成第一反相器，且第三NOMS晶体管和第三PMOS晶体管形成第二反相器。
10.根据权利要求1所述的设备，其中所述第一组中的所述晶体管在启用时具有比所述第三组中的所述晶体管强的驱动强度。
11.根据权利要求1所述的设备，其中所述第三组晶体管经配置以在追踪模式期间提供放大。
12.一种集成电路，其包含：
非反相时钟输入；
反相时钟输入；
非反相数据信号输入；
反相数据信号输入；
非反相输出；
反相输出；
第一组晶体管，其包含经配置以分别接收所述反相时钟输入和所述非反相时钟输入的第一上拉晶体管和第一下拉晶体管；
第二组晶体管，其耦合到所述第一组晶体管，且经配置以接收所述非反相数据信号输入和所述反相数据信号输入，且分别在所述反相输出处提供反相输出信号、在所述非反相输出处提供非反相输出信号，且其中所述第二组晶体管包含第一晶体管，所述第一晶体管具有第一晶体管漏极，所述第一晶体管漏极直接耦合到所述第一组晶体管的第一漏极且耦合到所述反相输出；以及
第三组晶体管，其耦合到所述第二组晶体管且经配置以形成锁存器。
13.根据权利要求12所述的集成电路，其中：
所述第一上拉晶体管是PMOS晶体管，其包含第一上拉晶体管源极、第一上拉晶体管栅极以及第一上拉晶体管漏极；
所述第一上拉晶体管经配置以将所述第一上拉晶体管源极耦合到VDD电源，将所述第一上拉晶体管栅极耦合到所述反相时钟输入，且将所述第一上拉晶体管漏极耦合到所述第二组晶体管；
所述第一下拉晶体管是NMOS晶体管，其具有第一下拉晶体管源极、第一下拉晶体管数据以及第一下拉晶体管漏极；以及
所述第一下拉晶体管经配置以将所述第一下拉晶体管源极耦合到接地，将所述第一下拉晶体管栅极耦合到所述非反相时钟输入，且将所述第一下拉晶体管漏极耦合到所述第二组晶体管。
14.根据权利要求13所述的集成电路，其中所述第二组晶体管进一步包含：
所述第一晶体管，所述第一晶体管具有第一晶体管源极和第一晶体管栅极，其中所述第一晶体管经配置以将所述第一晶体管栅极耦合到所述非反相数据信号输入，且将所述第一晶体管源极耦合到所述第一组晶体管的第二漏极；以及
第二晶体管，所述第二晶体管具有第二晶体管源极、第二晶体管栅极以及第二晶体管漏极，其中所述第二晶体管经配置以将所述第二晶体管栅极耦合到所述反相数据信号输入，将所述第二晶体管源极耦合到所述第一组晶体管的第二漏极，且将所述第二晶体管漏极耦合到所述第一组晶体管的第三漏极、且耦合到所述非反相输出。
15.根据权利要求14所述的集成电路，
其中所述第一晶体管包含第一PMOS晶体管，所述第一PMOS晶体管具有第一PMOS晶体管栅极、第一PMOS晶体管源极以及第一PMOS晶体管漏极，其中所述第一上拉晶体管漏极耦合到所述第一PMOS晶体管源极，所述第一PMOS晶体管栅极耦合到所述非反相数据信号输入，且所述第一PMOS晶体管漏极耦合所述反相输出；以及
其中所述第二晶体管包含第二PMOS晶体管，所述第二PMOS晶体管具有第二PMOS晶体管栅极、第二PMOS晶体管源极以及第二PMOS晶体管漏极，其中所述第一上拉晶体管漏极耦合到所述第二PMOS晶体管源极，所述第二PMOS晶体管栅极耦合到所述反相数据信号输入，且所述第二PMOS晶体管漏极耦合到所述非反相输出。
16.一种用于操作电路的方法，其包含：
使用由具有非轨到轨电压摆动的时钟信号控制的第一组晶体管为锁存器选择追踪模式或保持模式，所述非轨到轨电压摆动包含在上限电源电压与下限电源电压之间的一部分上的电压摆动；
在所述追踪模式期间使用由具有轨到轨电压摆动的输入信号控制的第二组晶体管捕获所述锁存器的数据值，其中所述第二组晶体管包含第一晶体管，所述第一晶体管具有第一晶体管漏极，所述第一晶体管漏极直接耦合到所述第一组晶体管的第一漏极、且耦合到反相输出；
在所述保持模式期间使用第三组晶体管存储所述数据值；以及
在所述追踪模式期间使用所述第二组晶体管且在所述保持模式期间使用所述第三组晶体管提供具有轨到轨电压摆动的输出信号。
17.根据权利要求16所述的方法，其中所述选择所述追踪模式或所述保持模式包含
基于所述时钟信号而分别启用或停用所述第一组中的至少一个下拉晶体管及至少一个上拉晶体管。
18.根据权利要求16所述的方法，其中所述捕获所述数据包含：
用所述输入信号开关所述第二组中的所述晶体管以获得输出信号，以及
用所述第三组中的所述晶体管放大所述输出信号。
19.一种电路设备，其包含：
用于基于具有非轨到轨电压摆动的时钟信号而为锁存器选择追踪模式或保持模式的装置，所述非轨到轨电压摆动包含在上限电源电压与下限电源电压之间的一部分上的电压摆动；
用于基于具有轨到轨电压摆动的输入信号而在所述追踪模式期间捕获所述锁存器的数据值的装置，其中所述用于捕获数据的装置包含用于利用输入信号来切换第二组晶体管中的晶体管以获得输出信号的装置，以及用于利用第三组晶体管中的晶体管来放大所述输出信号的装置，其中所述第二组晶体管包含第一晶体管，所述第一晶体管具有第一晶体管漏极，所述第一晶体管漏极直接耦合到所述第一组晶体管的第一漏极、且耦合到反相输出；
用于在所述保持模式期间存储所述数据值的装置；以及
用于提供具有轨到轨电压摆动的输出信号的装置。
20.一种电路设备，其包含：
串联耦合的多个锁存器，所述多个锁存器中的每一者包含：
非反相时钟输入；
反相时钟输入；
非反相数据信号输入；
反相数据信号输入；
非反相输出；
反相输出；
第一组晶体管，其包含经配置以分别接收所述非反相时钟输入和所述反相时钟输入的第一上拉晶体管和第一下拉晶体管；
第二组晶体管，其耦合到所述第一组晶体管，且经配置以接收所述非反相数据信号输入和所述反相数据信号输入，且分别在所述反相输出处提供反相输出信号、在所述非反相输出处提供非反相输出信号，其中所述第二组晶体管包含第一晶体管，所述第一晶体管具有第一晶体管漏极，所述第一晶体管漏极直接耦合到所述第一组晶体管的第一漏极、且耦合到所述反相输出；以及
第三组晶体管，其耦合到所述第二组晶体管且经配置以形成交叉耦合锁存器，其中所述多个锁存器中的每一者经配置以从各自具有轨到轨电压摆动的所述非反相时钟输入和所述反相时钟输入接收非反相时钟信号和反相时钟信号，且将输出信号提供到各自具有轨到轨电压摆动的所述反相输出和所述非反相输出，所述设备经配置以对所述非反相时钟信号和所述反相时钟信号进行分频，且提供具有为所述非反相时钟信号和所述反相时钟信号的频率的分数的频率的分频器信号，所述非轨到轨电压摆动包含在上限电源电压与下限电源电压之间的一部分上的电压摆动。
21.根据权利要求20所述的设备，其中所述多个锁存器包含两个锁存器，所述两个锁存器串联耦合且经配置以对所述非反相时钟信号和所述反相时钟信号进行二分之一分频且提供具有为所述非反相时钟信号和所述反相时钟信号的所述频率的一半的频率的所述分频器信号。
22.根据权利要求20所述的设备，其中所述多个锁存器中的每一者经配置以接收差动时钟信号及差动输入信号且提供差动输出信号。
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