JP2944292B2 - Ｃｍｏｓゲート - Google Patents
ＣｍｏｓゲートInfo
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- JP2944292B2 JP2944292B2 JP4034916A JP3491692A JP2944292B2 JP 2944292 B2 JP2944292 B2 JP 2944292B2 JP 4034916 A JP4034916 A JP 4034916A JP 3491692 A JP3491692 A JP 3491692A JP 2944292 B2 JP2944292 B2 JP 2944292B2
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- gate
- operation circuit
- logical operation
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ素子を使用した
ゲートアレイに関する。ＣＭＯＳ素子を使用したゲート
アレイは低消費電力傾向のため、広く実用化されている
が、特に論理演算回路に使用して、その入力端子数が多
くなったとき、回路のスレショルド電圧を調整する必要
がある。従来はカスタムアレイであればＣＭＯＳ素子の
ゲートのチャネルサイズを変更して対処出来たが、ゲー
トアレイではその手段が採用出来なかった。他の手段を
開発することが要望された。
ゲートアレイに関する。ＣＭＯＳ素子を使用したゲート
アレイは低消費電力傾向のため、広く実用化されている
が、特に論理演算回路に使用して、その入力端子数が多
くなったとき、回路のスレショルド電圧を調整する必要
がある。従来はカスタムアレイであればＣＭＯＳ素子の
ゲートのチャネルサイズを変更して対処出来たが、ゲー
トアレイではその手段が採用出来なかった。他の手段を
開発することが要望された。
【０００２】
【従来技術】ＣＭＯＳ素子を使用したカスタムアレイの
例として、図４に示すナンド回路があった。図４におい
て1-1,1-2,1-3 は信号入力端子、２は演算後の出力信号
端子、３は正電圧電源Ｖcc、４は接地、5-1,3-2,5-3 は
互いに並列接続されたＣＭＯＳ素子でｐチャネルＦＥ
Ｔ、6-1,6-2,6-3 は互いに直列接続されたＣＭＯＳ素子
でｎチャネルＦＥＴを示す。図４の動作説明を行うと
き、信号入力端子は１、ｐチャネルＦＥＴのＣＭＯＳ素
子は５のように添字を省略して記述する。
例として、図４に示すナンド回路があった。図４におい
て1-1,1-2,1-3 は信号入力端子、２は演算後の出力信号
端子、３は正電圧電源Ｖcc、４は接地、5-1,3-2,5-3 は
互いに並列接続されたＣＭＯＳ素子でｐチャネルＦＥ
Ｔ、6-1,6-2,6-3 は互いに直列接続されたＣＭＯＳ素子
でｎチャネルＦＥＴを示す。図４の動作説明を行うと
き、信号入力端子は１、ｐチャネルＦＥＴのＣＭＯＳ素
子は５のように添字を省略して記述する。
【０００３】今、信号入力端子１に全て“Ｈ”を印加し
たとき、ｎチャネル型素子６は同時に全てオンとなり、
ｐチャネル型素子５は全てオフしているから、出力端子
２は接地４の電位が現れ“Ｌ”である。
たとき、ｎチャネル型素子６は同時に全てオンとなり、
ｐチャネル型素子５は全てオフしているから、出力端子
２は接地４の電位が現れ“Ｌ”である。
【０００４】信号入力端子に１つでも“Ｌ”で印加され
ると、対応する素子６がオフとなり、対応する素子５が
オンに変わって、出力端子２は正電圧電源３の電位が現
れ“Ｈ”となる。入力の“Ｌ”が増加して全て“Ｌ”と
なっても出力端子２の電位は“Ｈ”である。
ると、対応する素子６がオフとなり、対応する素子５が
オンに変わって、出力端子２は正電圧電源３の電位が現
れ“Ｈ”となる。入力の“Ｌ”が増加して全て“Ｌ”と
なっても出力端子２の電位は“Ｈ”である。
【０００５】このとき信号入力端子１の数を増加し、或
いは減少したとき、ナンド演算の動作は変化しないが、
スレショルド電圧は変化することとなった。それは直列
回路・並列回路の各素子の数が変わったために起こる現
象である。
いは減少したとき、ナンド演算の動作は変化しないが、
スレショルド電圧は変化することとなった。それは直列
回路・並列回路の各素子の数が変わったために起こる現
象である。
【０００６】図５に示すように、図５(A) は信号入力端
子の“Ｌ”から“Ｈ”への変化を示し、入力の変化に対
し、出力が図５(B) に示すように変化する。このとき
“Ｌ”と“Ｈ”の振幅のほぼ半分の振幅を回路のスレシ
ョルド電圧Ｖthという。
子の“Ｌ”から“Ｈ”への変化を示し、入力の変化に対
し、出力が図５(B) に示すように変化する。このとき
“Ｌ”と“Ｈ”の振幅のほぼ半分の振幅を回路のスレシ
ョルド電圧Ｖthという。
【０００７】
【発明が解決しようとする課題】前述のように、２個以
上の素子が直並列接続されているから、信号入力端子数
を増加して、より多くの信号が印加されるとき、演算回
路を構成する素子の接続が変更されるため、各ＦＥＴの
オン抵抗の合成値が変わって、結局スレショルド電圧が
変わってしまう。例えば端子数が増加してそれら全端子
に“Ｌ”→“Ｈ”へ変化する信号を入力させたとき、出
力の“Ｈ”→“Ｌ”への変化に時間遅れを生じることが
起こる。その誤動作を避けるためＣＭＯＳ素子（ＦＥ
Ｔ）のゲート電極のチャネルの大きさを変更させて対処
していた。
上の素子が直並列接続されているから、信号入力端子数
を増加して、より多くの信号が印加されるとき、演算回
路を構成する素子の接続が変更されるため、各ＦＥＴの
オン抵抗の合成値が変わって、結局スレショルド電圧が
変わってしまう。例えば端子数が増加してそれら全端子
に“Ｌ”→“Ｈ”へ変化する信号を入力させたとき、出
力の“Ｈ”→“Ｌ”への変化に時間遅れを生じることが
起こる。その誤動作を避けるためＣＭＯＳ素子（ＦＥ
Ｔ）のゲート電極のチャネルの大きさを変更させて対処
していた。
【０００８】しかしＣＭＯＳ素子を使用したゲートアレ
イの場合は、チャネルサイズが同じ素子を使用している
から、カスタムアレイの場合と異なり、ゲートアレイの
入力数の増加につれてナンド回路のスレショルド電圧は
上昇し、ノア回路であればスレショルド電圧は下降する
ため、しばしば誤動作を起こすという欠点が生じた。
イの場合は、チャネルサイズが同じ素子を使用している
から、カスタムアレイの場合と異なり、ゲートアレイの
入力数の増加につれてナンド回路のスレショルド電圧は
上昇し、ノア回路であればスレショルド電圧は下降する
ため、しばしば誤動作を起こすという欠点が生じた。
【０００９】本発明の目的は前述の欠点を改善し、ゲー
トアレイにおいて論理演算回路など所定の回路に組込ま
れていない余剰の素子を活用してゲートアレイのスレシ
ョルド電圧を調整できるＣＭＯＳゲートを提供すること
にある。
トアレイにおいて論理演算回路など所定の回路に組込ま
れていない余剰の素子を活用してゲートアレイのスレシ
ョルド電圧を調整できるＣＭＯＳゲートを提供すること
にある。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、1-1,1-2〜は信号入力
端子、２は演算後の出力信号端子、３は正電圧電源Ｖc
c、４は接地、８はＣＭＯＳ素子により論理演算回路を
形成するゲートアレイ、9-1,9-2〜は所定個数だけ直列
（並列）接続されたＭＯＳトランジスタを示す。
を示す図である。図１において、1-1,1-2〜は信号入力
端子、２は演算後の出力信号端子、３は正電圧電源Ｖc
c、４は接地、８はＣＭＯＳ素子により論理演算回路を
形成するゲートアレイ、9-1,9-2〜は所定個数だけ直列
（並列）接続されたＭＯＳトランジスタを示す。
【００１１】ＣＭＯＳ素子により論理演算回路を形成す
るゲートアレイにおいて、本願の請求項１に係る発明は
下記の構成である。即ち、上記論理演算回路は複数の入
力と単数の出力とを有し、上記論理演算回路を形成して
いない第１のＭＯＳトランジスタのソースが電源に接続
され、前記第１のＭＯＳトランジスタのドレインが前記
複数の入力と単数の出力とを有する論理演算回路の電源
接続端子に接続され、前記第１のＭＯＳトランジスタの
ゲートが接地に接続されていることである。請求項２に
係る発明は、前記第１のＭＯＳトランジスタと前記複数
の入力と単数の出力とを有する論理演算回路との間に前
記複数の入力と単数の出力とを有する論理演算回路を形
成していない少なくとも１個のＭＯＳトランジスタが直
列に挿入され、前記挿入された少なくとも１個のＭＯＳ
トランジスタのゲートが前記第１のＭＯＳトランジスタ
のゲートとともに接地に接続されていること、で構成す
る。請求項３に係る発明は、前記電源と前記複数の入力
と単数の出力とを有する論理演算回路の電源接続端子と
の間に前記第１のＣＭＯＳトランジスタと並列に前記複
数の入力と単数の出力とを有する論理演算回路を形成し
ていない少なくとも１個のＭＯＳトランジスタが挿入さ
れ、前記挿入された少なくとも１個のＭＯＳトランジス
タのゲートが前記第１のＭＯＳトランジスタのゲートと
ともに接地に接続されていること、で構成する。請求項
４に係る発明は、前記電源と前記複数の入力と単数の出
力とを有する論理演算回路の電源接続端子との間に前記
第１のＭＯＳトランジスタと並列に前記複数の入力と単
数の出力とを有する論理演算回路を形成していない少な
くとも１個のＭＯＳトランジスタが挿入されるととも
に、前記第１のＭＯＳトランジスタ及び前記並列に接続
されたＭＯＳトランジスタの内の少なくとも１個のＭＯ
Ｓトランジスタと前記複数の入力と単数の出力とを有す
る論理演算回路の電源接続端子との間に更に前記複数の
入力と単数の出力とを有する論理演算回路を形成してい
ない少なくとも１個のＭＯＳトランジスタが直列に挿入
され、前記挿入された少なくとも１個のＭＯＳトランジ
スタのゲートが前記第１のＭＯＳトランジスタのゲート
とともに接地に接続されていること、で構成する。請求
項５に係る発明は、ＣＭＯＳ素子により論理演算回路を
形成するゲートアレイにおいて、上記論理演算回路は複
数の入力と単数の出力とを有し、上記論理演算回路を形
成していない第１のＭＯＳトランジスタのソースが接地
に接続され、前記第１のＭＯＳトランジスタのドレイン
が前記複数の入力と単数の出力とを有する論理演算回路
の接地接続端子に接続され、前記第１のＭＯＳトランジ
スタのゲートが電源に接続されていること、で構成す
る。請求項６に係る発明は、前記第１のＭＯＳトランジ
スタと前記複数の入力と単数の出力とを有する論理演算
回路の接地接続端子との間に前記複数の入力と単数の出
力とを有する論理演算回路を形成していない少なくとも
１個のＭＯＳトランジスタが直列に挿入され、前記挿入
された少なくとも１個のＭＯＳトランジスタのゲートが
前記第１のＭＯＳトランジスタのゲートとともに電源に
接続されていること、で構成する。請求項７に係る発明
は、前記接地と前記複数の入力と単数の出力とを有する
論理演算回路の接地接続端子との間に前記第１のＭＯＳ
トランジスタと並列に前記複数の入力と単数の出力とを
有する論理演算回路を形成していない少なくとも１個の
ＭＯＳトランジスタが挿入され、前記挿入された少なく
とも１個のＭＯＳトランジスタのゲートが前記第１のＭ
ＯＳトランジスタのゲートとともに電源に接続されてい
ること、で構成する。請求項８に係る発明は、前記接地
と前記複数の入力と単数の出力とを有する論理演算回路
の接地接続端子との間に前記第１のＭＯＳトランジスタ
と並列に前記複数の入力と単数の出力とを有する論理演
算回路を形成していない少なくとも１個のＭＯＳトラン
ジスタが挿入されるとともに、前記第１のＭＯＳトラン
ジスタ及び前記並列に接続されたＭＯＳトランジスタの
内の少なくとも１個のＭＯＳトランジスタと前記複数の
入力と単数の出力とを有する論理演算回路の接地接続端
子との間に前記複数の入力と単数の出力とを有する論理
演算回路を形成していない少なくとも１個のＭＯＳトラ
ンジスタが直列に挿入され、前記挿入された少なくとも
１個のＭＯＳトランジスタのゲートが前記第１のＭＯＳ
トランジスタのゲートとともに電源に接続されているこ
と、で構成する。
るゲートアレイにおいて、本願の請求項１に係る発明は
下記の構成である。即ち、上記論理演算回路は複数の入
力と単数の出力とを有し、上記論理演算回路を形成して
いない第１のＭＯＳトランジスタのソースが電源に接続
され、前記第１のＭＯＳトランジスタのドレインが前記
複数の入力と単数の出力とを有する論理演算回路の電源
接続端子に接続され、前記第１のＭＯＳトランジスタの
ゲートが接地に接続されていることである。請求項２に
係る発明は、前記第１のＭＯＳトランジスタと前記複数
の入力と単数の出力とを有する論理演算回路との間に前
記複数の入力と単数の出力とを有する論理演算回路を形
成していない少なくとも１個のＭＯＳトランジスタが直
列に挿入され、前記挿入された少なくとも１個のＭＯＳ
トランジスタのゲートが前記第１のＭＯＳトランジスタ
のゲートとともに接地に接続されていること、で構成す
る。請求項３に係る発明は、前記電源と前記複数の入力
と単数の出力とを有する論理演算回路の電源接続端子と
の間に前記第１のＣＭＯＳトランジスタと並列に前記複
数の入力と単数の出力とを有する論理演算回路を形成し
ていない少なくとも１個のＭＯＳトランジスタが挿入さ
れ、前記挿入された少なくとも１個のＭＯＳトランジス
タのゲートが前記第１のＭＯＳトランジスタのゲートと
ともに接地に接続されていること、で構成する。請求項
４に係る発明は、前記電源と前記複数の入力と単数の出
力とを有する論理演算回路の電源接続端子との間に前記
第１のＭＯＳトランジスタと並列に前記複数の入力と単
数の出力とを有する論理演算回路を形成していない少な
くとも１個のＭＯＳトランジスタが挿入されるととも
に、前記第１のＭＯＳトランジスタ及び前記並列に接続
されたＭＯＳトランジスタの内の少なくとも１個のＭＯ
Ｓトランジスタと前記複数の入力と単数の出力とを有す
る論理演算回路の電源接続端子との間に更に前記複数の
入力と単数の出力とを有する論理演算回路を形成してい
ない少なくとも１個のＭＯＳトランジスタが直列に挿入
され、前記挿入された少なくとも１個のＭＯＳトランジ
スタのゲートが前記第１のＭＯＳトランジスタのゲート
とともに接地に接続されていること、で構成する。請求
項５に係る発明は、ＣＭＯＳ素子により論理演算回路を
形成するゲートアレイにおいて、上記論理演算回路は複
数の入力と単数の出力とを有し、上記論理演算回路を形
成していない第１のＭＯＳトランジスタのソースが接地
に接続され、前記第１のＭＯＳトランジスタのドレイン
が前記複数の入力と単数の出力とを有する論理演算回路
の接地接続端子に接続され、前記第１のＭＯＳトランジ
スタのゲートが電源に接続されていること、で構成す
る。請求項６に係る発明は、前記第１のＭＯＳトランジ
スタと前記複数の入力と単数の出力とを有する論理演算
回路の接地接続端子との間に前記複数の入力と単数の出
力とを有する論理演算回路を形成していない少なくとも
１個のＭＯＳトランジスタが直列に挿入され、前記挿入
された少なくとも１個のＭＯＳトランジスタのゲートが
前記第１のＭＯＳトランジスタのゲートとともに電源に
接続されていること、で構成する。請求項７に係る発明
は、前記接地と前記複数の入力と単数の出力とを有する
論理演算回路の接地接続端子との間に前記第１のＭＯＳ
トランジスタと並列に前記複数の入力と単数の出力とを
有する論理演算回路を形成していない少なくとも１個の
ＭＯＳトランジスタが挿入され、前記挿入された少なく
とも１個のＭＯＳトランジスタのゲートが前記第１のＭ
ＯＳトランジスタのゲートとともに電源に接続されてい
ること、で構成する。請求項８に係る発明は、前記接地
と前記複数の入力と単数の出力とを有する論理演算回路
の接地接続端子との間に前記第１のＭＯＳトランジスタ
と並列に前記複数の入力と単数の出力とを有する論理演
算回路を形成していない少なくとも１個のＭＯＳトラン
ジスタが挿入されるとともに、前記第１のＭＯＳトラン
ジスタ及び前記並列に接続されたＭＯＳトランジスタの
内の少なくとも１個のＭＯＳトランジスタと前記複数の
入力と単数の出力とを有する論理演算回路の接地接続端
子との間に前記複数の入力と単数の出力とを有する論理
演算回路を形成していない少なくとも１個のＭＯＳトラ
ンジスタが直列に挿入され、前記挿入された少なくとも
１個のＭＯＳトランジスタのゲートが前記第１のＭＯＳ
トランジスタのゲートとともに電源に接続されているこ
と、で構成する。
【００１２】
【作用】ＣＭＯＳ素子により論理演算回路を形成するゲ
ートアレイ８において、その論理演算回路を形成してい
ないＭＯＳトランジスタがゲートアレイ上に存在するた
め、そのような素子を論理演算回路の電源接続端子と電
源間に挿入接続する。また他の請求項に係る発明では、
上記トランジスタを論理演算回路の接地接続端子と接地
間に接続したり、その接続トランジスタの個数を増加し
たり、或いは直並列に接続する。
ートアレイ８において、その論理演算回路を形成してい
ないＭＯＳトランジスタがゲートアレイ上に存在するた
め、そのような素子を論理演算回路の電源接続端子と電
源間に挿入接続する。また他の請求項に係る発明では、
上記トランジスタを論理演算回路の接地接続端子と接地
間に接続したり、その接続トランジスタの個数を増加し
たり、或いは直並列に接続する。
【００１３】今、挿入接続がないとき信号入力端子1-1,
1-2〜に印加した“Ｈ”，“Ｌ”の信号に対し論理演算
回路で演算した後、出力端子２に現れる信号はその動作
上出力端子２と接地４間のＭＯＳトランジスタのオン抵
抗による抵抗分割した値により回路のスレショルド電圧
が決定される。そのためＭＯＳトランジスタ9-1を挿入
接続するとき、抵抗分割した電圧が調整され、即ちスレ
ショルド電圧が可変出来るので、信号入力端子1-1,1-2
〜の増加などに伴うスレショルド電圧の変化を打ち消す
ことが出来る。
1-2〜に印加した“Ｈ”，“Ｌ”の信号に対し論理演算
回路で演算した後、出力端子２に現れる信号はその動作
上出力端子２と接地４間のＭＯＳトランジスタのオン抵
抗による抵抗分割した値により回路のスレショルド電圧
が決定される。そのためＭＯＳトランジスタ9-1を挿入
接続するとき、抵抗分割した電圧が調整され、即ちスレ
ショルド電圧が可変出来るので、信号入力端子1-1,1-2
〜の増加などに伴うスレショルド電圧の変化を打ち消す
ことが出来る。
【００１４】挿入接続したＭＯＳトランジスタ9-1は複
数個使用することもあり、そのときの接続は直列・並列
または直並列となる。挿入したときスレショルド電圧の
変化を打ち消すように接続すれば良い。
数個使用することもあり、そのときの接続は直列・並列
または直並列となる。挿入したときスレショルド電圧の
変化を打ち消すように接続すれば良い。
【００１５】図２は本発明の第１実施例として論理演算
回路がナンド回路を構成し、挿入したＭＯＳトランジス
タが２個直列となる場合を示す図である。図２におい
て、8-1,8-2はＭＯＳトランジスタを使用し、ナンド回
路を構成しているゲートアレイ、９は挿入接続されたＭ
ＯＳトランジスタでｐチャネルＦＥＴを２個直列接続
し、ゲートアレイ8-1の電源側に接続し、両ＦＥＴのゲ
ート電極を共通接地したものを示す。したがってＭＯＳ
トランジスタ９は常にオン状態になる。
回路がナンド回路を構成し、挿入したＭＯＳトランジス
タが２個直列となる場合を示す図である。図２におい
て、8-1,8-2はＭＯＳトランジスタを使用し、ナンド回
路を構成しているゲートアレイ、９は挿入接続されたＭ
ＯＳトランジスタでｐチャネルＦＥＴを２個直列接続
し、ゲートアレイ8-1の電源側に接続し、両ＦＥＴのゲ
ート電極を共通接地したものを示す。したがってＭＯＳ
トランジスタ９は常にオン状態になる。
【００１６】ゲートアレイ8-2に対する入力信号端子を
増加または減少させたとき、対応させてＭＯＳトランジ
スタ９の素子数を減少または増加させる。直列に増加さ
せたとき、ＭＯＳトランジスタ素子１個のオン抵抗に対
応する電圧だけスレショルド電圧が接地側に変化した値
となる。
増加または減少させたとき、対応させてＭＯＳトランジ
スタ９の素子数を減少または増加させる。直列に増加さ
せたとき、ＭＯＳトランジスタ素子１個のオン抵抗に対
応する電圧だけスレショルド電圧が接地側に変化した値
となる。
【００１７】図３は本発明の第２実施例として論理演算
回路がノア回路を構成し、挿入したＭＯＳトランジスタ
が２個直列となる場合を示す図である。図３において、
8-1,8-2はＭＯＳトランジスタを使用し、ノア回路を構
成しているゲートアレイ、１０は挿入されたＭＯＳトラ
ンジスタ素子でｎチャネルＦＥＴを２個直列接続し、ゲ
ートアレイ8-1の接地側に挿入し、両ＦＥＴのゲート電
極を共通に正電源と接続したものを示す。従ってＭＯＳ
トランジスタは常にオン状態になる。
回路がノア回路を構成し、挿入したＭＯＳトランジスタ
が２個直列となる場合を示す図である。図３において、
8-1,8-2はＭＯＳトランジスタを使用し、ノア回路を構
成しているゲートアレイ、１０は挿入されたＭＯＳトラ
ンジスタ素子でｎチャネルＦＥＴを２個直列接続し、ゲ
ートアレイ8-1の接地側に挿入し、両ＦＥＴのゲート電
極を共通に正電源と接続したものを示す。従ってＭＯＳ
トランジスタは常にオン状態になる。
【００１８】当初の入力端子において１つ以上が“Ｌ”
であったものが、全て“Ｈ”を印加することにより出力
端子２の電位を“Ｌ”に切換えるとき、全てのｐチャネ
ル型ＦＥＴがオンとなる。また挿入素子１０がオンとな
っているから、出力端子２の“Ｌ”レベルは、直列接続
されているＭＯＳトランジスタのオン抵抗の数によって
決まる。またスレショルド電圧は挿入素子１０のオン抵
抗分だけ電源側に近い値となる。
であったものが、全て“Ｈ”を印加することにより出力
端子２の電位を“Ｌ”に切換えるとき、全てのｐチャネ
ル型ＦＥＴがオンとなる。また挿入素子１０がオンとな
っているから、出力端子２の“Ｌ”レベルは、直列接続
されているＭＯＳトランジスタのオン抵抗の数によって
決まる。またスレショルド電圧は挿入素子１０のオン抵
抗分だけ電源側に近い値となる。
【００１９】以上は挿入したＭＯＳトランジスタが直列
接続されている場合についての説明であるが、信号入力
端子の増加数などにより、挿入素子の数を複数とし、ス
レショルド電圧を変化させないように適宜な直並列の接
続とすれば良い。
接続されている場合についての説明であるが、信号入力
端子の増加数などにより、挿入素子の数を複数とし、ス
レショルド電圧を変化させないように適宜な直並列の接
続とすれば良い。
【００２０】
【発明の効果】このようにして本発明によると、ＭＯＳ
トランジスタの内所定のゲートアレイを形成していない
ような剰余の素子を少なくとも１個挿入接続しているた
め、入力信号端子の数が増加して、信号に“Ｌ”、
“Ｈ”の切換が起こり回路のスレショルドレベルを変化
させようとするとき、その傾向を打ち消すことが出来
る。
トランジスタの内所定のゲートアレイを形成していない
ような剰余の素子を少なくとも１個挿入接続しているた
め、入力信号端子の数が増加して、信号に“Ｌ”、
“Ｈ”の切換が起こり回路のスレショルドレベルを変化
させようとするとき、その傾向を打ち消すことが出来
る。
【図１】本発明の原理構成を示す図である。
【図２】本発明の第１実施例の構成を示す図てある。
【図３】本発明の第２実施例の構成を示す図である。
【図４】従来のカスタムアレイによるナンド回路の構成
を示す図である。
を示す図である。
【図５】図４について回路のスレショルド電圧を説明す
るための図である。
るための図である。
1-1,1-2 〜 入力信号端子 ２ 出力信号端子 ３ 電源 ４ 接地 ８ ゲートアレイ 9-1 ＣＭＯＳ素子の１個
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−86166（ＪＰ，Ａ) 特開 昭61−237515（ＪＰ，Ａ) 特開 昭57−10533（ＪＰ，Ａ) 特開 平４−134923（ＪＰ，Ａ)
Claims (8)
- 【請求項１】 ＣＭＯＳ素子により論理演算回路を形成
するゲートアレイにおいて、 上記論理演算回路は複数の入力と単数の出力とを有し、 上記論 理演算回路を形成していない第１のＭＯＳトラン
ジスタのソースが電源に接続され、 前記第１のＭＯＳトランジスタのドレインが前記複数の
入力と単数の出力とを有する論理演算回路の電源接続端
子に接続され、 前記第１のＭＯＳトランジスタのゲートが接地に接続さ
れていることを特徴とするＣＭＯＳゲート。 - 【請求項２】 前記第１のＭＯＳトランジスタと前記複
数の入力と単数の出力とを有する論理演算回路との間に
前記複数の入力と単数の出力とを有する論理演算回路を
形成していない少なくとも１個のＭＯＳトランジスタが
直列に挿入され、 前記挿入された少なくとも１個のＭＯＳトランジスタの
ゲートが前記第１のＭＯＳトランジスタのゲートととも
に接地に接続されていることを特徴とする請求項１に記
載のＣＭＯＳゲート。 - 【請求項３】 前記電源と前記複数の入力と単数の出力
とを有する論理演算回路の電源接続端子との間に前記第
１のＣＭＯＳトランジスタと並列に前記複数の入力と単
数の出力とを有する論理演算回路を形成していない少な
くとも１個のＭＯＳトランジスタが挿入され、 前記挿入された少なくとも１個のＭＯＳトランジスタの
ゲートが前記第１のＭＯＳトランジスタのゲートととも
に接地に接続されていることを特徴とする請求項１に記
載のＣＭＯＳゲート。 - 【請求項４】 前記電源と前記複数の入力と単数の出力
とを有する論理演算回路の電源接続端子との間に前記第
１のＭＯＳトランジスタと並列に前記複数の入力と単数
の出力とを有する論理演算回路を形成していない少なく
とも１個のＭＯＳトランジスタが挿入されるとともに、
前記第１のＭＯＳトランジスタ及び前記並列に接続され
たＭＯＳトランジスタの内の少なくとも１個のＭＯＳト
ランジスタと前記複数の入力と単数の出力とを有する論
理演算回路の電源接続端子との間に更に前記複数の入力
と単数の出力とを有する論理演算回路を形成していない
少なくとも１個のＭＯＳトランジスタが直列に挿入さ
れ、 前記挿入された少なくとも１個のＭＯＳトランジスタの
ゲートが前記第１のＭＯＳトランジスタのゲートととも
に接地に接続されていることを特徴とする請求項１に記
載のＣＭＯＳゲート。 - 【請求項５】 ＣＭＯＳ素子により論理演算回路を形成
するゲートアレイにおいて、 上記論理演算回路は複数の入力と単数の出力とを有し、 上記論 理演算回路を形成していない第１のＭＯＳトラン
ジスタのソースが接地に接続され、 前記第１のＭＯＳトランジスタのドレインが前記複数の
入力と単数の出力とを有する論理演算回路の接地接続端
子に接続され、 前記第１のＭＯＳトランジスタのゲートが電源に接続さ
れていることを特徴とするＣＭＯＳゲート。 - 【請求項６】 前記第１のＭＯＳトランジスタと前記複
数の入力と単数の出力とを有する論理演算回路の接地接
続端子との間に前記複数の入力と単数の出力とを有する
論理演算回路を形成していない少なくとも１個のＭＯＳ
トランジスタが直列に挿入され、 前記挿入された少なくとも１個のＭＯＳトランジスタの
ゲートが前記第１のＭＯＳトランジスタのゲートととも
に電源に接続されていることを特徴とする請求項５に記
載のＣＭＯＳゲート。 - 【請求項７】 前記接地と前記複数の入力と単数の出力
とを有する論理演算回路の接地接続端子との間に前記第
１のＭＯＳトランジスタと並列に前記複数の入力と単数
の出力とを有する論理演算回路を形成していない少なく
とも１個のＭＯＳトランジスタが挿入され、 前記挿入された少なくとも１個のＭＯＳトランジスタの
ゲートが前記第１のＭＯＳトランジスタのゲートととも
に電源に接続されていることを特徴とする請求項５に記
載のＣＭＯＳゲート。 - 【請求項８】 前記接地と前記複数の入力と単数の出力
とを有する論理演算回路の接地接続端子との間に前記第
１のＭＯＳトランジスタと並列に前記複数の入力と単数
の出力とを有する論理演算回路を形成していない少なく
とも１個のＭＯＳトランジスタが挿入されるとともに、
前記第１のＭＯＳトランジスタ及び前記並列に接続され
たＭＯＳトランジスタの内の少なくとも１個のＭＯＳト
ランジスタと前記複数の入力と単数の出力とを有する論
理演算回路の接地接続端子との間に前記複数の入力と単
数の出力とを有する論理演算回路を形成していない少な
くとも１個のＭＯＳトランジスタが直列に挿入され、 前記挿入された少なくとも１個のＭＯＳトランジスタの
ゲートが前記第１のＭＯＳトランジスタのゲートととも
に電源に接続されていることを特徴とする請求項５に記
載のＣＭＯＳゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034916A JP2944292B2 (ja) | 1992-02-21 | 1992-02-21 | Ｃｍｏｓゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034916A JP2944292B2 (ja) | 1992-02-21 | 1992-02-21 | Ｃｍｏｓゲート |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235746A JPH05235746A (ja) | 1993-09-10 |
| JP2944292B2 true JP2944292B2 (ja) | 1999-08-30 |
Family
ID=12427545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034916A Expired - Lifetime JP2944292B2 (ja) | 1992-02-21 | 1992-02-21 | Ｃｍｏｓゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944292B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037499A (ja) * | 2001-07-23 | 2003-02-07 | Murata Mfg Co Ltd | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
| US7821315B2 (en) * | 2007-11-08 | 2010-10-26 | Qualcomm Incorporated | Adjustable duty cycle circuit |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237515A (ja) * | 1985-04-12 | 1986-10-22 | Nec Ic Microcomput Syst Ltd | インバ−タ回路 |
-
1992
- 1992-02-21 JP JP4034916A patent/JP2944292B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235746A (ja) | 1993-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |