JPH0563879B2 - - Google Patents
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- JPH0563879B2 JPH0563879B2 JP62276264A JP27626487A JPH0563879B2 JP H0563879 B2 JPH0563879 B2 JP H0563879B2 JP 62276264 A JP62276264 A JP 62276264A JP 27626487 A JP27626487 A JP 27626487A JP H0563879 B2 JPH0563879 B2 JP H0563879B2
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- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体集積回路に関し、特に多ビツ
ト出力のメモリのように電源ノイズの発生し易い
半導体集積回路における入力回路部の構成技術に
係わる。
ト出力のメモリのように電源ノイズの発生し易い
半導体集積回路における入力回路部の構成技術に
係わる。
（従来の技術）
半導体集積回路の入力信号レベルには、TTL
レベルとCMOSレベルがあり、一般に低電位入
力VILおよび高電位入力VIHは以下の様に定義され
ている。
レベルとCMOSレベルがあり、一般に低電位入
力VILおよび高電位入力VIHは以下の様に定義され
ている。
｜VIL｜VIH
TTLレベル｜0.8v｜2.0
CMOSレベル｜VDD×0.3｜VDD×0.7
ここで、VDDは電源電圧であり、例えばVDD＝
5Vとすると、CMOSレベルのVILは1.5V、VIHは
3.5Vとなる。つまり、TTLレベルでは0.8V以下
の入力電圧の際に論理“０”、2.0V以上の入力電
圧の際に論理“１”と判定されるのに対し、
CMOSレベルでは論理“０”が判定されるのは
入力電圧が1.5V以下の時であり、また論理“１”
が判定されるのは入力電圧が3.5V以上の時とな
る。
5Vとすると、CMOSレベルのVILは1.5V、VIHは
3.5Vとなる。つまり、TTLレベルでは0.8V以下
の入力電圧の際に論理“０”、2.0V以上の入力電
圧の際に論理“１”と判定されるのに対し、
CMOSレベルでは論理“０”が判定されるのは
入力電圧が1.5V以下の時であり、また論理“１”
が判定されるのは入力電圧が3.5V以上の時とな
る。
従つて、TTLレベルはCMOSレベルよりもノ
イズマージンが小さい。CMOS構成の半導体集
積回路にあつては、内部での信号伝達は全て
CMOSレベルで行われるが、外部から供給され
る入力信号は必ずしもCMOSレベルではなく、
むしろTTLレベルの場合が多い。このため、外
部からの入力信号を受ける入力回路は、TTLレ
ベルによつて正常に論理“０”、論理“１”を判
定できるように回路しきい値が低く設定されてい
る。このため、半導体集積回路内で電源ノズルが
発生した際には、その入力回路部での誤動作が問
題となる。
イズマージンが小さい。CMOS構成の半導体集
積回路にあつては、内部での信号伝達は全て
CMOSレベルで行われるが、外部から供給され
る入力信号は必ずしもCMOSレベルではなく、
むしろTTLレベルの場合が多い。このため、外
部からの入力信号を受ける入力回路は、TTLレ
ベルによつて正常に論理“０”、論理“１”を判
定できるように回路しきい値が低く設定されてい
る。このため、半導体集積回路内で電源ノズルが
発生した際には、その入力回路部での誤動作が問
題となる。
以下、第９図および第１０図を参照して入力回
路部の誤動作について説明する。
路部の誤動作について説明する。
第９図Ａは外部信号としてチツプイネーブル信
号が供給される同期式のメモリである。このメモ
リは、チツプイネーブル信号が入つてからｔ
acc（アクセスタイム）経過後にデータD0〜Dm
を出力するが、この時には出力バツフアを介して
負荷の充放電電流が電源ラインVDDおよびVSSを
流れる。
号が供給される同期式のメモリである。このメモ
リは、チツプイネーブル信号が入つてからｔ
acc（アクセスタイム）経過後にデータD0〜Dm
を出力するが、この時には出力バツフアを介して
負荷の充放電電流が電源ラインVDDおよびVSSを
流れる。
例えば、全ての出力バツフアが“Ｌ”レベルを
出力しようとすると、かなり大きな電流が瞬時に
VSSラインを流れることになる。ところが、第９
図Ｂに示すように、VSSラインＬ１にはICの内外
に寄生抵抗、寄生インダクタンスが存在するた
め、第１０図にVAとして示すような電源ノイズ
がCEの入力回路（ここではインバータ）100の
VSS側に発生する。このため、外部からICに加え
られる入力レベルはVILを満足しているもの入力
回路１００から見た入力信号レベルVinは、上記
電源ノイズが重畳して入力回路しきい値を越え、
あたかもがリセツトされたかのように内部に
信号を伝搬する。このため、一旦は正しくデータ
出力しかけた各出力バツフアはリセツト（通大ハ
イインピーダンス状態）され、再び新たにが
入力されたかのように動作を再開する。ところ
が、この時には第１０図に示されているように、
アドレスA0〜Akが既に更新しているため、本来
のアドレスのデータを出力できなかつたり、ある
いはCEがリセツトしている期間が短いために充
分内部を初期設定できずに誤動作したり、あるい
はアクセスタイムが通常の２倍以上を要して規格
を満足できない等の誤動作を招く。つまり、回路
動作の状態によりIC内部で瞬時発生した大きな
電源電流のため、TTL入力つまりノイズマージ
ンの小さい外部入力信号に電源ノイズが重畳して
誤動作する問題があつた。
出力しようとすると、かなり大きな電流が瞬時に
VSSラインを流れることになる。ところが、第９
図Ｂに示すように、VSSラインＬ１にはICの内外
に寄生抵抗、寄生インダクタンスが存在するた
め、第１０図にVAとして示すような電源ノイズ
がCEの入力回路（ここではインバータ）100の
VSS側に発生する。このため、外部からICに加え
られる入力レベルはVILを満足しているもの入力
回路１００から見た入力信号レベルVinは、上記
電源ノイズが重畳して入力回路しきい値を越え、
あたかもがリセツトされたかのように内部に
信号を伝搬する。このため、一旦は正しくデータ
出力しかけた各出力バツフアはリセツト（通大ハ
イインピーダンス状態）され、再び新たにが
入力されたかのように動作を再開する。ところ
が、この時には第１０図に示されているように、
アドレスA0〜Akが既に更新しているため、本来
のアドレスのデータを出力できなかつたり、ある
いはCEがリセツトしている期間が短いために充
分内部を初期設定できずに誤動作したり、あるい
はアクセスタイムが通常の２倍以上を要して規格
を満足できない等の誤動作を招く。つまり、回路
動作の状態によりIC内部で瞬時発生した大きな
電源電流のため、TTL入力つまりノイズマージ
ンの小さい外部入力信号に電源ノイズが重畳して
誤動作する問題があつた。
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、
従来では電源ノイズの影響により入力回路におい
て誤動作が生じた点を改善し、電源ノイズが発生
しても入力回路が正常に動作することのできる半
導体集積回路を提供することを目的とする。
従来では電源ノイズの影響により入力回路におい
て誤動作が生じた点を改善し、電源ノイズが発生
しても入力回路が正常に動作することのできる半
導体集積回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明による半導体集積回路にあつては、外
部から供給される入力信号のレベルに応じた信号
を出力する入力回路と、この入力回路の信号入力
端と電源線との間に直列に挿入されたスイツチン
グ素子およびキヤパシタと、前記入力回路の出力
信号が供給される内部回路と、回路動作によつて
電源ノイズが発生されている期間中は制御信号を
発生して前記スイツチング素子を導通状態に制御
し、他の期間は前記スイツチング素子を非導通状
態に制御する制御回路とを具備することを特徴と
する。
部から供給される入力信号のレベルに応じた信号
を出力する入力回路と、この入力回路の信号入力
端と電源線との間に直列に挿入されたスイツチン
グ素子およびキヤパシタと、前記入力回路の出力
信号が供給される内部回路と、回路動作によつて
電源ノイズが発生されている期間中は制御信号を
発生して前記スイツチング素子を導通状態に制御
し、他の期間は前記スイツチング素子を非導通状
態に制御する制御回路とを具備することを特徴と
する。
（作用）
前記構成の半導体集積回路にあつては、電源ノ
イズの発生期間にはスイツチング素子が導通状態
になるので、入力回路の信号入力端と電源線間が
キヤパシタによつて結合される。したがつて、こ
のキヤパシタによつて入力回路の信号入力端の電
位は電源線の電位変動に応じて変化され、その入
力信号レベルは電源ノイズの影響を受けることな
く安定化される。しかも、入力回路の信号入力端
と電源線間がキヤパシタにより結合されるのは電
源ノイズの発生期間だけであるので、入力信号の
レベルの切替わりがキヤパシタによつて遅延され
る等の問題もない。
イズの発生期間にはスイツチング素子が導通状態
になるので、入力回路の信号入力端と電源線間が
キヤパシタによつて結合される。したがつて、こ
のキヤパシタによつて入力回路の信号入力端の電
位は電源線の電位変動に応じて変化され、その入
力信号レベルは電源ノイズの影響を受けることな
く安定化される。しかも、入力回路の信号入力端
と電源線間がキヤパシタにより結合されるのは電
源ノイズの発生期間だけであるので、入力信号の
レベルの切替わりがキヤパシタによつて遅延され
る等の問題もない。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。第１図はこの発明の一実施例に係わる半導
体集積回路を示すもので、第２図にはそのタイミ
ングチヤートが示されている。この半導体集積回
路では、入力パツド１に供給される外部入力信号
は初段の入力ゲートの酸化膜を保護するための保
護回路２、抵抗Ｒ、および初段入力回路３を介し
て、内部回路４および内部タイミング発生回路５
に伝達されるが、VSS電源線にノイズが発生して
いる期間中は初段入力回路３の入力端とVSS電源
線とをキヤパシタＣで結合し、これによつて初段
入力回路３の入力信号レベルがVSS電源線の電位
変動に応じて変化するように構成している。
する。第１図はこの発明の一実施例に係わる半導
体集積回路を示すもので、第２図にはそのタイミ
ングチヤートが示されている。この半導体集積回
路では、入力パツド１に供給される外部入力信号
は初段の入力ゲートの酸化膜を保護するための保
護回路２、抵抗Ｒ、および初段入力回路３を介し
て、内部回路４および内部タイミング発生回路５
に伝達されるが、VSS電源線にノイズが発生して
いる期間中は初段入力回路３の入力端とVSS電源
線とをキヤパシタＣで結合し、これによつて初段
入力回路３の入力信号レベルがVSS電源線の電位
変動に応じて変化するように構成している。
すなわち、初段入力回路３の入力端とVSS電源
線との間には、ＮチヤネルMOSトランジスタ
NM１のソース・ドレイン間の電流通路とキヤパ
シタＣが直列に挿入されている。このトランジス
タNM１は制御回路６から発生される制御信号φ
１によつてスイツチング制御され、φ１が“Ｈ”
レベルの期間はオン、“Ｌ”レベルの期間はオフ
となる。また、トランジスタNM１とキヤパシタ
Ｃとの接続点にはＮチヤネルMOSトランジスタ
NM２の一端が接続され、その他端はVSS電源線
に接続されている。そして、このトランジスタ
NM２のゲートにはインバータＩ１を介して制御
信号φ１が供給される。したがつて、トランジス
タNM２は制御信号φ１が“Ｈ”レベルの期間に
はオフで、“Ｌ”レベルの期間はオンとなる。
線との間には、ＮチヤネルMOSトランジスタ
NM１のソース・ドレイン間の電流通路とキヤパ
シタＣが直列に挿入されている。このトランジス
タNM１は制御回路６から発生される制御信号φ
１によつてスイツチング制御され、φ１が“Ｈ”
レベルの期間はオン、“Ｌ”レベルの期間はオフ
となる。また、トランジスタNM１とキヤパシタ
Ｃとの接続点にはＮチヤネルMOSトランジスタ
NM２の一端が接続され、その他端はVSS電源線
に接続されている。そして、このトランジスタ
NM２のゲートにはインバータＩ１を介して制御
信号φ１が供給される。したがつて、トランジス
タNM２は制御信号φ１が“Ｈ”レベルの期間に
はオフで、“Ｌ”レベルの期間はオンとなる。
内部タイミング発生回路５は、初段入力回路３
の出力信号を受けて種々のタイミングのコントロ
ール信号を生成するものであるが、内部回路４内
の出力バツフア４０を駆動させる時には“Ｈ”レ
ベルのコントロール信号φoeを制御回路６へ出力
する。
の出力信号を受けて種々のタイミングのコントロ
ール信号を生成するものであるが、内部回路４内
の出力バツフア４０を駆動させる時には“Ｈ”レ
ベルのコントロール信号φoeを制御回路６へ出力
する。
この制御回路６は、コントロール信号φoeを受
けて制御信号φ１およびφ２を発生する。この場
合、制御信号φ１およびφ２は第２図に示されて
いるように信号φoeの立上りからτ１だけ遅れて
“Ｈ”となり、、またその後φ１は信号φoeの立上
りからτ２だけ経過した時点で“Ｌ”になる。つ
まり、φ１はτ２−τ１の期間だけ“Ｈ”レベル
となるので、出力バツフア４０の駆動による電源
ノイズの発生期間中はその信号φ１が“Ｈ”レベ
ルとなるようにτ１，τ２の時間が設定がされて
いる。
けて制御信号φ１およびφ２を発生する。この場
合、制御信号φ１およびφ２は第２図に示されて
いるように信号φoeの立上りからτ１だけ遅れて
“Ｈ”となり、、またその後φ１は信号φoeの立上
りからτ２だけ経過した時点で“Ｌ”になる。つ
まり、φ１はτ２−τ１の期間だけ“Ｈ”レベル
となるので、出力バツフア４０の駆動による電源
ノイズの発生期間中はその信号φ１が“Ｈ”レベ
ルとなるようにτ１，τ２の時間が設定がされて
いる。
例えば、出力バツフア４０の出力が“Ｌ”レベ
ルに切替わる際には、第２図に示すようにVSS電
源線に大きなIss電源が瞬時流れ、VSS電源線には
図示のようなノイズが発生する。しかしながら、
この時には制御信号φ１が“Ｈ”レベルになつて
いるため、トランジスタNM１がオン、NM２が
オフしており初段入力回路３の入力端とVSS電源
線とはキヤパシタＣによつて結合されている。こ
のため、初段入力回路３の入力端の電位Vaは、
VSSの電位変動に応じて図示のように変化する。
したがつて、初段入力回路３の入力電圧、つまり
入力電位とVSS電位との差は、このようにVSS電源
線にノイズが発生しても変動されず、出力パツド
からは正常な出力信号OUTが出力される。
ルに切替わる際には、第２図に示すようにVSS電
源線に大きなIss電源が瞬時流れ、VSS電源線には
図示のようなノイズが発生する。しかしながら、
この時には制御信号φ１が“Ｈ”レベルになつて
いるため、トランジスタNM１がオン、NM２が
オフしており初段入力回路３の入力端とVSS電源
線とはキヤパシタＣによつて結合されている。こ
のため、初段入力回路３の入力端の電位Vaは、
VSSの電位変動に応じて図示のように変化する。
したがつて、初段入力回路３の入力電圧、つまり
入力電位とVSS電位との差は、このようにVSS電源
線にノイズが発生しても変動されず、出力パツド
からは正常な出力信号OUTが出力される。
このように本発明の半導体集積回路にあつて
は、抵抗ＲとキヤパシタＣとにより成る一種のロ
ーパスフイルタをその電源ノイズ発生期間に初段
入力回路３の前段に挿入し、これによつてその入
力電圧が変動しないようにしている。この場合、
そのローパスフイルタのカツトオフ周波数は大き
な値に設定しておくことが望ましいが、入力保護
回路２の抵抗値が充分に大きいならば、抵抗Ｒは
Ｏ［Ω］でもよい。また、トランジスタNM２は、
キヤパシタＣの両端の電位を同等に設定しておく
ためのものである。
は、抵抗ＲとキヤパシタＣとにより成る一種のロ
ーパスフイルタをその電源ノイズ発生期間に初段
入力回路３の前段に挿入し、これによつてその入
力電圧が変動しないようにしている。この場合、
そのローパスフイルタのカツトオフ周波数は大き
な値に設定しておくことが望ましいが、入力保護
回路２の抵抗値が充分に大きいならば、抵抗Ｒは
Ｏ［Ω］でもよい。また、トランジスタNM２は、
キヤパシタＣの両端の電位を同等に設定しておく
ためのものである。
このような構成にすることにより、電源ノイズ
対策として従来行われていたバツフアトランジス
タのデイメンジヨの縮小が不用となり、高速動作
が可能でしかも電源ノイズに対する信頼性が高い
半導体集積回路が得られる。
対策として従来行われていたバツフアトランジス
タのデイメンジヨの縮小が不用となり、高速動作
が可能でしかも電源ノイズに対する信頼性が高い
半導体集積回路が得られる。
第３図には制御回路６の回路構成を具体化した
半導体集積回路が示されている。第４図はそのタ
イミングチヤートである。制御回路６は、遅延回
路Ｄ１，Ｄ２およびANDゲートal１より構成さ
れ、その遅延回路Ｄ２の遅延時間はＤ１よりも大
きく設定されている。内部タイミング発生回路５
からのコントロール信号φoeは、遅延回路Ｄ１に
よつて時間τ１だけ遅延され、出力バツフア４０
の駆動信号φ２となる。また、遅延回路Ｄ２から
は、コントロール信号φoeを時間τ２だけ遅延し
た反転信号φ０が出力され、これはANDゲート
an１の一方の入力に供給される。このANDゲー
トan１の他方の入力には、コントロール信号φoe
が直接供給されている。したがつて、ANDゲー
トan１の出力信号φ１は、φoeの立上りと同時に
“Ｈ”レベルに立上り、その後、時間τ２だけ経
過した時点で“Ｌ”レベルに立下がる。
半導体集積回路が示されている。第４図はそのタ
イミングチヤートである。制御回路６は、遅延回
路Ｄ１，Ｄ２およびANDゲートal１より構成さ
れ、その遅延回路Ｄ２の遅延時間はＤ１よりも大
きく設定されている。内部タイミング発生回路５
からのコントロール信号φoeは、遅延回路Ｄ１に
よつて時間τ１だけ遅延され、出力バツフア４０
の駆動信号φ２となる。また、遅延回路Ｄ２から
は、コントロール信号φoeを時間τ２だけ遅延し
た反転信号φ０が出力され、これはANDゲート
an１の一方の入力に供給される。このANDゲー
トan１の他方の入力には、コントロール信号φoe
が直接供給されている。したがつて、ANDゲー
トan１の出力信号φ１は、φoeの立上りと同時に
“Ｈ”レベルに立上り、その後、時間τ２だけ経
過した時点で“Ｌ”レベルに立下がる。
制御回路６をこのような構成にすると、出力バ
ツフア４０が駆動されるタイミングの前後に充分
なマージンを持つて信号φ１を“１”レベルに設
定できるため、安定した電源ノイズ対策が可能と
なる。
ツフア４０が駆動されるタイミングの前後に充分
なマージンを持つて信号φ１を“１”レベルに設
定できるため、安定した電源ノイズ対策が可能と
なる。
第５図は制御回路６の他の構成例を示すもの
で、ここでは出力バツフア４０の出力が切替わる
場合だけでなく、例えばワード線等の大きな出力
負荷を充放電する際にも電源ノイズが発生するこ
とを考慮して、２回以上のタイミングで信号φ１
を発生させるようにしている。また、そのタイミ
ングチヤートを第６図に示す。
で、ここでは出力バツフア４０の出力が切替わる
場合だけでなく、例えばワード線等の大きな出力
負荷を充放電する際にも電源ノイズが発生するこ
とを考慮して、２回以上のタイミングで信号φ１
を発生させるようにしている。また、そのタイミ
ングチヤートを第６図に示す。
すなわち、この制御回路６では、内部タイミン
グ発生回路５から順次遅延されて発生されるコン
トロール信号のうちφoe１，φoenを受け、それ
らを遅延回路Ｄ１１，Ｄ１ｎによつてそれぞれ一
定時間遅延させた信号φ２１，φ２ｎによつてバ
ツフア４０，４０′をそれぞれ活性化状態にする。
つまり、信号φ２１，φ２ｎの立上りに同期して
バツフア４０，４０′がそれぞれ活性化状態とな
り、その時に電源ノイズが発生する。よつて、電
源ノイズが発生するそれぞれのタイミングの前後
にマージンを持つてある一定時間だけ“Ｈ”レベ
ルとなるような信号φ１１，φ１ｎを第３図と同
様にして生成し、これらの信号を入力するORゲ
ートor１の出力を信号φ１とすることにより、電
源ノイズの発生毎にその信号φ１を発生させるこ
とができる。
グ発生回路５から順次遅延されて発生されるコン
トロール信号のうちφoe１，φoenを受け、それ
らを遅延回路Ｄ１１，Ｄ１ｎによつてそれぞれ一
定時間遅延させた信号φ２１，φ２ｎによつてバ
ツフア４０，４０′をそれぞれ活性化状態にする。
つまり、信号φ２１，φ２ｎの立上りに同期して
バツフア４０，４０′がそれぞれ活性化状態とな
り、その時に電源ノイズが発生する。よつて、電
源ノイズが発生するそれぞれのタイミングの前後
にマージンを持つてある一定時間だけ“Ｈ”レベ
ルとなるような信号φ１１，φ１ｎを第３図と同
様にして生成し、これらの信号を入力するORゲ
ートor１の出力を信号φ１とすることにより、電
源ノイズの発生毎にその信号φ１を発生させるこ
とができる。
第７図は第３図に示した半導体集積回路をVSS
電源線のノイズ対策からVDD電源線のノイズ対策
に変えたもので、初段入力回路３の入力端とVDD
電源線との間には、ＰチヤネルMOSトランジス
タPM１とキヤパシタＣが直列に挿入されてい
る。このトランジスタPM１は制御回路６から発
生される反転制御信号φ１によつてスイツチング
制御され、φ１が“Ｌ”レベルの期間はオン、
“Ｈ”レベルの期間はオフとなる。また、トラン
ジスタPM１とキヤパシタＣとの接続点にはＰチ
ヤネルMOSトランジスタPM２の一端が接続さ
れ、その他端はVDD電源線に接続されている。そ
して、このトランジスタPM２のゲートにはイン
バータＩ１を介して反転制御信号φ１が供給され
る。したがつて、トランジスタPM２は制御信号
φ１が“Ｈ”レベルの期間にはオフで、“Ｌ”レ
ベルの期間はオンとなる。
電源線のノイズ対策からVDD電源線のノイズ対策
に変えたもので、初段入力回路３の入力端とVDD
電源線との間には、ＰチヤネルMOSトランジス
タPM１とキヤパシタＣが直列に挿入されてい
る。このトランジスタPM１は制御回路６から発
生される反転制御信号φ１によつてスイツチング
制御され、φ１が“Ｌ”レベルの期間はオン、
“Ｈ”レベルの期間はオフとなる。また、トラン
ジスタPM１とキヤパシタＣとの接続点にはＰチ
ヤネルMOSトランジスタPM２の一端が接続さ
れ、その他端はVDD電源線に接続されている。そ
して、このトランジスタPM２のゲートにはイン
バータＩ１を介して反転制御信号φ１が供給され
る。したがつて、トランジスタPM２は制御信号
φ１が“Ｈ”レベルの期間にはオフで、“Ｌ”レ
ベルの期間はオンとなる。
また。制御回路６では第３図のANDゲートの
代わりに設けられたNANDゲートna１によつて、
バツフア４０が駆動されて電源ノイズが発生する
期間中は“Ｌ”レベルとなる反転制御信号φ１が
発生される。このような構成にすれば、VDD電源
線にノイズが発生してもその電位変動に応じて初
段入力回路３の入力電位が変化するので、VDD電
源線のノイズによる誤動作を防ぐことができる。
代わりに設けられたNANDゲートna１によつて、
バツフア４０が駆動されて電源ノイズが発生する
期間中は“Ｌ”レベルとなる反転制御信号φ１が
発生される。このような構成にすれば、VDD電源
線にノイズが発生してもその電位変動に応じて初
段入力回路３の入力電位が変化するので、VDD電
源線のノイズによる誤動作を防ぐことができる。
第８図は第７図と同様にVDD電源線のノイズ対
策を目的としており、しかも制御回路６は第５図
のORゲートor１の代わりにNORゲートnor１を
使用し、これによつて、２個以上のタイミングで
“Ｌ”レベルの反転制御信号φ１を発生する構成
である。
策を目的としており、しかも制御回路６は第５図
のORゲートor１の代わりにNORゲートnor１を
使用し、これによつて、２個以上のタイミングで
“Ｌ”レベルの反転制御信号φ１を発生する構成
である。
［発明の効果］
以上のようにこの発明によれば、回路動作によ
つて電源ノイズが発生しても入力回路が誤動作す
ることがなくなり、信頼性の高い半導体集積回路
が得られる。
つて電源ノイズが発生しても入力回路が誤動作す
ることがなくなり、信頼性の高い半導体集積回路
が得られる。
第１図はこの発明の第１の実施例に係る半導体
集積回路を示す回路図、第２図は第１図の半導体
集積回路の動作を説明するタイミングチヤート、
第３図はこの発明の第２の実施例を示す回路図、
第４図は第３図の回路の動作を説明するタイミン
グチヤート、第５図はこの発明の第３の実施例を
示す回路図、第６図は第５図の回路の動作を説明
するタイミングチヤート、第７図はこの発明の第
４の実施例を示す回路図、第８図はこの発明の第
５の実施例を示す回路図、第９図および第１０図
は従来の半導体集積回路を示す回路図およびタイ
ミングチヤートである。 １……入力パツド、２……入力保護回路、３…
…初段入力回路、４……内部回路、５……内部タ
イミング発生回路、６……制御回路、４０……出
力バツフア、NM１，NM２……Ｎチヤネル
MOSトランジスタ、Ｃ……キヤパシタ、Ｒ……
抵抗。
集積回路を示す回路図、第２図は第１図の半導体
集積回路の動作を説明するタイミングチヤート、
第３図はこの発明の第２の実施例を示す回路図、
第４図は第３図の回路の動作を説明するタイミン
グチヤート、第５図はこの発明の第３の実施例を
示す回路図、第６図は第５図の回路の動作を説明
するタイミングチヤート、第７図はこの発明の第
４の実施例を示す回路図、第８図はこの発明の第
５の実施例を示す回路図、第９図および第１０図
は従来の半導体集積回路を示す回路図およびタイ
ミングチヤートである。 １……入力パツド、２……入力保護回路、３…
…初段入力回路、４……内部回路、５……内部タ
イミング発生回路、６……制御回路、４０……出
力バツフア、NM１，NM２……Ｎチヤネル
MOSトランジスタ、Ｃ……キヤパシタ、Ｒ……
抵抗。
Claims (1)
- 【特許請求の範囲】 １ 外部から供給される入力信号のレベルに応じ
た信号を出力する入力回路と、 この入力回路の信号入力端と電源線との間に直
列に挿入されたスイツチング素子およびキヤパシ
タと、 前記入力回路の出力信号が供給される内部回路
と、 回路動作によつて電源ノイズが発生されている
期間中は制御信号を発生して前記スイツチング素
子を導通状態に制御し、他の期間は前記スイツチ
ング素子を非導通状態に制御する制御回路とを具
備することを特徴とする特許請求の範囲第１項記
載の半導体集積回路。 ２ 前記スイツチング素子はＮチヤネルMOSト
ランジスタであり、前記入力回路の信号入力端と
接地電位供給線との間にはそのMOSトランジス
タとキヤパシタが直列に挿入されていることを特
徴とする特許請求の範囲第１項記載の半導体集積
回路。 ３ 前記スイツチング素子はＰチヤネルMOSト
ランジスタであり、前記入力回路の信号入力端と
電源電位供給線との間にはそのMOSトランジス
タとキヤパシタが直列に挿入されていることを特
徴とする特許請求の範囲第１項記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276264A JPH01119983A (ja) | 1987-10-31 | 1987-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276264A JPH01119983A (ja) | 1987-10-31 | 1987-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119983A JPH01119983A (ja) | 1989-05-12 |
| JPH0563879B2 true JPH0563879B2 (ja) | 1993-09-13 |
Family
ID=17567013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276264A Granted JPH01119983A (ja) | 1987-10-31 | 1987-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119983A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7261121B2 (en) * | 2005-03-29 | 2007-08-28 | Norgren, Inc. | Expandable gas or fluid distribution system |
| JP6510380B2 (ja) * | 2015-10-08 | 2019-05-08 | エイブリック株式会社 | 不揮発性記憶装置 |
-
1987
- 1987-10-31 JP JP62276264A patent/JPH01119983A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01119983A (ja) | 1989-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |