JPS598112A - スライスレベル調整回路 - Google Patents
スライスレベル調整回路Info
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- JPS598112A JPS598112A JP11876182A JP11876182A JPS598112A JP S598112 A JPS598112 A JP S598112A JP 11876182 A JP11876182 A JP 11876182A JP 11876182 A JP11876182 A JP 11876182A JP S598112 A JPS598112 A JP S598112A
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- JP
- Japan
- Prior art keywords
- voltage
- terminal
- signal
- capacitor
- output
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)技術分野
本発明は、DAD(デジタル・オーディオ−デスク)シ
ステムに於いて、ディスクから読み出された高周波信号
(HF信号)から、その高周波信号の周期に基いた方形
波を作成する波形整形回路のスイッチングレベルの調整
に関する。
ステムに於いて、ディスクから読み出された高周波信号
(HF信号)から、その高周波信号の周期に基いた方形
波を作成する波形整形回路のスイッチングレベルの調整
に関する。
(−技術の背景
近年、DADシステムの開発が盛んに行われ、CD(コ
ンパクト・ディスク)方式と呼ばれる方式が提案されて
いる。CD方式では、ディスクに設けられたピットの長
さとピットの間隔によって、情報が記録され、その情報
は、線速度1.2m/sで回転しているディスクにレー
ザー光を当て、ピットによる反射の変化によりて、高周
波信号(HF信号)として得られる。ピットの長さ及び
ピットの間隔は、最小で0.83μmであり、この0.
83μmを3とすると、4.5.6・・・11 に相
当する9種類のピット長とビット間隔があり、これらが
組み合わされて記録されている。従って、ディスクから
読み出されるHF信号は、720.3 KHz〜196
.5KHzの周波数範囲に分布し、また、T” 4.3
2T−8μs とすると周期は、3T〜11Tとなる。
ンパクト・ディスク)方式と呼ばれる方式が提案されて
いる。CD方式では、ディスクに設けられたピットの長
さとピットの間隔によって、情報が記録され、その情報
は、線速度1.2m/sで回転しているディスクにレー
ザー光を当て、ピットによる反射の変化によりて、高周
波信号(HF信号)として得られる。ピットの長さ及び
ピットの間隔は、最小で0.83μmであり、この0.
83μmを3とすると、4.5.6・・・11 に相
当する9種類のピット長とビット間隔があり、これらが
組み合わされて記録されている。従って、ディスクから
読み出されるHF信号は、720.3 KHz〜196
.5KHzの周波数範囲に分布し、また、T” 4.3
2T−8μs とすると周期は、3T〜11Tとなる。
第1図(a)KHF信号の一例を示す。第1図(a)に
示された様なHF信号をゼロクロスで同期をとってシン
クロスコープで観測すると、第2図に示される様なアイ
パターンと呼ばれる波形が見もれる。そして、HF信号
をアイパターンの中心レベルで“’H“と“L”に分け
ることにより、第1図(b)に示される様な、周期3T
〜1.ITに対応する方形波が得られる。この方形波は
EFM(エイト・トウ・フォーティーン・モジュレーシ
ョン)信号と呼ばれ、デジタル的に変調された信号であ
る。
示された様なHF信号をゼロクロスで同期をとってシン
クロスコープで観測すると、第2図に示される様なアイ
パターンと呼ばれる波形が見もれる。そして、HF信号
をアイパターンの中心レベルで“’H“と“L”に分け
ることにより、第1図(b)に示される様な、周期3T
〜1.ITに対応する方形波が得られる。この方形波は
EFM(エイト・トウ・フォーティーン・モジュレーシ
ョン)信号と呼ばれ、デジタル的に変調された信号であ
る。
DADの再生に於いては、EFM信号をデジタル処理す
ることにより、量子化されたデジタル信号が取り出せる
のである。
ることにより、量子化されたデジタル信号が取り出せる
のである。
ところが、ディスクの製作上のバラツキにより、アイパ
ターンの中心レベルが必ず正確なスライスレベルとは限
らず、規格上、中心から全振巾に対して±20%の範囲
までのズレが許容されている。
ターンの中心レベルが必ず正確なスライスレベルとは限
らず、規格上、中心から全振巾に対して±20%の範囲
までのズレが許容されている。
従って、HF信号からEFM信号を作る場合には、スラ
イスレベルを自動的に調整しなければならなX、為。
イスレベルを自動的に調整しなければならなX、為。
(ハ)発明の目的
本発明は上述した点に鑑みて為されたものであり、正確
なスライスレベルで作られたEFM信号には、方式上の
特性として、゛1″レベルと“0“レベルとが均等な割
合で存在する、即ち、デユーティ比の平均が50%にな
っていることに着目し、E’FMCa号を積分回路で積
分し、その精分出力と基準電圧とを比較し、HF信号か
らEFM信号を作る波形整形回路のスライスレベルを設
定する制御電圧を作ることにより、常にEFM信号のデ
−ティ比の平均が50%になる様に自動的に調整する回
路を提供することを目的とする。
なスライスレベルで作られたEFM信号には、方式上の
特性として、゛1″レベルと“0“レベルとが均等な割
合で存在する、即ち、デユーティ比の平均が50%にな
っていることに着目し、E’FMCa号を積分回路で積
分し、その精分出力と基準電圧とを比較し、HF信号か
らEFM信号を作る波形整形回路のスライスレベルを設
定する制御電圧を作ることにより、常にEFM信号のデ
−ティ比の平均が50%になる様に自動的に調整する回
路を提供することを目的とする。
に)実施例の説明
第3図は1本発明の実施例を示す回路図であり、(1)
は入力端子INにディスクから読み出されたHF信号が
印加され、EFM信号を出力する波形整形回路、(2)
は波形整形回路(1)の出力、即ち、EFM信号を積分
する積分回路、(3)は積分出力と基準電圧■1 が印
加された増幅回路である。
は入力端子INにディスクから読み出されたHF信号が
印加され、EFM信号を出力する波形整形回路、(2)
は波形整形回路(1)の出力、即ち、EFM信号を積分
する積分回路、(3)は積分出力と基準電圧■1 が印
加された増幅回路である。
波形整形回路(1)は、コンデンサ(4)を介してHF
信号がゲートに印加されるF1シT(5)と、FするT
(5)のソースに接続された抵抗(6)の電圧が印加さ
れるC−MOSインバータ(7)と、C−MOSインバ
ータ(7)に縦続接続されたC−MOSインバータ(8
)(9)とから成り、F E T (5)の電源電圧は
+12V、C−MOSインバータ(7)(81(91の
電源電圧は+5■が用いられる。HF信号の入力レベル
は、2VRMSと大きくFET(5)はそのバッファと
して働き、抵抗(6)の両端に発生する電圧は、Ov〜
12Vの範囲であり、C−MOSインバータ(7)の入
力耐圧範囲内としている。また、F E T (5)の
ゲートには、抵抗顛を介して増幅回路(3)の出力電圧
が印加され、バイアスを決定している。従って、C−M
OSインバータ(7)に印加されるHF信号の電圧レベ
ルは、バイアス電圧が高くなると電源電圧方向にシフト
され、バイアス電圧が低くなると接地方向にシフトされ
る。一方、C−MOSインバータ(力のスレッショルド
電圧■1は、電源電圧+5■の半分、即ち、+ 2.5
Vで固定されているので、FET(5)のバイアスを
変えることにより、HF信号のスライスレベルが変わり
、EFM信号の反転する周期が変化する。C−MOSイ
ンバータ(7)の一段では、その立ち上り時及び立ち下
り時の波形が鈍いので、C−MOSインバータ(81(
9)を縦続接続することにより、波形を鋭くしている。
信号がゲートに印加されるF1シT(5)と、FするT
(5)のソースに接続された抵抗(6)の電圧が印加さ
れるC−MOSインバータ(7)と、C−MOSインバ
ータ(7)に縦続接続されたC−MOSインバータ(8
)(9)とから成り、F E T (5)の電源電圧は
+12V、C−MOSインバータ(7)(81(91の
電源電圧は+5■が用いられる。HF信号の入力レベル
は、2VRMSと大きくFET(5)はそのバッファと
して働き、抵抗(6)の両端に発生する電圧は、Ov〜
12Vの範囲であり、C−MOSインバータ(7)の入
力耐圧範囲内としている。また、F E T (5)の
ゲートには、抵抗顛を介して増幅回路(3)の出力電圧
が印加され、バイアスを決定している。従って、C−M
OSインバータ(7)に印加されるHF信号の電圧レベ
ルは、バイアス電圧が高くなると電源電圧方向にシフト
され、バイアス電圧が低くなると接地方向にシフトされ
る。一方、C−MOSインバータ(力のスレッショルド
電圧■1は、電源電圧+5■の半分、即ち、+ 2.5
Vで固定されているので、FET(5)のバイアスを
変えることにより、HF信号のスライスレベルが変わり
、EFM信号の反転する周期が変化する。C−MOSイ
ンバータ(7)の一段では、その立ち上り時及び立ち下
り時の波形が鈍いので、C−MOSインバータ(81(
9)を縦続接続することにより、波形を鋭くしている。
尚、縦続接続されるC−MOSインバータ(81(9)
の数を多くすると、伝達時間が長(なり好ましくない。
の数を多くすると、伝達時間が長(なり好ましくない。
本実施例の場合、伝達時間は、200n8程度であり、
全く問題ない。
全く問題ない。
C−MOSインバータ(9)から出力されるEFM信号
は、抵抗α0及びコンデンサ←りから成る積分回路に印
加される。EFM信号は、CD方式の特性上、正しいス
ライスレベルが設定されていれば、デユーティ比の平均
は50%になるものであり、この場合、積分回路(2)
のコンデンサ住zの端子には、+2.5Vの電圧が生じ
る。しかし、スライスレベルがずれると、EFM信号は
、1“レベルの期間が長くなるか、10″レベルの期間
が長くなる。この場合には、コンデンサa2の端子電圧
は、2.5V以上か、あるいは2.5V以下となる。
は、抵抗α0及びコンデンサ←りから成る積分回路に印
加される。EFM信号は、CD方式の特性上、正しいス
ライスレベルが設定されていれば、デユーティ比の平均
は50%になるものであり、この場合、積分回路(2)
のコンデンサ住zの端子には、+2.5Vの電圧が生じ
る。しかし、スライスレベルがずれると、EFM信号は
、1“レベルの期間が長くなるか、10″レベルの期間
が長くなる。この場合には、コンデンサa2の端子電圧
は、2.5V以上か、あるいは2.5V以下となる。
増幅回路(3)は、オペアンプαりと、オペアンプ03
)の一端子と出力端子とに接続された帰還抵抗圓と、出
力抵抗(+5)及びコンデンサQ6)とから成り、オペ
アンプ(13)の十端子には、コンデンサ(12の端子
電圧が印加され、一端子には基準電圧■f が印加され
ている。基準電圧■f は電圧+5■を可変抵抗器(1
7)で分割した電圧である。オペアンプ(131は基準
電圧■f とコンデンサ(16)の端子電圧との差に
相当する出力電圧を抵抗α9を介し゛Cゴンデンサ06
)に充電し、コンデンサα(へ)の端子電圧は抵抗Qf
flを介してPET(5)のゲートに印加される。
)の一端子と出力端子とに接続された帰還抵抗圓と、出
力抵抗(+5)及びコンデンサQ6)とから成り、オペ
アンプ(13)の十端子には、コンデンサ(12の端子
電圧が印加され、一端子には基準電圧■f が印加され
ている。基準電圧■f は電圧+5■を可変抵抗器(1
7)で分割した電圧である。オペアンプ(131は基準
電圧■f とコンデンサ(16)の端子電圧との差に
相当する出力電圧を抵抗α9を介し゛Cゴンデンサ06
)に充電し、コンデンサα(へ)の端子電圧は抵抗Qf
flを介してPET(5)のゲートに印加される。
第4図(a)はF E T (5)のソース電圧に生じ
るHF信号を示し、第4図(b)はC−M OSインバ
ータ(9)から出力されるEFM信号を示す波形図であ
る。
るHF信号を示し、第4図(b)はC−M OSインバ
ータ(9)から出力されるEFM信号を示す波形図であ
る。
る部分がクリップしている。
今、積分回路(2)のコンデンサ0りの端子電圧が2.
5V以上である場合、即ち、EFM信号の“1゛レベル
の期間が長い場合、オペアンプ(131の出力電圧は上
昇し、F E T (5)のバイアス電圧も上昇する。
5V以上である場合、即ち、EFM信号の“1゛レベル
の期間が長い場合、オペアンプ(131の出力電圧は上
昇し、F E T (5)のバイアス電圧も上昇する。
すると、第4図(a)に示されたHF信号は、電源電圧
方向にシフトするため、+2.5V以下になる期間が短
くなり、EFM信号の“1°゛レベルの期間が短くなっ
て、EFM信号のデユーティ比が50%電圧が2.5v
以下の場合、即ち、E l” M信号の“0゛レベルの
期間が長い場合は、オペアンプ0りの出力電圧は下降し
、F E T (5)のバイアス電圧も減少する。する
と、第4図(a)に示された波形は、接地電位方向にシ
フトし、2.5V以上となる期間が短(なり、第4図(
b)に示されたEFM信号の“0“レベルの期間が短く
なって、デー−ティ比の平均が50%となる所に落着き
、自動的に適正なスライスレベルが得られるのである。
方向にシフトするため、+2.5V以下になる期間が短
くなり、EFM信号の“1°゛レベルの期間が短くなっ
て、EFM信号のデユーティ比が50%電圧が2.5v
以下の場合、即ち、E l” M信号の“0゛レベルの
期間が長い場合は、オペアンプ0りの出力電圧は下降し
、F E T (5)のバイアス電圧も減少する。する
と、第4図(a)に示された波形は、接地電位方向にシ
フトし、2.5V以上となる期間が短(なり、第4図(
b)に示されたEFM信号の“0“レベルの期間が短く
なって、デー−ティ比の平均が50%となる所に落着き
、自動的に適正なスライスレベルが得られるのである。
(ホ)発明の効果
本発明によれば、EFM信号のデユーティ比が平均的に
50%となる様に、バイアス電圧を自動 ・調整する
ことにより、ディスクから読み出されたHF信号の適正
スライスレベルに120%のバラツキがある場合でも、
必ず、正確なEFM信号が得られるものであり、また、
回路的にも簡単な構成となるため、製作上及び価格上の
利点が生じる。
50%となる様に、バイアス電圧を自動 ・調整する
ことにより、ディスクから読み出されたHF信号の適正
スライスレベルに120%のバラツキがある場合でも、
必ず、正確なEFM信号が得られるものであり、また、
回路的にも簡単な構成となるため、製作上及び価格上の
利点が生じる。
第1図(a)はディスクから読み出されたH F信号の
波形図、第1図(b)はEFM信号を示す波形図、第2
図はアイパターンを示す波形図、第3図は本発明の実施
例を示す回路図、第4図(a)及び(b)は第3図に示
された回路の波形図である。 主な図番の説明 (1)・・・波形整形回路、(2)・・・積分回路、(
3)・・・増幅回路。
波形図、第1図(b)はEFM信号を示す波形図、第2
図はアイパターンを示す波形図、第3図は本発明の実施
例を示す回路図、第4図(a)及び(b)は第3図に示
された回路の波形図である。 主な図番の説明 (1)・・・波形整形回路、(2)・・・積分回路、(
3)・・・増幅回路。
Claims (1)
- 1、ディスクから読み出された高周波信号を入力し、該
高周波信号の所定レベルで反転する方形波を出力する波
形整形回路と、前記方形波出力を入力する積分回路と、
該積分回路の出力及び基準電圧とが印加された増幅器と
を備え、該増幅器の出力を前記波形整形回路のスライス
レベルを設定する制御電圧として印加し、前記方形波出
力のデー−ティが平均的に50%となる様にスライスレ
ベルを設定することを特徴とするスライスレベル調整回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11876182A JPS598112A (ja) | 1982-07-06 | 1982-07-06 | スライスレベル調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11876182A JPS598112A (ja) | 1982-07-06 | 1982-07-06 | スライスレベル調整回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS598112A true JPS598112A (ja) | 1984-01-17 |
Family
ID=14744401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11876182A Pending JPS598112A (ja) | 1982-07-06 | 1982-07-06 | スライスレベル調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS598112A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6135484U (ja) * | 1984-07-31 | 1986-03-04 | 日本電気ホームエレクトロニクス株式会社 | 単板式カラ−ビデオカメラ |
JPS637874U (ja) * | 1986-06-30 | 1988-01-19 | ||
JPH01107374A (ja) * | 1987-10-21 | 1989-04-25 | Teac Corp | 2次歪除去回路 |
EP0398751A2 (en) * | 1989-05-18 | 1990-11-22 | Compaq Computer Corporation | Negative feedback circuit to control the duty cycle of a logic system clock |
EP1587214A2 (de) | 2004-04-08 | 2005-10-19 | Infineon Technologies AG | Schaltungsanordnung zur Regelung eines Parameters eines elektrischen Signals |
WO2007104534A1 (de) * | 2006-03-13 | 2007-09-20 | Austriamicrosystems Ag | Schaltungsanordnung und verfahren zum bereitstellen eines taktsignals mit einem einstellbaren tastverhältnis |
JP2012510238A (ja) * | 2008-11-25 | 2012-04-26 | クゥアルコム・インコーポレイテッド | 局部発振器信号のためのデューティサイクル調整 |
DE112010005302T5 (de) | 2010-02-23 | 2012-12-20 | Mitsubishi Electric Corporation | Digitalisierungsschaltung zur Verarbeitung eines Erfassungssignals |
US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5778611A (en) * | 1980-10-31 | 1982-05-17 | Matsushita Electric Ind Co Ltd | Digital signal reproducing method |
-
1982
- 1982-07-06 JP JP11876182A patent/JPS598112A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5778611A (en) * | 1980-10-31 | 1982-05-17 | Matsushita Electric Ind Co Ltd | Digital signal reproducing method |
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6135484U (ja) * | 1984-07-31 | 1986-03-04 | 日本電気ホームエレクトロニクス株式会社 | 単板式カラ−ビデオカメラ |
JPH0424700Y2 (ja) * | 1984-07-31 | 1992-06-11 | ||
JPS637874U (ja) * | 1986-06-30 | 1988-01-19 | ||
JPH01107374A (ja) * | 1987-10-21 | 1989-04-25 | Teac Corp | 2次歪除去回路 |
JPH0787011B2 (ja) * | 1987-10-21 | 1995-09-20 | ティアツク株式会社 | 2次歪除去回路 |
EP0398751A2 (en) * | 1989-05-18 | 1990-11-22 | Compaq Computer Corporation | Negative feedback circuit to control the duty cycle of a logic system clock |
EP1587214A3 (de) * | 2004-04-08 | 2008-02-06 | Infineon Technologies AG | Schaltungsanordnung zur Regelung eines Parameters eines elektrischen Signals |
EP1587214A2 (de) | 2004-04-08 | 2005-10-19 | Infineon Technologies AG | Schaltungsanordnung zur Regelung eines Parameters eines elektrischen Signals |
WO2007104534A1 (de) * | 2006-03-13 | 2007-09-20 | Austriamicrosystems Ag | Schaltungsanordnung und verfahren zum bereitstellen eines taktsignals mit einem einstellbaren tastverhältnis |
US7786777B2 (en) | 2006-03-13 | 2010-08-31 | Austriamicrosystems Ag | Circuit arrangement and method for the provision of a clock signal with an adjustable duty cycle |
DE102006011448B4 (de) * | 2006-03-13 | 2013-08-01 | Austriamicrosystems Ag | Schaltungsanordnung und Verfahren zum Bereitstellen eines Taktsignals mit einem einstellbaren Tastverhältnis |
US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
JP2012510238A (ja) * | 2008-11-25 | 2012-04-26 | クゥアルコム・インコーポレイテッド | 局部発振器信号のためのデューティサイクル調整 |
US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
DE112010005302T5 (de) | 2010-02-23 | 2012-12-20 | Mitsubishi Electric Corporation | Digitalisierungsschaltung zur Verarbeitung eines Erfassungssignals |
DE112010005302B4 (de) * | 2010-02-23 | 2014-10-09 | Mitsubishi Electric Corporation | Digitalisierungsschaltung zur Verarbeitung eines Erfassungssignals |
US9091566B2 (en) | 2010-02-23 | 2015-07-28 | Mitsubishi Electric Corporation | Binarization circuit for binarizing detection signal representing rotation or movement of object |
US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
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