JP5502984B2 - 共通ゲート共通ソース増幅器 - Google Patents

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Description

本開示は、集積回路(IC)設計に関わり、より詳細には、共通ゲート共通ソース増幅器を設計するための技術に関する。
トランジスタ増幅器設計において、一般に使用される二つの回路トポロジーは、共通ゲート増幅器および共通ソース増幅器である。共通ゲート増幅器および共通ソース増幅器は、例えば、無線周波数集積回路（radio-frequency integrated cir）（RFIC’s）のための低ノイズ増幅器（LNA’s）の設計に用いられ得る。典型的なＬＮＡ設計においては、共通ソース増幅器は優れたノイズ特性の利点を提供しうるが、入力マッチングレンジが狭いという欠点を伴う。共通ソースは、これに反して、ロバストな入力マッチングの利点を提供しうるが、高雑音指数（noise figure）(FN)を伴う。
単一の増幅器設計内に共通ゲート増幅器および共通ソース増幅器を統合する従来技術は存在する。例えば、Blaakmeer, et al., “Wideband Balun-LNA With Simultaneous Output Balancing, Noise-Canceling and Distortion-Canceling,” IEEE Journal of Solid-State Circuits, Vol. 43, No.6, June 2008, pp 1341-1350を参照されたい。例えば、このような増幅器（amplifiers）の雑音指数を従来技術で利用可能なものよりも低減するために、このように統合された共通ゲート増幅器および共通ソース増幅器の特性を改善することが望まれる。
図１は、本開示に従う共通ゲート共通ソース増幅器の典型的な実施形態を示す。 図２は、図１に示された増幅器の典型的な実施形態を示す。 図２Ａは、共通ゲート共通ソース増幅器の動作中に現れる信号電圧を示す。 図２Ｂは、共通ゲート共通ソース増幅器の動作中に現れる信号電流を示す。 図３は、本開示に従う代替の典型的な実施形態の異なるブロックを示す。 図４は、本開示の典型的な実施形態を示しており、ここにおいては、ブロックの多重インスタンス（multiple instances）が電圧ＶCGおよびＶcsに結合されている。 図５は、本開示に従う方法の典型的な実施形態を示す。 図６は、本開示の技術が実装され得る無線通信デバイスの設計のブロック図を示す。
添付図面に関連して以下に説明される詳細な説明は、本発明の典型的な実施形態の記述を意図しており、本発明を実施できる唯一の実施形態を示すことは意図してない。本記載の至る所で用いられる用語“典型的な（exemplary）”は、“例（example）、事例（instance）または例証（illustration）の働きをすること”を意味するために使用され、そして、必ずしも他の実施形態よりも好ましいまたは有利であるとは解釈されるべきではない。詳細な説明は、本発明の典型的な実施形態の徹底的な理解を提供することを目的とする具体的な詳細を含む。これらの具体的な説明がなくても当業者であれば発明の典型的な実施形態は実施できることは明らかであろう。いくつかの事例では、周知の構造およびデバイスは、ここに提示された典型的な実施形態の新規性が不明瞭になることを避けるために、ブロック図の形式で示されている。
図１は、本開示に従う共通ゲート共通ソース増幅器１００の典型的な実施形態を示す。図１において、入力電圧Ｖinは、ノード１（添付図面においてラベル付けされたノードは対応する丸数字で表現されている）にＡＣ結合される。ノード１は、共通ゲート増幅器（common-gage amplifier）１１０および共通ソース増幅器１２０の両方の入力に結合されている。共通ゲート増幅器１１０は、共通ゲート出力電圧（common-gate output voltage）ＶCGをノード２にて発生し、そして、共通ソース増幅器１２０は、共通ソース出力電圧ＶCSをノード３にて発生する。ＶCGおよびＶCSは差分ブロック（difference block）１３０の入力に結合され、それはＶCGとＶCSとの間の差の電圧をシングルエンド出力電圧（single-ended output voltage）ＶOUTに変換する。
図２は、図１に示された増幅器１００の典型的な実施形態１００．１を示す。図２において、入力電圧ＶINは、カップリング・キャパシタＣ１を介してノード１にＡＣ結合されている。ノード１は、同時に、共通ゲート増幅器１１０の典型的なインスタンス１１０．１に結合され、そして、共通ソース増幅器１２０の典型的なインスタンス１２０．１に結合される。
共通ゲート増幅器１１０．１は、電圧ＶＢによってバイアスされたトランジスタＭ１を含む。Ｍ１のソースは、ノード１に結合され、そしてさらに、ソースインピーダンスＺSに結合されている。Ｍ１のドレインは、ノード２に結合され、そしてさらに、負荷インピーダンスＺLに結合されている。電流源Ｉnは、Ｍ１のドレインとソースとの間に結合されて示されている。典型的な実施形態において、電流源Ｉnは、トランジスタＭ１からのチャネル電流雑音寄与を現していても構わない。共通ゲート増幅器１１０．１は、ノード１での共通ゲート入力電圧に関連した共通ゲート出力電圧ＶCGをノード２にて発生し、それは増幅器入力電圧ＶINからドライブされる。
当業者は、共通ソース増幅器の典型的な実施形態において、ソースインピーダンスＺSが抵抗、または、インダクタンス、または、電流源出力などを含み得ることはわかるであろう。さらに、負荷インピーダンスＺLは、インダクタンス、または、抵抗、または、その他の負荷要素を含み得る。このような典型的な実施形態は本開示の範囲内であると考える。
図２にさらに示されるように、共通ソース増幅器１２０．１は、相補形トランジスタＭ２およびＭ３を含む。なお、この明細書および特許請求の範囲において、用語“相補形”は、Ｐ型トランジスタとＮ型トランジスタとの間の関係を言及し得る。例えば、ＮＭＯＳトランジスタの相補形トランジスタはＰＭＯＳトランジスタであり得り、逆もまた同様である。
共通ソース増幅器１２０．１において、ノード１での信号電圧は、カップリング・キャパシタＣ２およびＣ３を介してそれぞれＭ２およびＭ３のゲートにＡＣ結合される。共通ソース増幅器１２０．１は、ノード１での共通ソース入力電圧に関連した共通ソース出力電圧ＶCSをノード３にて発生する。
なお、図１には、Ｍ２およびＭ３のＤＣバイアスは明示的には示されていないが、当業者であれば容易に導き出せるであろう。
当業者は、代替の典型的な実施形態において、共通ソース増幅器は、図２に示されたのとは異なる構成を持ち得ることはわかるであろう。例えば、共通ソース増幅器１２０．１の相補形トランジスタＭ２およびＭ３の一方を省略し、そして、抵抗やインダクタンスなどの受動負荷に置き換えても構わない。さらに、共通ソース増幅器内にソース変性（source degeneration）（不図示）を組み入れても構わない。代替の典型的な実施形態（不図示）において、共通ソース増幅器の出力はさらに、例えば共通ソース増幅器の出力を緩衝するために、カスコードトランジスタに結合されても構わない。このような典型的な実施形態は本開示の範囲内であると考える。
図２Ａおよび図２Ｂは、１００．１などの共通ソース増幅器の動作中に現れる信号電流および信号電圧を示す。なお、図２Ａおよび図２Ｂ中の信号は例示を目的として示しているだけ、本開示の範囲は何ら特定の描かれた信号波形に限定されることは意味していない。
図２Ａにおいて、入力電圧ＶINの例示的なインスタンスＶIN *は、時間（ｔ）に対してプロットされた信号２１０である。
信号２１０に起因するノード１での電圧摂動（voltage perturbation）は、信号２１０．１として示されている。図２に示されるように、ノード１での電圧はカップリング・キャパシタＣ１を介して直接的に入力電圧ＶINにＡＣ結合されているので、信号２１０．１は信号２１０と同じ極性を有する。
信号２１０．１に起因するノード２での電圧摂動は、信号２１０．２として示されている。信号２１０．２は信号２１０．１と同じ極性を有する。これは、共通ゲート増幅器１１０．１が非反転増幅器であり、そしてそれ故に、共通ゲート入力ノード１での電圧が共通ゲート出力ノード２での電圧と同じ極性を有するからである。
信号２１０．１に起因するノード３での電圧摂動は、信号２１０．３として示されている。信号２１０．３は信号２１０．１と逆の極性を有する。これは、共通ソース増幅器１２０．１が反転転増幅器であり、そしてそれ故に、共通ソース入力ノード１での電圧が共通ソース出力ノード３での電圧と逆の極性を有するからである。
図２から分かるように、信号２１０に起因するノード２およびノード３での電圧摂動は、互いに異なる極性を有する。
次に、信号２２０としての電流源Ｉnからの電流の例証のインスタンスＶn *を示している図２Ｂを参照する。
信号２２０に起因するノード１での電圧摂動は、信号２２０．１として示されている。電流源Ｉnからの電流はソースインピーダンスＺSを介してグランドに流れるので、信号２２０．１は信号２２０と同じ極性を有する。
信号２２０に起因するノード２での電圧摂動は、信号２２０．２として示されている。電流源Ｉnからの電流は負荷インピーダンスＺLを介してＶＤＤから調達される（sourced）ので、信号２２０．２は信号２２０とは逆の極性を有する。
信号２２０に起因するノード３での電圧摂動は、信号２２０．３として示されている。共通ソース増幅器１２０．１が反転転増幅器であり、そしてそれ故に、共通ソース入力ノード１での電圧が共通ソース出力ノード３での電圧と逆の極性を有するので、信号２２０．３は信号２２０．１とは逆の極性を有する。
図２Ｂから分かるように、信号２２０に起因するノード２およびノード３での電圧摂動は同じ極性を有する。
前記述に基づき、ノード２での電圧ＶCGとノード３での電圧ＶCSとの間に適切に差を発生することにより、信号入力電圧ＶINに起因する電圧摂動は補強され得るが、雑音電流源Ｉnに起因する電圧摂動はキャンセルされ得ることがわかるであろう。
再び図２を参酌すると、差分ブロック１３０の例示的なインスタンス１３０．１は、電圧ＶCGと電圧ＶCSとの差に比例したシングルエンド出力電圧Ｖoutを発生するために示されている。差分ブロック１３０．１は、ソースインピーダンスＺS1およびＺS2に加えて、ＰＭＯＳトランジスタＭ４に結合されたＮＭＯＳトランジスタＭ５を含む。なお、Ｍ４およびＭ５のＤＣバイアス細部は明示的には示されていないが、当業者であれば容易に導き出せるであろう。
差分ブロック１３０．１において、ノード２での電圧ＶCGは、カップリング・キャパシタＣ６を介してＮＭＯＳトランジスタＭ５のゲートにＡＣ結合され、一方で、ノード３での電圧ＶCSは、カップリング・キャパシタＣ７を介してＭ５のソースにＡＣ結合される。ＭＯＳトランジスタ動作に従って、Ｍ５は、Ｍ５のゲート−ソース電圧（ＶCS）に比例するドレイン電流ＩDS（図２ではラベル付けされていない）を発生する。したがって、ＩDS、加えて出力電圧Ｖoutは、電圧ＶCGと電圧ＶCSとの電圧差に比例する。
示された差分ブロックの典型的な実施形態１３０．１において、供給電圧ＶＤＤとトランジスタＭ５のドレインとの間に直列に結合された、ＰＭＯＳトランジスタＭ４もまた提供されている。Ｍ４は、Ｍ５に対して説明したのと同様の仕方で、カップリング・キャパシタＣ４を介してＭ４のゲートにＡＣ結合された電圧ＶCG、および、カップリング・キャパシタＣ５を介してＭ４のソースにＡＣ結合された電圧ＶCSを伴って機能する。ＰＭＯＳトランジスタＭ４の提供は、電圧ＶCGと電圧ＶCSとの差に比例しているわけなので、ドレイン電流ＩDSおよび出力電圧Ｖoutをさらに補強する。
差分ブロック１３０．１内にＰＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ５の両方を提供することは、差分ブロック１３０．１の利得を有利に増進させると理解され、そして従って、増幅器１００．１の利得は、トランジスタ（複）の一つ単独だけを提供することで可能であることよりも超える。さらに、トランジスタＭ４およびＭ５の両方が同じＤＣバイス電流を共有してもよく、このようにして差分ブロック１３０による付加的な電流消費を最小化する。しかしながら、当業者であれば、代替の典型的な実施形態（不図示）において、トランジスタＭ４およびＭ５の一方は省略しても構わないこと分かるであろう。このような典型的な実施形態は本開示の範囲内であると考える。
代替の典型的な実施形態（不図示）において、電圧ＶCGと電圧ＶCSとの差に比例したドレイン電流ＩDSを発生するために、ＶCGおよびＶCSのトランジスタＭ４および／またはＭ５への結合は逆にしても構わなく、例えば、ＶCGはトランジスタＭ４およびＭ５のソースに結合され、そして、ＶCSはトランジスタＭ４およびＭ５のゲートに接続されても構わない。このような典型的な実施形態は本開示の範囲内であると考える。
図３は、本開示に従う代替の典型的な実施形態の異なるブロック１３０．２を示す。
図３には、差動トランジスタ対Ｍ６およびＭ７を含む差動増幅器３１０が示されている。Ｍ６およびＭ７のゲートは、それぞれ、カップリング・キャパシタＣ８およびＣ９を介して、共通ゲート共通ソース増幅器１００のノード２および３からの電圧ＶCGおよびＶCSにＡＣ結合される。負荷インピーダンスＺL1およびＺL2は、前記トランジスタ対のドレインに結合されている。当業者であれば、電圧ＶCGおよびＶCS間の差は、前記差動対（differential pair）の二つの枝（branches）の一つに向けられるテール電流源（tail current source）ＩSからの電流を引き起こし、そして従って、前記トランジスタ対のドレインにて対応する差動電圧（differential voltage）ＶDIFFが発生することがわかるであろう。差動電圧ＶDIFFは、シングルエンド出力電圧Ｖoutを発生するために、差動・シングルエンド変換（differential-to-single-ended conversion）ブロック３２０に結合されている。典型的な実施形態（不図示）において、当該技術分野において知られている差動・シングルエンド変換ブロックのための如何なる回路アーキティクチャが差動・シングルエンド変換ブロック３２０に採用されても構わない。
図４は、本開示の典型的な実施形態４００を示しており、ここにおいては、差分ブロック１３０の多重インスタンス（multiple instances）１３０Ｉおよび１３０Ｑが電圧ＶCGおよびＶcsに結合されている。本開示の典型的な実施形態において、差分ブロック１３０Ｉおよび１３０Ｑは、それぞれ、例えば、通信受信機内の直交（例えば、ＩおよびＱ）ダウンコンバータミキサ（不図示）に適用され得る、重複出力電圧（duplicate output voltages）ＶOUTIおよびＶOUTQを有利に発生する。差分ブロック１３０Ｉおよび１３０Ｑは従ってまた、本開示の典型的な実施形態のＬＮＡの出力を受信回路の残り部分から分離するバッファとして機能する。
図５は、本開示に従う方法５００の例示的な実施形態を示す。なお、図５に示された方法は例証を目的として示しているだけ、本開示の範囲は何ら特定の示された方法限定されることは意味していない。
図５において、ブロック５１０では、共通ゲート出力電圧を発生するために、共通ゲート増幅器を用いて入力電圧が増幅される。典型的な実施形態において、入力電圧は電圧ＶINでもよく、共通ゲート増幅器は典型的な共通ゲート増幅器１１０．１でもよく、そして、共通ゲート出力電圧は図２に示したＶCGでもよい。
ブロック５２０では、共通ソース出力電圧を発生するために、共通ソース増幅器を用いて入力電圧が増幅される。典型的な実施形態において、入力電圧は電圧ＶINでもよく、共通ソース増幅器は典型的な共通ゲート増幅器１２０．１でもよく、そして、共通ソース出力電圧は図２に示したＶCSでもよい。
ブロック５３０では、シングルエンド出力電圧を生成するために、差分ブロックを用いて共通ゲート出力電圧と共通ソース出力電圧との差を発生してもよい。典型的な実施形態において、差分ブロックは差分ブロック１３０．１または１３０．２でもよく、そして、シングルエンド出力電圧は図２に示したＶOUTでもよい。
図６は、本開示の技術が実装され得る無線通信デバイス６００の設計のブロック図を示す。図６に示された設計において、無線デバイスは６００は、送受信機６２０と、データおよびプログラムコードを記憶するためのメモリ６１２を有するデータプロセッサ６１０とを含む。送受信機６２０は、双方向通信をサポートする送信機６３０および受信機６５０を含む。一般に、無線デバイス６００は、任意の数の通信システムおよび周波素バンドのために、任意の数の送信機６３０および任意の数の受信機を含み得る。
送信機または受信機は、スーパーヘテロダインアーキティクチャまたは直接変換アーキティクチャで実装される。スーパーヘテロダインアーキティクチャにおいては、受信機のために、信号は、無線周波数（ＲＦ）とベースバンドとの間で、複数のステージ、例えば、一つのステージにてＲＦから中間周波数（ＩＦ）にへと、そして次に、別のステージにてＩＦからベースバンドにへと周波数変換される。直接変換アーキティクチャにおいては、信号は、一つのステージにてＲＦからベースバンドにへと周波数変換される。スーパーヘテロダインアーキティクチャおよび直接変換アーキティクチャは、異なる回路ブロックを用いても、および／または、異なる要件を有していても構わない。図６に示された設計においては、送信機６３０および受信機６５０は直接変換アーキティクチャで実装されている。
送信パスにおいて、データプロセッサ６１０は、送信されるデータを処理し、そして、送信機６３０にＩおよびＱアナログ出力信号を提供する。送信機６３０内では、先のデジタル・アナログ変換でもたらされた望ましくないイメージを助教するために、ローパスフィルタ６３２ａおよび６３２ｂは、それぞれ、ＩおよびＱアナログ出力信号をフィルタする。増幅器（Ａｍｐ）６３４ａおよび６３４ｂは、それぞれ、ローパスフィルタ６３２ａおよび６３２ｂからの信号を増幅し、そして、ＩおよびＱベースバンド信号を提供する。アップコンバータ６４０は、ＴＸ ＬＯ信号発生器６７０からのＩおよびＱ送信（ＴＸ）ローカル発信（ＬＯ）信号を用いて、ＩおよびＱベースバンド信号をアップコンバートし、そして、アップコンバートされた信号を提供する。フィルタ６４２は、受信周波数バンド内の雑音だけでなく、周波数アップコンバージョンでもたらされた望ましくないイメージを除去するために、アップコンバートされた信号をフィルタする。パワー増幅器（ＰＡ）６４４は、所望の出力パワーレベルを得るために、フィルタ６４２からの信号を増幅し、そして、送信ＲＦ信号を提供する。送信ＲＦ信号は、送受切換え器（duplexer）またはスイッチ６４６を介して送られ、そして、アンテナ６４８を介して送信される。
受信パンにおいて、アンテナ６４８は、基地局から送信された信号を受信し、そして、送受切換え器またはスイッチ６４６を介して送られ、そして、低雑音増幅器（ＬＮＡ）６５２に提供される、受信信号を提供する。所望のＲＦ入力信号を得るために、受信ＲＦ信号は、ＬＮＡ６５２によって増幅され、そして、フィルタ６５４によってフィルタされる。ダウンコンバータ６６０は、ＲＸ ＬＯ信号発生器６８０からのＩおよびＱ受信（ＲＸ）ＬＯ信号を用いて、ＲＦ入力信号をダウンコンバータし、そして、ＩおよびＱベースバンド信号を提供する。データプロセッサ６１０に提供されるＩおよびＱアナログ入力信号を得るために、ＩおよびＱベースバンド信号は、増幅器６６２ａおよび６６２ｂによって増幅され、そして、さらにローバスフィルタ６６４ａおよび６６４ｂによってフィルタされる。
典型的な実施形態において、本開示の技術は、設計に、例えば、無線通信デバイス６００内のＬＮＡ６５２の設計に、容易に適用され得る。例えば、図４に示された回路４００は、示された受信機の直交ダウンコンバージョン枝（quadrature downconversion branches）による処理のための、受信ＲＦ信号の重複バージョン（duplicate versions）を発生するために用いられても構わないが、ＬＮＡ６５２自身は、図２を参照して説明した共通ゲート共通ソース技術を採用する。このような典型的な実施形態は本開示の範囲内であると考える。
ＴＸ ＬＯ信号発生器６７０は、周波数アップコンバージョンに用いられるＩおよびＱＴＸ ＬＯ信号を発生する。ＲＸ ＬＯ信号発生器６８０は、周波数ダウンコンバージョンに用いられるＩおよびＱＲＸ ＬＯ信号を発生する。各ＬＯ信号は特定の基本周波数を伴う周期的信号である。ＰＬＬ６７２は、データプロセッサ６１０からタイミング情報を受け取り、そして、ＬＯ信号発生器６７０からのＴＸ ＬＯ信号の周波数および／または位相を調整するために用いられる、制御信号を発生する。同様に、ＰＬＬ６８２は、データプロセッサ６１０からタイミング情報を受け取り、そして、ＬＯ信号発生器６８０からのＲＸ ＬＯ信号の周波数および／または位相を調整するために用いられる、制御信号を発生する。
図６は、送受信機設計の例を示す。一般に、送信機および受信機内の信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータなどの一つまたは複数のステージによって行われる。これらの回路ブロックは図６に示されたのとは異なる構成（configuration）に配置されても構わない。さらに、送信機および受信機内の信号を調整するために、図６に示されていない他の回路ブロックもまた用いられても構わない。図６中のいくつかの回路ブロックもまた省略し得る。送受信機６２０の全てもまたは一部は、一つまたは複数のアナログ集積回路（ＩＣ’ｓ）、ＲＦ ＩＣｓ（ＲＦＩＣ’ｓ）、ミックス信号（mixed-signal）ＩＣ’ｓなど上で実装され得る。
ＬＯ信号発生器６７０および６８０は、各々、クロック信号を受け取り、そして、分割出力信号を提供する周波数分割器を含んでも構わない。クロック信号は、電圧制御発信器（ＶＣＯ）または何か別タイプの発信器によって、発生されても構わない。クロック信号はまたＶＣＯ信号、発信信号などとして参照されても構わない。
所定の機能を実行するための一つまたは複数のＮＭＯＳまたはＰＭＯＳトランジスタを例えば用いて本開示の特定の典型的な実施形態は示されてきたが、当業者であれば、これらのトランジスタの相補的なバージョンを用いた代替の典型的な実施形態は、本開示内において明らかになった原理に照らして容易に導出できることは分かるであろう。例えば、当業者であれば容易に導出できる適切な変更によって、どんなＮＭＯＳトランジスタが示されようが、ＰＭＯＳトランジスタもまた一般には採用することが可能であり、逆も同様である。このような代替の典型的な実施形態は本開示の範囲内であると考える。
当業者であれば、本開示の典型的な実施形態はＭＯＳトランジスタ（つまり、ＭＯＳＦＥＴ）を参照して説明されてきたが、本開示の技術は、ＭＯＳＦＥＴベースの設計に限定される必要はなく、バイポーラ接合トランジスタ（つまりＢＪＴ）および／または他の三端子相互コンダクタンスデバイス（three-terminal transconductance devices）を採用した代替の典型的な実施形態（不図示）にも容易に適用できることもまた分かるであろう。例えば、典型的な実施形態（不図示）において、記載された如何なる増幅器は、ＢＪＴのコレクタ、ベースおよびエミッタが、それぞれ、示されたＭＯＳＦＥＴのドレイン、ゲートおよびソースに対して示されたように結合されることで、ＭＯＳＦＥＴよりもむしろＢＪＴを利用することが可能である。さらに、特に断りのない限り、この明細書および特許請求の範囲において、用語“ドレイン”、“ゲート”および“ソース”は、ＭＯＳＦＥＴに関連したこれらの用語の従来の意味、および、ＢＪＴなどの他の三端子相互コンダクタンスデバイスの対応するノード（nodes）の両方を含む。
この明細書および特許請求の範囲において、要素が他の要素“に接続され（connected to）”または“に結合され（coupled to）”と記載されているとき、他の要素に直接的に接続されまたは結合されることができ、または、介在する要素が存在しても構わないことは理解されるであろう。その一方、要素が他の要素“に直接的に接続され”または“に直接的に結合され”と記載されているとき、介在する要素は存在しない。
情報および信号は、種々の異なる技術や手法の任意のものを用いて表され得ることが、当業者に理解されるだろう。例えば、上記記載を全体にわたって言及されるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁界粒子、光場または光粒子、またはこれらを組み合わせたものによって表され得る。
当業者には、本明細書に開示された例に関連して説明された種々の例示的な論理ブロック、モジュール、回路およびアルゴリズムステップは、電子的なハードウェア、コンピュータソフトウェアまたはこれらの組み合わせとして実装され得ることが、さらに理解されるだろう。ハードウェアとソフトウェアとの互換性を明確に示すために、種々の例示的な要素、ブロック、モジュール、回路、およびステップは、全般的にそれらの機能性の観点から、上記では説明してきた。そのような機能性がハードウェアで実装されるかソフトウェアで実装されるかは、個々のアプリケーションおよび全体のシステムに課せられた設計の制約に依存する。当業者は、上記の機能性を、各個別のアプリケーションにつき種々の方法で実装し得るが、そのような実装の決定は、開示された例示的な実施形態の範囲からの逸脱を生じさせないものとして解釈されるべきでは無い。
本明細書内に開示された典型的な実施形態に関連して述べられた種々の例示的な論理ブロック、モジュールおよび回路は、本明細書で述べられた機能を実行するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイシグナル（ＦＰＧＡ）、またはその他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェア部品、またはこれらを組み合わせたものによって、実装または実行され得る。汎用プロセッサは、マイクロプロセッサであっても良いが、代わりにプロセッサは従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであっても良い。プロセッサはまた、コンピューティングデバイスを組み合わせたものとして実装されてもよく、例えば、ＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと接続された一つ以上のマイクロプロセッサ、またはその他のそのような構成を組み合わせたものである。
本明細書に開示された典型的な実施形態に関連して述べられた方法またはアルゴリズムのステップは、ハードウェア、プロセシングによって実行されるソフトウェアモジュール、またはこれら２つを組み合わせたものによって、直接的に具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、消去可能なプログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能なプログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが、記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるようにプロセッサに結合されている。代替法では、記憶媒体は、プロセッサと一体であってよい。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在してもよい。ＡＳＩＣは、ユーザ端末内に存在してもよい。代替法では、プロセッサおよび記憶媒体は、ユーザ端末内でディスクリートコンポーネントとして存在してもよい。
１つまたは複数の例示の実施形態においては、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの適切な任意の組合せの形で実施され得る。ソフトウェアの形でインプリメントされる場合、それらの機能は、コンピュータ読取り可能媒体上に１つまたは複数の命令またはコードとして記憶され、あるいはその上で送信され得る。コンピュータ読取り可能媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含めて、コンピュータストレージ媒体と、通信媒体との両方を含んでいる。ストレージ媒体は、コンピュータによってアクセスされることができる任意の利用可能な媒体とすることができる。例として、限定するものではないが、そのようなコンピュータストレージ媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、もしくは命令またはデータ構造の形態で望ましいプログラムコードを搬送し、または記憶するために使用されることができ、そしてコンピュータによってアクセスされることができる他の任意の媒体、を備えることができる。また、いかなる接続（connection）もコンピュータ読取り可能媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア(twisted pair)、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、そのときには同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、マイクロ波などのワイヤレス技術は、媒体の定義の中に含まれる。ここにおいて使用されるようなディスク(Disk)およびディスク(disc)は、コンパクトディスク(compact disc)（ＣＤ）、レーザーディスク（登録商標）(laser disc)、光ディスク(optical disc)、デジタル多用途ディスク(digital versatile disc)（ＤＶＤ）、フロッピー（登録商標）ディスク(floppy（登録商標） disk)、およびブルーレイディスク(blu-ray disc)を含み、ここでディスク(disks)は通常、データを磁気的に再生するが、ディスク(discs)は、レーザを用いて光学的にデータを再生する。上記の組合せもまた、コンピュータ読取り可能媒体の範囲内に含められるべきである。
開示された例示的な実施形態の先の説明は、任意の当業者が本発明を作るかまたは使用することを可能にするために提供されている。これらの例示的な実施形態に対する種々の変更が、当業者に容易に明らかになることになり、そして、本明細書で規定される一般的な原理が、本発明の趣旨または範囲から逸脱することなく、他の実施形態に適用されてもよい。したがって、本発明は、本明細書で示す典型的な実施形態に限定されることを意図されるのではなく、添付特許請求の範囲によって規定される原理および新規な特徴に矛盾しない、考えられる最も広い範囲に一致することを意図される。
［付記１］
シングルエンド出力電圧を生成するために入力電圧を増幅するための方法であって、
共通ゲート出力電圧を発生するために共通ゲート増幅器を用いて前記入力電圧を増幅すること；
共通ソース出力電圧を発生するために共通ソース増幅器を用いて前記入力電圧を増幅すること；および
前記シングルエンド出力電圧を生成するために差分ブロックを用いて前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生すること
を具備してなる方法。
［付記２］
付記１の方法において、前記差を発生することは、
前記共通ゲート出力電圧を第１の差動トランジスタの前記ゲートに結合させること；および
前記共通ソース出力電圧を前記第１の差動トランジスタの前記ソースに結合することを具備してなり、
前記シングルエンド出力電圧は前記第１の差動トランジスタの前記ドレインに結合される。
［付記３］
付記２の方法において、前記差を発生することは、さらに、
カスケードトランジスタを、前記第１の差動トランジスタの前記ソースよりも前に、前記共通ソース出力電圧に結合することを具備してなる。
［付記４］
付記２の方法において、前記差を発生することは、さらに、
前記共通ゲート出力電圧を第２の差動トランジスタの前記ゲートに結合すること、前記第２の差動トランジスタは前記第１の差動トランジスタに相補的であること、前記第２の差動トランジスタの前記ドレインは前記第１の差動トランジスタの前記ドレインに結合されること；および
前記共通ソース出力電圧を前記第１の差動トランジスタの前記ソースに結合することを具備してなる。
［付記５］
付記１の方法において、前記差を発生することは、
前記共通ゲート出力電圧を第１の差動トランジスタの前記ソースに結合すること；および
前記共通ソース出力電圧を前記第１の差動トランジスタの前記ゲートに結合すること；
前記シングルエンド出力電圧は前記第１の差動トランジスタの前記ドレインに結合される。
［付記６］
付記１の方法において、前記差を発生することは、
前記共通ゲート出力電圧を差動対の第１の差動トランジスタの前記ゲートに結合すること、前記差動対は、さらに、前記第１の差動トランジスタの前記ソースに結合されたソースを有する第２の差動トランジスタを具備すること、前記差動対は、さらに、前記第１および第２の差動トランジスタの前記ドレインにそれぞれ結合された負荷を具備すること、前記差動対は、さらに、テール電流源を具備すること；
前記共通ソース出力電圧を前記第２の差動トランジスタの前記ゲートに結合すること；および
前記第１および第２の差動トランジスタのドレイン間の前記差動電圧（differential voltage）を前記シングルエンド出力電圧に変換することを具備してなる。
［付記７］
付記１の方法において、前記入力電圧を共通ゲート増幅器を用いて増幅することは、前記入力電圧を共通ゲートトランジスタの前記ソースに結合することを具備してなり、前記共通ゲートトランジスタの前記ソースはさらにソースインピーダンスに結合され、前記共通ゲートトランジスタの前記ドレインはさらに負荷インピーダンスに結合される。
［付記８］
付記７の方法において、前記負荷インピーダンスはインダクタを具備すること、前記ソースインピーダンスはインダクタを具備すること。
［付記９］
付記１の方法において、前記入力電圧を共通ソース増幅器を用いて増幅することは、 前記入力電圧を第１の共通ソーストランジスタの前記ゲートに結合すること、前記第１の共通ソーストランジスタの前記ドレインは第２の共通ソーストランジスタの前記ドレインに結合され、前記第２の共通ソーストランジスタは前記第１の共通ソーストランジスタに相補的であること；および
前記入力電圧を前記第２の共通ソーストランジスタの前記ゲートに結合すること
を具備してなる。
［付記１０］
付記１の方法において、前記入力電圧を共通ソース増幅器を用いて増幅することは、前記入力電圧を前記共通ソース増幅器の前記出力をカスケードトランジスタを用いてバッファすることを具備する。
［付記１１］
シングルエンド出力電圧を生成するために入力電圧を増幅するための装置であって、共通ゲート出力電圧を発生するために前記入力電圧を増幅するように構成された共通ゲート増幅器；
共通ソース出力電圧を発生するために前記入力電圧を増幅するように構成された共通ソース増幅器；および
前記シングルエンド出力電圧を生成するために前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生するように構成された差分ブロック
を具備してなる装置。
［付記１２］
付記１１の装置において、前記差分ブロックは、
さらに、第１の差動トランジスタを具備し、前記第１の差動トランジスタの前記ゲートは前記共通ゲート出力電圧に結合され、前記第１の差動トランジスタの前記ソースは前記共通ソース出力電圧に結合され、前記シングルエンド出力電圧は前記第１の差動トランジスタの前記ドレインに結合される。
［付記１３］
付記１２の装置において、前記差分ブロックは、さらに、
前記共通ソース出力電圧と前記第１の差動トランジスタの前記ドレインとの間に結合されたカスケードトランジスタを具備する。
［付記１４］
付記１２の装置において、前記差分ブロックは、さらに、
前記第１の差動トランジスタに相補的な第２の差動トランジスタを具備してなり、前記第２の差動トランジスタの前記ドレインは前記第１の差動トランジスタの前記ドレインに結合されること、前記第２の差動トランジスタの前記ゲートに結合された前記共通ゲート出力電圧、前記第２の差動トランジスタの前記ソースに結合された前記共通ソース出力電圧。
［付記１５］
付記１１の装置において、前記差分ブロックは、
第１の差動トランジスタを具備してなり、前記共通ゲート出力電圧は前記第１の差動トランジスタの前記ソースに結合され、前記共通ソース出力電圧は前記第１の差動トランジスタの前記ゲートに結合され、前記シングルエンド出力電圧は前記第１の差動トランジスタの前記ドレインに結合されること。
［付記１６］
付記１１の装置において、前記差分ブロックは、
第１の差動トランジスタおよび第２の差動トランジスタを具備してなる差動対、前記第１の差動トランジスタの前記ゲートに結合された前記共通ゲート出力電圧、前記第２の差動トランジスタの前ゲートに結合された前記共通ソース出力電圧、前記差動対は、さらに、前記第１および第２の差動トランジスタの前記ドレインにそれぞれ結合された負荷を具備すること、前記差動対は、さらに、テール電流源を具備すること；および、
前記第１および第２の差動トランジスタのドレイン間の前記差動電圧（differential voltage）をシングルエンド出力電圧に変換する差動・シングルエンド変換器（differential-to-single-ended converter）
を具備すること。
［付記１７］
付記１１の装置において、前記共通ゲート増幅器は、共通ゲートトランジスタ、ソースインピーダンスおよび負荷インピーダンスを具備すること。
［付記１８］
付記１７の装置において、前記負荷インピーダンスはインダクタを具備すること、前記ソースインピーダンスはインダクタを具備すること。
［付記１９］
付記１１の装置において、前記共通ソース増幅器は、
第１の共通ソーストランジスタ、前記第１の共通ソーストランジスタの前記ゲートは前記入力電圧に結合されること；および
前記第１の共通ソーストランジスタに相補的である第２の共通ソーストランジスタ、前記第２の共通ソーストランジスタの前記ドレインに結合された前記第１の共通ソーストランジスタの前記ドレイン、前記入力電圧に結合された前記第２の共通ソーストランジスタの前記ゲートを具備すること。
［付記２０］
付記１１の装置において、共通ソース増幅器は、さらに、カスケードトランジスタを具備すること。
［付記２１］
シングルエンド出力電圧を生成するために入力電圧を増幅するための装置であって、
共通ゲート出力電圧を発生するために前記入力電圧を増幅するための手段；
共通ソース出力電圧を発生するために前記入力電圧を増幅するための手段；および
前記シングルエンド出力電圧を生成するために前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生するための手段
を具備してなる装置。
［付記２２］
付記２１の装置において、前記差を発生するための手段は、
第１の差動トランジスタ、前記共通ゲート出力電圧に結合された前記第１の差動トランジスタの前記ゲート、前記共通ソース出力電圧に結合された前記第１の差動トランジスタの前記ソース、前記第１の差動トランジスタの前記ドレインに結合され前記シングルエンド出力電圧を具備すること。
［付記２３］
無線通信のためのデバイス、前記デバイスは、 TX ＬＯ信号発生器、少なくとも一つのベースバンドＴＸ増幅器、前記ＴＸ ＬＯ発生器および前記少なくとも一つのベースバンドＴＸ増幅器に結合されたアップコンバータ、前記アップコンバータの前記出力に結合されたＴＸフィルタ、 前記ＴＸフィルタに結合されたパワー増幅器（ＰＡ）、 ＲＸ ＬＯ信号発生器、ＲＸフィルタ、前記ＲＸ ＬＯ信号発生器および前記ＲＸフィルタに結合されたダウンコンバータ、前記ＲＸフィルタに結合された低雑音増幅器（ＬＮＡ）、および、前記ＰＡおよび前記ＬＮＡに結合された送受切換え器、前記ＬＮＡは、シングルエンド出力電圧を生成するために、前記送受切換え器の出力電圧を増幅すること、前記ＬＮＡは、 共通ゲート出力電圧を発生するために前記送受切換え器の前記出力電圧を増幅するように構成された共通ゲート増幅器；
共通ソース出力電圧を発生するために前記送受切換え器の前記入力電圧を増幅するように構成された共通ソース増幅器；および
前記シングルエンド出力電圧を生成するために前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生するように構成された差分ブロック
を具備してなるデバイス。

Claims (23)

  1. シングルエンド出力電圧を生成するために入力電圧を増幅するための方法であって、
    共通ゲート出力電圧を発生するために、非反転増幅器として構成され、電源からの電流が負荷インピーダンスを介して調達されるよう構成された共通ゲート増幅器を用いて前記入力電圧を増幅すること；
    共通ソース出力電圧を発生するために、反転増幅器として構成された共通ソース増幅器を用いて前記入力電圧を増幅すること；および
    前記シングルエンド出力電圧を生成するために差分ブロックを用いて前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生すること
    を具備してなり、前記共通ゲート増幅器、前記共通ソース増幅器および前記差分ブロックは集積化されている方法。
  2. シングルエンド出力電圧を生成するために入力電圧を増幅するための方法であって、
    共通ゲート出力電圧を発生するために、非反転増幅器として構成され、電源からの電流が負荷インピーダンスを介して調達されるよう構成された共通ゲート増幅器を用いて前記入力電圧を増幅すること；
    共通ソース出力電圧を発生するために、反転増幅器として構成された共通ソース増幅器を用いて前記入力電圧を増幅すること；および
    前記シングルエンド出力電圧を生成するために差分ブロックを用いて前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生すること
    を具備してなり、前記差を発生することは、
    前記共通ゲート出力電圧を第１の差動トランジスタの前記ゲートに結合させること；および
    前記共通ソース出力電圧を前記第１の差動トランジスタの前記ソースに結合することを具備してなり、
    前記シングルエンド出力電圧は前記第１の差動トランジスタの前記ドレインに結合される方法。
  3. 請求項２の方法において、前記差を発生することは、さらに、
    カスケードトランジスタを、前記第１の差動トランジスタの前記ソースよりも前に、前記共通ソース出力電圧に結合することを具備してなる。
  4. 請求項２の方法において、前記差を発生することは、さらに、
    前記共通ゲート出力電圧を第２の差動トランジスタの前記ゲートに結合すること、前記第２の差動トランジスタは前記第１の差動トランジスタに相補的であること、前記第２の差動トランジスタの前記ドレインは前記第１の差動トランジスタの前記ドレインに結合されること；および
    前記共通ソース出力電圧を前記第１の差動トランジスタの前記ソースに結合することを具備してなる。
  5. シングルエンド出力電圧を生成するために入力電圧を増幅するための方法であって、
    共通ゲート出力電圧を発生するために、非反転増幅器として構成され、電源からの電流が負荷インピーダンスを介して調達されるよう構成された共通ゲート増幅器を用いて前記入力電圧を増幅すること；
    共通ソース出力電圧を発生するために、反転増幅器として構成された共通ソース増幅器を用いて前記入力電圧を増幅すること；および
    前記シングルエンド出力電圧を生成するために差分ブロックを用いて前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生すること
    を具備してなり、前記差を発生することは、
    前記共通ゲート出力電圧を第１の差動トランジスタの前記ソースに結合すること；および
    前記共通ソース出力電圧を前記第１の差動トランジスタの前記ゲートに結合すること；
    前記シングルエンド出力電圧は前記第１の差動トランジスタの前記ドレインに結合される方法。
  6. 請求項１の方法において、前記差を発生することは、
    前記共通ゲート出力電圧を差動対の第１の差動トランジスタの前記ゲートに結合すること、前記差動対は、さらに、前記第１の差動トランジスタの前記ソースに結合されたソースを有する第２の差動トランジスタを具備すること、前記差動対は、さらに、前記第１および第２の差動トランジスタの前記ドレインにそれぞれ結合された負荷を具備すること、前記差動対は、さらに、テール電流源を具備すること；
    前記共通ソース出力電圧を前記第２の差動トランジスタの前記ゲートに結合すること；および
    前記第１および第２の差動トランジスタのドレイン間の前記差動電圧（differential voltage）を前記シングルエンド出力電圧に変換することを具備してなる。
  7. 請求項１の方法において、前記入力電圧を共通ゲート増幅器を用いて増幅することは、前記入力電圧を共通ゲートトランジスタの前記ソースに結合することを具備してなり、前記共通ゲートトランジスタの前記ソースはさらにソースインピーダンスに結合され、前記共通ゲートトランジスタの前記ドレインはさらに負荷インピーダンスに結合される。
  8. 請求項７の方法において、前記負荷インピーダンスはインダクタを具備すること、前記ソースインピーダンスはインダクタを具備すること。
  9. 請求項１の方法において、前記入力電圧を共通ソース増幅器を用いて増幅することは、
    前記入力電圧を第１の共通ソーストランジスタの前記ゲートに結合すること、前記第１の共通ソーストランジスタの前記ドレインは第２の共通ソーストランジスタの前記ドレインに結合され、前記第２の共通ソーストランジスタは前記第１の共通ソーストランジスタに相補的であること；および
    前記入力電圧を前記第２の共通ソーストランジスタの前記ゲートに結合すること
    を具備してなる。
  10. 請求項１の方法において、前記入力電圧を共通ソース増幅器を用いて増幅することは、前記入力電圧を前記共通ソース増幅器の前記出力をカスケードトランジスタを用いてバッファすることを具備する。
  11. シングルエンド出力電圧を生成するために入力電圧を増幅するための装置であって、
    共通ゲート出力電圧を発生するために、電源からの電流を負荷インピーダンスを介して調達し、前記入力電圧を増幅するように構成された非反転増幅器としての共通ゲート増幅器；
    共通ソース出力電圧を発生するために前記入力電圧を増幅するように構成された反転増幅器としての共通ソース増幅器；および
    前記シングルエンド出力電圧を生成するために前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生するように構成された差分ブロック
    を具備してなり、前記共通ゲート増幅器、前記共通ソース増幅器および前記差分ブロックは集積化されている装置。
  12. シングルエンド出力電圧を生成するために入力電圧を増幅するための装置であって、
    共通ゲート出力電圧を発生するために、電源からの電流を負荷インピーダンスを介して調達し、前記入力電圧を増幅するように構成された非反転増幅器としての共通ゲート増幅器；
    共通ソース出力電圧を発生するために前記入力電圧を増幅するように構成された反転増幅器としての共通ソース増幅器；および
    前記シングルエンド出力電圧を生成するために前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生するように構成された差分ブロック
    を具備してなり、前記差分ブロックは、
    さらに、第１の差動トランジスタを具備し、前記第１の差動トランジスタの前記ゲートは前記共通ゲート出力電圧に結合され、前記第１の差動トランジスタの前記ソースは前記共通ソース出力電圧に結合され、前記シングルエンド出力電圧は前記第１の差動トランジスタの前記ドレインに結合される装置。
  13. 請求項１２の装置において、前記差分ブロックは、さらに、
    前記共通ソース出力電圧と前記第１の差動トランジスタの前記ドレインとの間に結合されたカスケードトランジスタを具備する。
  14. 請求項１２の装置において、前記差分ブロックは、さらに、
    前記第１の差動トランジスタに相補的な第２の差動トランジスタを具備してなり、前記第２の差動トランジスタの前記ドレインは前記第１の差動トランジスタの前記ドレインに結合されること、前記第２の差動トランジスタの前記ゲートに結合された前記共通ゲート出力電圧、前記第２の差動トランジスタの前記ソースに結合された前記共通ソース出力電圧。
  15. シングルエンド出力電圧を生成するために入力電圧を増幅するための装置であって、
    共通ゲート出力電圧を発生するために、電源からの電流を負荷インピーダンスを介して調達し、前記入力電圧を増幅するように構成された非反転増幅器としての共通ゲート増幅器；
    共通ソース出力電圧を発生するために前記入力電圧を増幅するように構成された反転増幅器としての共通ソース増幅器；および
    前記シングルエンド出力電圧を生成するために前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生するように構成された差分ブロック
    を具備してなり、前記差分ブロックは、
    第１の差動トランジスタを具備してなり、前記共通ゲート出力電圧は前記第１の差動トランジスタの前記ソースに結合され、前記共通ソース出力電圧は前記第１の差動トランジスタの前記ゲートに結合され、前記シングルエンド出力電圧は前記第１の差動トランジスタの前記ドレインに結合されること。
  16. 請求項１１の装置において、前記差分ブロックは、
    第１の差動トランジスタおよび第２の差動トランジスタを具備してなる差動対、前記第１の差動トランジスタの前記ゲートに結合された前記共通ゲート出力電圧、前記第２の差動トランジスタの前記ゲートに結合された前記共通ソース出力電圧、前記差動対は、さらに、前記第１および第２の差動トランジスタの前記ドレインにそれぞれ結合された負荷を具備すること、前記差動対は、さらに、テール電流源を具備すること；および、
    前記第１および第２の差動トランジスタのドレイン間の前記差動電圧（differential voltage）をシングルエンド出力電圧に変換する差動・シングルエンド変換器（differential-to-single-ended converter）
    を具備すること。
  17. 請求項１１の装置において、前記共通ゲート増幅器は、共通ゲートトランジスタ、ソースインピーダンスおよび負荷インピーダンスを具備すること。
  18. 請求項１７の装置において、前記負荷インピーダンスはインダクタを具備すること、前記ソースインピーダンスはインダクタを具備すること。
  19. 請求項１１の装置において、前記共通ソース増幅器は、
    第１の共通ソーストランジスタ、前記第１の共通ソーストランジスタの前記ゲートは前記入力電圧に結合されること；および
    前記第１の共通ソーストランジスタに相補的である第２の共通ソーストランジスタ、前記第２の共通ソーストランジスタの前記ドレインに結合された前記第１の共通ソーストランジスタの前記ドレイン、前記入力電圧に結合された前記第２の共通ソーストランジスタの前記ゲートを具備すること。
  20. 請求項１１の装置において、共通ソース増幅器は、さらに、カスケードトランジスタを具備すること。
  21. シングルエンド出力電圧を生成するために入力電圧を増幅するための装置であって、
    共通ゲート出力電圧を発生するために、電源からの電流を負荷インピーダンスを介して調達し、前記入力電圧を非反転増幅するための手段；
    共通ソース出力電圧を発生するために前記入力電圧を反転増幅するための手段；および
    前記シングルエンド出力電圧を生成するために前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生するための手段
    を具備してなり、前記共通ゲート出力電圧を発生するために前記入力電圧を増幅するための前記手段、前記共通ソース出力電圧を発生するために前記入力電圧を増幅するための前記手段および前記差を発生するための前記手段は集積化されている装置。
  22. シングルエンド出力電圧を生成するために入力電圧を増幅するための装置であって、
    共通ゲート出力電圧を発生するために、電源からの電流を負荷インピーダンスを介して調達し、前記入力電圧を非反転増幅するための手段；
    共通ソース出力電圧を発生するために前記入力電圧を反転増幅するための手段；および
    前記シングルエンド出力電圧を生成するために前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生するための手段
    を具備してなり、前記差を発生するための手段は、
    第１の差動トランジスタ、前記共通ゲート出力電圧に結合された前記第１の差動トランジスタの前記ゲート、前記共通ソース出力電圧に結合された前記第１の差動トランジスタの前記ソース、前記第１の差動トランジスタの前記ドレインに結合され前記シングルエンド出力電圧を具備する装置。
  23. 無線通信のためのデバイス、前記デバイスは、 TX ＬＯ信号発生器、少なくとも一つのベースバンドＴＸ増幅器、前記ＴＸ ＬＯ発生器および前記少なくとも一つのベースバンドＴＸ増幅器に結合されたアップコンバータ、前記アップコンバータの前記出力に結合されたＴＸフィルタ、 前記ＴＸフィルタに結合されたパワー増幅器（ＰＡ）、 ＲＸ ＬＯ信号発生器、ＲＸフィルタ、前記ＲＸ ＬＯ信号発生器および前記ＲＸフィルタに結合されたダウンコンバータ、前記ＲＸフィルタに結合された低雑音増幅器（ＬＮＡ）、および、前記ＰＡおよび前記ＬＮＡに結合された送受切換え器、前記ＬＮＡは、シングルエンド出力電圧を生成するために、前記送受切換え器の出力電圧を増幅すること、前記ＬＮＡは、
    共通ゲート出力電圧を発生するために、電源からの電流を負荷インピーダンスを介して調達し、前記送受切換え器の前記出力電圧を増幅するように構成された非反転増幅器としての共通ゲート増幅器；
    共通ソース出力電圧を発生するために前記送受切換え器の前記出力電圧を増幅するように構成された反転増幅器としての共通ソース増幅器；および
    前記シングルエンド出力電圧を生成するために前記共通ゲート出力電圧と前記共通ソース出力電圧との差を発生するように構成された差分ブロック
    を具備してなるデバイス。
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