KR20110128353A - 공통 게이트 공통 소스 증폭기 - Google Patents

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Abstract

단일 증폭기 설계에 공통 소스 및 공통 게이트 증폭기 토폴로지를 통합하는 기법이 개시된다. 일 양태에서, 입력 전압이 공통 소스 증폭기 및 공통 게이트 증폭기 양자에 제공된다. 공통 소스 증폭기 및 공통 게이트 증폭기의 출력 전압들이 그 출력 전압들 사이의 차이에 비례하는 단일 종단 전압을 생성하는 차이 블록에 제공된다. 예를 들어, 저잡음 증폭기의 설계에 제공될 때, 개시된 기법들은 종래 기술 이상의 개선된 잡음 성능을 제공할 수도 있다.

Description

공통 게이트 공통 소스 증폭기{COMMON-GATE COMMON-SOURCE AMPLIFIER}
본 개시물은 집적 회로 (IC) 설계에 관한 것이고, 더욱 구체적으로는, 공통 게이트 공통 소스 증폭기를 설계하는 기법들에 관한 것이다.
트랜지스터 증폭기 설계에서, 2개의 일반적으로 사용되는 회로 토폴로지들이 공통 게이트 증폭기 및 공통 소스 증폭기이다. 공통 게이트 및 공통 소스 증폭기들은 예를 들어, 무선 주파수 집적 회로 (RFIC) 들에 대한 저잡음 증폭기 (LNA) 들의 설계에서 사용될 수도 있다. 통상의 LNA 설계에서, 공통 소스 증폭기는 양호한 잡음 성능의 이점을 제공할 수도 있지만, 협소한 입력 매칭 범위의 단점을 갖는다. 한편, 공통 게이트 증폭기는 로버스트한 입력 매칭의 이점을 제공할 수도 있지만, 더 높은 잡음 지수 (NF) 를 갖는다.
공통 게이트 및 공통 소스 토폴로지들 양자를 단일의 증폭기 설계에서 단일화하는 종래 기술의 기법들이 존재한다. 예를 들어, Blaakmeer 등의 "Wideband Balun-LNA With Simultaneous Output Balancing, Noise-Canceling and Distortion-Canceling, IEEE Journal of Solid-State Circuits, Vol. 43, No. 6 June 2008, pp 1341-1350 을 참조. 이러한 단일화된 공통 게이트 공통 소스 증폭기의 성능을 증가시키는 것, 예를 들어, 종래 기술로부터 이용가능한 것을 초과하는, 이러한 증폭기들의 잡음 지수를 감소시키는 것이 바람직하다.
도 1 은 본 개시물에 따른 공통 게이트 공통 소스 증폭기의 예시적인 실시형태를 예시한다.
도 2 는 도 1 에 도시된 증폭기의 예시적인 실시형태를 예시한다.
도 2a 및 도 2b 는 공통 게이트 및 공통 소스 증폭기의 동작 동안 존재하는 신호 전류들 및 전압들을 예시한다.
도 3 은 본 개시물에 따른 차이 블록 (difference block) 의 대안의 예시적인 실시형태를 예시한다.
도 4 는 차이 블록의 다중의 인스턴스들이 전압들 (VCG 및 VCS) 에 커플링되는 본 개시물의 예시적인 실시형태를 예시한다.
도 5 는 본 개시물에 따른 방법의 예시적인 실시형태를 예시한다.
도 6 은 본 개시물의 기법들이 구현될 수도 있는 무선 통신 디바이스의 설계의 블록도를 예시한다.
첨부한 도면들과 관련하여 이하 설명되는 상세한 설명은 본 발명의 예시적인 실시형태들의 설명으로서 의도되며, 본 발명이 실시될 수 있는 예시적인 실시형태들만을 나타내려는 것은 아니다. 이러한 설명 전반적으로 사용되는 용어 "예시적인" 은 "예, 경우, 또는 예시로서 기능하는" 을 의미하며, 반드시 다른 예시적인 실시형태들 보다 바람직하거나 이로운 것으로서 해석되지 않아야 한다. 상세한 설명은 본 발명의 예시적인 실시형태들의 완전한 이해를 제공하기 위한 상세한 설명을 포함한다. 본 발명의 예시적인 실시형태가 이들 특정한 상세없이 실시될 수도 있다는 것이 당업자에게 명백할 것이다. 몇몇 경우들에서, 널리 공지된 구조들 및 디바이스들은 여기에 제공된 예시적인 실시형태들의 신규성을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
도 1 은 본 개시물에 따른 공통 게이트 공통 소스 증폭기 (100) 의 예시적인 실시형태를 예시한다. 도 1 에서, 입력 전압 (VIN) 은 노드 1 에 AC 커플링된다 (여기서, 라벨링된 노드는 첨부한 도면들에서 대응하는 원형 번호로서 표기된다). 노드 1 은 공통 게이트 증폭기 (110) 및 공통 소스 증폭기 (120) 양자의 입력들에 커플링된다. 공통 게이트 증폭기 (110) 는 노드 2 에서 공통 게이트 출력 전압 (VCG) 을 생성하고, 공통 소스 증폭기 (120) 는 노드 3 에서 공통 소스 출력 전압 (VCS) 을 생성한다. VCG 및 VCS 는 VCG 와 VCS 사이의 전압차를 단일 종단 (single-ended) 출력 전압 (VOUT) 으로 변환하는 차이 블록 (130) 의 입력에 커플링된다.
도 2 는 도 1 에 도시된 증폭기 (100) 의 예시적인 실시형태 (100.1) 를 예시한다. 도 2 에서, 입력 전압 (VIN) 은 커플링 커패시터 (C1) 를 통해 노드 1 에 AC 커플링된다. 노드 1 은 공통 게이트 증폭기 (110) 의 예시적인 인스턴스 (110.1) 의 입력 및 공통 소스 증폭기 (120) 의 예시적인 인스턴스 (120.1) 의 입력에 동시에 커플링된다.
공통 게이트 증폭기 (110.1) 는 전압 (VB) 에 의해 바이어싱된 트랜지스터 (M1) 를 포함한다. M1 의 소스는 노드 1 에 커플링되고, 소스 임피던스 (ZS) 에 또한 커플링된다. M1 의 드레인은 노드 2 에 커플링되고, 부하 임피던스 (ZL) 에 또한 커플링된다. 트랜지스터 (M1) 의 드레인과 소스 사이에 커플링된 전류원 (In) 이 도시되어 있다. 예시적인 실시형태에서, 전류원 (In) 은 트랜지스터 (M1) 로부터의 채널 전류 잡음 기여를 나타낼 수도 있다. 공통 게이트 증폭기 (110.1) 는 증폭기 입력 전압 (VIN) 으로부터 유도되는 노드 1 에서의 공통 게이트 입력 전압에 관하여 노드 2 에서 공통 게이트 출력 전압 (VCG) 을 생성한다.
당업자는, 공통 게이트 증폭기의 예시적인 실시형태들에서, 소스 임피던스 (ZS) 가 저항, 또는 인덕턴스, 또는 전류원 출력 등을 포함할 수도 있다는 것을 이해할 것이다. 또한, 부하 임피던스 (ZL) 는 인덕턴스, 또는 저항, 또는 임의의 다른 부하 엘리먼트를 포함할 수도 있다. 이러한 예시적인 실시형태들은 본 개시물의 범위내에 있는 것으로 예상된다.
도 2 에 또한 도시되어 있는 바와 같이, 공통 소스 증폭기 (120.1) 는 상보적 트랜지스터들 (M2 및 M3) 을 포함한다. 본 명세서 및 청구범위에서, 용어 "상보적" 은 "P 형" 과 "N 형" 트랜지스터들 사이의 관계를 지칭할 수도 있다는 것에 유의한다. 예를 들어, NMOS 트랜지스터에 대한 상보적 트랜지스터는 PMOS 트랜지스터일 수도 있고, 그 반대도 가능하다.
공통 소스 증폭기 (120.1) 에서, 노드 1 에서의 신호 전압은 커플링 커패시터 (C2 및 C3) 각각을 통해 M2 및 M3 의 게이트들에 AC 커플링된다. 공통 소스 증폭기 (120.1) 는 노드 1 에서의 공통 소스 입력 전압에 관하여 노드 3 에서 공통 소스 출력 전압 (VCS) 을 생성한다.
M2 및 M3 의 DC 바이어싱이 도 1 에 명백하게 도시되지는 않지만, 당업자에 의해 쉽게 유도될 수도 있다는 것에 유의한다.
당업자는, 본 개시물의 대안의 예시적인 실시형태에서, 공통 소스 증폭기가 도 2 에 도시된 바와는 상이한 구성을 가질 수도 있다는 것을 이해할 것이다. 예를 들어, 공통 소스 증폭기 (120.1) 에서의 상보적 트랜지스터들 (M2 및 M3) 중 하나가 예를 들어, 저항 또는 인덕턴스와 같은 패시브 부하에 의해 대체되거나 생략될 수도 있다. 또한, 소스 디제너레이션 (degeneration) (미도시) 이 공통 소스 증폭기에 통합될 수도 있다. 대안의 예시적인 실시형태들 (미도시) 에서, 공통 소스 증폭기의 출력은 예를 들어, 공통 소스 증폭기의 출력을 버퍼링하기 위해 캐스코딩 (cascode) 된 트랜지스터에 또한 커플링될 수도 있다. 이러한 대안의 예시적인 실시형태들은 본 개시물의 범위내에 있는 것으로 예상된다.
도 2a 및 도 2b 는 100.1 과 같은 공통 게이트 공통 소스 증폭기의 동작 동안 존재하는 신호 전류들 및 전압들을 예시한다. 도 2a 및 도 2b 에서의 신호들은 단지 예시를 위해서만 도시되고, 본 개시물의 범위를 도시된 임의의 특정한 신호 파형들로 제한하는 것으로 의미되지 않는다.
도 2a 에서, 입력 전압 (VIN) 의 예시적인 인스턴스 (VIN*) 는 시간 (t) 에 대해 플로팅된 신호 (210) 로서 도시된다.
신호 (210) 로 인한 노드 1 에서의 전압 섭동 (voltage perturbation) 은 신호 (210.1) 로서 도시된다. 신호 (210.1) 는, 노드 1 에서의 전압이 도 2 에 도시되어 있는 바와 같이, 커플링 커패시터 (C1) 를 통해 입력 전압 (VIN) 에 직접 AC 커플링되기 때문에, 신호 (210) 와 동일한 극성을 갖는다.
신호 (210.1) 로 인한 노드 2 에서의 전압 섭동이 신호 (210.2) 로서 도시된다. 신호 (210.2) 는 신호 (210.1) 와 동일한 극성을 갖는다. 이것은, 공통 게이트 증폭기 (110.1) 가 비반전 증폭기이고, 따라서, 공통 게이트 입력 노드 1 에서의 전압이 공통 게이트 출력 노드 2 에서의 전압과 동일한 극성을 갖기 때문이다.
신호 (210.1) 로 인한 노드 3 에서의 전압 섭동이 신호 (210.3) 으로서 도시된다. 신호 (210.3) 는 신호 (210.1) 와는 반대 극성을 갖는다. 이것은, 공통 소스 증폭기 (120.1) 가 반전 증폭기이고, 따라서, 공통 소스 입력 노드 1 에서의 전압이 공통 소스 출력 노드 3 에서의 전압과는 반대 극성을 갖기 때문이다.
도 2a 로부터 알 수 있는 바와 같이, 신호 (210) 로 인한 노드 2 및 노드 3 에서의 전압 섭동은 서로 반대 극성들을 갖는다.
이제, 전류원 (In) 으로부터의 전류의 예시적인 인스턴스 (In*) 를 신호 (220) 로서 나타내는 도 2b 를 참조한다.
신호 (220) 로 인한 노드 1 에서의 전압 섭동이 신호 (220.1) 로서 도시된다. 신호 (220.1) 는, In 으로부터의 전류가 소스 임피던스 (ZS) 를 통해 접지로 흐르기 때문에, 신호 (220) 와 동일한 극성을 갖는다.
신호 (220) 로 인한 노드 2 에서의 전압 섭동이 신호 (220.2) 로서 도시된다. 신호 (220.2) 는, In 으로부터의 전류가 부하 임피던스 (ZL) 를 통해 VDD 로부터 소싱되기 때문에, 신호 (220) 와는 반대 극성을 갖는다.
신호 (220) 로 인한 노드 3 에서의 전압 섭동이 신호 (220.3) 로서 도시된다. 신호 (220.3) 는, 공통 소스 증폭기 (120.1) 가 반전 증폭기이고, 따라서, 공통 소스 입력 노드 1 에서의 전압이 공통 소스 출력 노드 3 에서의 전압과는 반대 극성을 갖기 때문에, 신호 (220.1) 와는 반대 극성을 갖는다.
도 2b 로부터 알 수 있는 바와 같이, 신호 (220) 로 인한 노드 2 및 노드 3 에서의 전압 섭동은 동일한 극성을 갖는다.
선행 설명에 기초하여, 노드 2 에서의 전압 (VCG) 과 노드 3 에서의 전압 (VCS) 사이의 차이를 적절하게 생성함으로써, 신호 입력 전압 (VIN) 으로 인한 전압 섭동들이 보강될 수도 있고, 잡음 전류원 (In) 으로 인한 전압 섭동들은 삭제될 수도 있다.
다시 도 2 를 참조하면, 전압 (VCG) 과 전압 (VCS) 사이의 차이에 비례하는 단일 종단 출력 전압 (VOUT) 을 생성하는 차이 블록 (130) 의 예시적인 인스턴스 (130.1) 가 도시되어 있다. 차이 블록 (130.1) 은 소스 임피던스들 (ZS1 및 ZS2) 와 함께, PMOS 트랜지스터 (M4) 에 커플링된 NMOS 트랜지스터 (M5) 를 포함한다. M4 및 M5 의 DC 바이어싱 상세가 명백하게 도시되지 않지만, 당업자에 의해 쉽게 유도될 수도 있다는 것에 유의한다.
차이 블록 (130.1) 에서, 노드 2 에서의 VCG 는 커플링 커패시터 (C6) 를 통해 NMOS 트랜지스터 (M5) 의 게이트에 AC 커플링되고, 노드 3 에서의 VCS 는 커플링 커패시터 (C7) 를 통해 M5 의 소스에 AC 커플링된다. MOS 트랜지스터 동작에 따라, M5 는 M5 의 게이트-소스 전압 (VGS) 에 비례하는 드레인 전류 (IDS) (도 2 에는 라벨되지 않음) 를 생성한다. 따라서, 출력 전압 (VOUT) 과 함께 IDS 는, VCG 와 VCS 사이의 전압차에 비례한다.
도시된 차이 블록의 예시적인 실시형태 (130.1) 에서, 전원 전압 (VDD) 과 트랜지스터 (M5) 의 드레인 사이에 직렬로 커플링된 PMOS 트랜지스터 (M4) 가 또한 제공된다. M4 는 M5 에 대해 설명한 바와 유사한 방식으로 기능하고, 전압 (VCG) 이 커플링 커패시터 (C4) 를 통해 M4 의 게이트에 AC 커플링되고, 전압 (VCS) 이 커플링 커패시터 (C5) 를 통해 M4 의 소스에 AC 커플링된다. PMOS 트랜지스터 (M4) 의 제공은 VCG 와 VCS 사이의 차이에 비례하기 때문에, 드레인 전류 (IDS) 및 출력 전압 (VOUT) 을 더 보강한다.
차이 블록 (130.1) 에서의 PMOS 트랜지스터 (M4) 및 NMOS 트랜지스터 (M5) 양자의 제공은 트랜지스터들 중 단지 하나만을 제공하는 것으로부터 가능할 수도 있는 것을 넘어, 차이 블록 (130.1) 의 이득 및 따라서 증폭기 (100.1) 의 이득을 바람직하게 개선시킨다. 또한, 트랜지스터들 (M4 및 M5) 양자는 동일한 DC 바이어스 전류를 공유할 수도 있어서, 차이 블록 (130) 에 의한 추가의 전류 소모를 최소화한다. 그러나, 당업자는 대안의 예시적인 실시형태들 (미도시) 에서, 트랜지스터들 (M4 또는 M5) 중 어느 하나가 생략될 수도 있다는 것을 이해할 것이다. 이러한 대안의 예시적인 실시형태들은 본 개시물의 범위내에 있는 것으로 예상된다.
대안의 예시적인 실시형태 (미도시) 에서, 트랜지스터들 (M4 및/또는 M5) 에 대한 VCG 및 VCS 의 커플링은 반전될 수도 있고, 예를 들어, VCG 가 M4 및 M5 의 소스들에 커플링될 수도 있고, VCS 가 M4 및 M5 의 게이트들에 커플링될 수도 있어서, VCG 와 VCS 사이의 차이에 비례하는 드레인 전류 (IDS) 를 생성한다. 이러한 대안의 실시형태들은 본 개시물의 범위내에 있는 것으로 예상된다.
도 3 은 본 개시물에 따른 차이 블록 (130) 의 대안의 예시적인 실시형태 (130.2) 를 예시한다.
도 3 에서, 차동 트랜지스터 쌍 (M6 및 M7) 을 포함하는 차동 증폭기 (310) 가 도시되어 있다. M6 및 M7 의 게이트들은 공통 게이트 공통 소스 증폭기 (100) 의 노드들 (2 및 3) 각각으로부터 전압들 (VCG 및 VCS) 에 커플링 트랜지스터들 (C8 및 C9) 을 통해 AC 커플링된다. 부하 임피던스들 (ZL1 및 ZL2) 은 트랜지스터 쌍의 드레인들에 커플링된다. 당업자는 전압들 (VCG 및 VCS) 사이의 차이가 테일 전류원 (tail current source) (IS) 으로부터의 전류로 하여금 차동 쌍의 2개의 브랜치 중 하나를 향하게 하여서, 트랜지스터 쌍의 드레인들에서 대응하는 차동 전압 (VDIFF) 을 생성한다는 것을 이해할 것이다. 차동 전압 (VDIFF) 은 단일 종단 전압 (VOUT) 을 생성하기 위해 차동 - 단일 종단 변환 블록 (320) 에 커플링된다. 예시적인 실시형태들 (미도시) 에서, 당업계에 공지된 차동 - 단일 종단 변환을 위한 임의의 회로 아키텍처가 차동 - 단일 종단 변환 블록 (320) 에 대해 이용될 수도 있다.
도 4 는 본 개시물의 예시적인 실시형태 (400) 를 예시하고, 여기서, 차이 블록 (130) 의 다중의 인스턴스들 (130I 및 130Q) 이 전압들 (VCG 및 VCS) 에 커플링된다. 차이 블록들 (130I 및 130Q) 은 바람직하게는, 본 개시물의 예시적인 실시형태의 통신 수신기에서의 예를 들어, 직각위상 (예를 들어, I 및 Q) 다운 변환 믹서들 (미도시) 에 공급될 수도 있는 중복 출력 전압들 (VOUTI 및 VOUTQ) 각각을 생성한다. 따라서, 차이 블록들 (130I 및 130Q) 은 본 개시물의 LNA 예시적인 실시형태의 출력을 수신기 회로의 나머지로부터 분리하기 위한 버퍼들로서 또한 기능할 수도 있다.
도 5 는 본 개시물에 따른 방법 (500) 의 예시적인 실시형태를 예시한다. 도 5 에 도시된 방법은 단지 예시를 위해 제공되며, 본 개시물의 범위를 나타낸 임의의 특정한 방법에 한정하는 것을 의미하지는 않는다.
도 5 에서, 블록 (510) 에서, 입력 전압이 공통 게이트 증폭기를 사용하여 증폭되어 공통 게이트 출력 전압을 생성한다. 예시적인 실시형태에서, 입력 전압은 전압 (VIN) 일 수도 있고, 공통 게이트 증폭기는 예시적인 공통 게이트 증폭기 (110.1) 일 수도 있으며, 공통 게이트 출력 전압은 도 2 에 도시된 바와 같이 VCG 일 수도 있다.
블록 (520) 에서, 입력 전압이 공통 소스 증폭기를 사용하여 증폭되어 공통 소스 출력 전압을 생성한다. 예시적인 실시형태에서, 입력 전압은 전압 (VIN) 일 수도 있고, 공통 소스 증폭기는 예시적인 공통 소스 증폭기 (120.1) 일 수도 있으며, 공통 소스 출력 전압은 도 2 에 도시된 바와 같이 VCS 일 수도 있다.
블록 (530) 에서, 공통 게이트 출력 전압과 공통 소스 출력 전압 사이의 차이는 단일 종단 출력 전압을 생성하기 위해 차이 블록을 사용하여 생성될 수도 있다. 예시적인 실시형태에서, 차이 블록이 차이 블록 (130.1 또는 130.2) 일 수도 있고, 단일 종단 출력 전압은 도 2 에 도시된 바와 같이 VOUT 일 수도 있다.
도 6 은 본 개시물의 기법들이 구현될 수도 있는 무선 통신 디바이스 (600) 의 설계의 블록도를 예시한다. 도 6 에 도시된 설계에서, 무선 디바이스 (600) 는 데이터 및 프로그램 코드들을 저장하기 위한 메모리 (612) 를 갖는 데이터 프로세서 (610) 및 트랜시버 (620) 를 포함한다. 트랜시버 (620) 는 양방향 통신을 지원하는 송신기 (630) 및 수신기 (650) 를 포함한다. 일반적으로, 무선 디바이스 (600) 는 임의의 수의 통신 시스템들 및 주파수 대역들에 대해 임의의 수의 송신기들 및 임의의 수의 수신기들을 포함할 수도 있다.
송신기 또는 수신기는 수퍼 헤테로다인 아키텍처 또는 직접 변환 아키텍처로 구현될 수도 있다. 수퍼 헤테로다인 아키텍처에서, 신호는 다중의 스테이지들에서 무선 주파수 (RF) 와 기저대역 사이에서, 예를 들어, 수신기에 대해 일 스테이지에서는 RF 로부터 중간 주파수 (IF) 로, 및 그 후, 다른 스테이지에서는 IF 로부터 기저대역으로 주파수 변환된다. 직접 변환 아키텍처에서, 신호는 일 스테이지에서 RF 와 기저대역 사이에서 주파수 변환된다. 수퍼 헤테로다인 및 직접 변환 아키텍처들은 상이한 회로 블록들을 사용할 수도 있고/있거나 상이한 요건들을 가질 수도 있다. 도 6 에 도시된 설계에서, 송신기 (630) 및 수신기 (650) 는 직접 변환 아키텍처로 구현된다.
송신 경로에서, 데이터 프로세서 (610) 는 송신될 데이터를 프로세싱하고, I 및 Q 아날로그 출력 신호들을 송신기 (630) 에 제공한다. 송신기 (630) 내에서, 저역통과 필터들 (632a 및 632b) 은 I 및 Q 아날로그 출력 신호들 각각을 필터링하여, 이전의 디지털-아날로그 변환에 의해 초래된 원치않은 이미지들을 제거한다. 증폭기들 (Amp; 634a 및 634b) 은 저역통과 필터들 (632a 및 632b) 각각으로부터의 신호들을 증폭하고, I 및 Q 기저대역 신호들을 제공한다. 업컨버터 (640) 가 송신 (TX) 로컬 발진 (LO) 신호 생성기 (670) 로부터의 I 및 Q TX LO 신호들로 I 및 Q 기저대역 신호들을 상향변환하고, 상향변환된 신호들을 제공한다. 필터 (642) 가 상향변환된 신호를 필터링하여, 주파수 상향변환에 의해 초래된 원치않은 이미지들 뿐만 아니라 수신 주파수 대역에서의 잡음을 제거한다. 전력 증폭기 (PA; 644) 가 원하는 출력 전력 레벨을 획득하기 위해 필터 (642) 로부터의 신호를 증폭하고, 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치 (646) 를 통해 라우팅되고, 안테나 (648) 를 통해 송신된다.
수신 경로에서, 안테나 (648) 는 기지국들에 의해 송신된 신호들을 수신하고, 듀플렉서 또는 스위치 (646) 를 통해 라우팅되고 저잡음 증폭기 (LNA) (652) 에 제공되는 수신된 RF 신호를 제공한다. 수신된 RF 신호는 바람직한 RF 입력 신호를 획득하기 위해 LNA (652) 에 의해 증폭되고 필터 (654) 에 의해 필터링된다. 다운컨버터 (660) 는 수신 (RX) LO 신호 생성기 (680) 로부터의 I 및 Q RX LO 신호들로 RF 입력 신호를 하향 변환하고, I 및 Q 기저대역 신호들을 제공한다. I 및 Q 기저대역 신호들은 증폭기들 (662a 및 662b) 에 의해 증폭되고 저역통과 필터들 (664a 및 664b) 에 의해 더 필터링되어, 데이터 프로세서 (610) 에 제공되는 I 및 Q 아날로그 입력 신호들을 획득한다.
예시적인 실시형태에서, 본 개시물의 기법들은 예를 들어, 무선 통신 디바이스 (600) 에서의 LNA (652) 의 설계에 쉽게 적용될 수도 있다. 예를 들어, 도 4 에 도시된 회로 (400) 는 도시된 수신기의 직각위상 하향변환 브랜치들에 의한 프로세싱을 위해 수신된 RF 신호의 중복 버전들을 생성하기 위해 활용될 수도 있고, LNA (652) 자체는 도 2 를 참조하여 여기에 설명한 공통 게이트 공통 소스 기법들을 채용할 수도 있다. 이러한 예시적인 실시형태는 본 개시물의 범위내에 있는 것으로 예상된다.
TX LO 신호 생성기 (670) 는 주파수 상향변환을 위해 사용된 I 및 Q TX LO 신호들을 생성한다. RX LO 신호 생성기 (680) 는 주파수 하향변환을 위해 사용된 I 및 Q RX LO 신호들을 생성한다. 각 LO 신호는 특정한 기본 주파수를 갖는 주기적 신호이다. PLL (672) 이 데이터 프로세서 (610) 로부터 타이밍 정보를 수신하고, LO 신호 생성기 (670) 로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하기 위해 사용된 제어 신호를 생성한다. 유사하게는, PLL (682) 이 데이터 프로세서 (610) 로부터 타이밍 정보를 수신하고, LO 신호 생성기 (680) 로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하기 위해 사용된 제어 신호를 생성한다.
도 6 은 예시적인 트랜시버 설계를 도시한다. 일반적으로, 송신기 및 수신기에서의 신호들의 컨디셔닝은 증폭기, 필터, 업컨버터, 다운컨버터 등의 하나 이상의 스테이지들에 의해 수행될 수도 있다. 이들 회로 블록들은 도 6 에 도시된 구성과는 상이하게 배열될 수도 있다. 또한, 도 6 에 도시되지 않은 다른 회로 블록들이 송신기 및 수신기에서 신호들을 컨디셔닝하기 위해 또한 사용될 수도 있다. 도 6 에서의 몇몇 회로 블록들은 또한 생략될 수도 있다. 트랜시버 (620) 의 모두 또는 일부가 하나 이상의 아날로그 집적 회로 (IC) 들, RF IC (RFIC) 들, 믹싱 신호 IC 들 등에 대해 구현될 수도 있다.
LO 신호 생성기들 (670 및 680) 은 클럭 신호를 수신하고 분주기 출력 신호를 제공하는 주파수 분주기를 각각 포함할 수도 있다. 클럭 신호는 전압 제어 오실레이터 (VCO) 또는 몇몇 다른 타입의 오실레이터에 의해 생성될 수도 있다. 클럭 신호는 또한 VCO 신호, 오실레이터 신호 등으로 지칭될 수도 있다.
당업자는, 예를 들어, 소정의 기능을 수행하기 위해 하나 이상의 NMOS 또는 PMOS 트랜지스터들을 활용하는 본 개시물의 특정한 예시적인 실시형태들이 도시되었지만, 이들 트랜지스터들의 상보적 버전을 활용하는 대안의 예시적인 실시형태들이 본 개시물에 개시된 원리들을 고려하여 쉽게 유도될 수도 있다는 것을 이해할 것이다. 예를 들어, NMOS 트랜지스터가 도시되는 어느 위치든지, 일반적으로 PMOS 트랜지스터가 또한 이용될 수도 있고, 그 반대도 가능하고, 적절한 변경물이 당업자에 의해 쉽게 유도가능하다. 이러한 대안의 예시적인 실시형태들은 본 개시물의 범위내에 있는 것으로 예상된다.
당업자는 또한, 본 개시물의 예시적인 실시형태들이 MOS 트랜지스터들 (즉, MOSFET들) 을 참조하여 설명되었지만, 본 개시물의 기법들이 MOSFET 기반 설계들에 제한될 필요가 없고, 바이폴라 접합 트랜지스터들 (또는 BJT들) 및/또는 다른 3-단자 상호컨덕턴스 디바이스들을 이용하는 대안의 예시적인 실시형태들 (미도시) 에 적용될 수도 있다는 것을 이해할 것이다. 예를 들어, 예시적인 실시형태 (미도시) 에서, 설명된 임의의 증폭기들은 MOSFET들 보다는 BJT들을 활용할 수도 있고, BJT들의 컬렉터들, 베이스들, 및 이미터들은 도시된 MOSFET들의 드레인들, 게이트들, 및 소스들에 대해 도시된 바와 같이 커플링된다. 또한, 달리 언급되지 않으면, 본 명세서 및 청구범위에서, 용어들 "드레인", "게이트" 및 "소스" 는 BJT들과 같은 다른 3-단자 상호컨덕턴스 디바이스들의 대응하는 노드들, 뿐만 아니라 MOSFET들과 관련된 용어들의 종래의 의미 양자를 포함할 수도 있다.
본 명세서 및 청구범위에서, 엘리먼트가 다른 엘리먼트에 "접속" 또는 커플링" 되는 것으로서 지칭될 때, 이것은 다른 엘리먼트에 직접 접속 또는 커플링될 수 있거나, 중개 엘리먼트가 존재할 수도 있다. 반대로, 엘리먼트가 다른 엘리먼트에 "직접 접속" 또는 직접 커플링" 되는 것으로 지칭될 때, 중개 엘리먼트가 존재하지 않는다.
당업자는, 정보 및 신호들이 임의의 다양한 다른 기술들 및 기법들을 사용하여 표현될 수도 있다는 것을 이해할 것이다. 예를 들어, 상기 설명 전반적으로 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은, 전압, 전류, 전자기파, 자기장 또는 자기 입자, 광학장 또는 광 입자, 또는 이들의 임의의 조합으로 표현될 수도 있다.
또한, 당업자는 본 명세서에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록, 모듈, 회로 및 알고리즘 단계가 전자 하드웨어, 컴퓨터 소프트웨어, 또는 양자의 조합으로서 구현될 수도 있다는 것을 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환성을 명확히 예시하기 위해서, 다양한 예시적인 컴포넌트, 블록, 모듈, 회로, 및 단계들이 그들의 기능성 측면에서 일반적으로 상술되었다. 이러한 기능성이 하드웨어 또는 소프트웨어로서 구현되는지 여부는 전체 시스템에 부여된 설계 제약 및 특정 애플리케이션에 의존한다. 당업자는 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수도 있지만, 이러한 구현 결정이 본 발명의 예시적인 실시형태들의 범위로부터 벗어나는 것으로 해석되어서는 안된다.
본 명세서에 개시된 예시적인 실시형태들과 관련하여 설명한 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 응용 주문형 집적 회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA) 또는 다른 프로그래머블 로직 디바이스, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 다르게는, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합, 예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 결합한 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성으로서 구현될 수도 있다.
본 명세서에 개시된 예시적인 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어, 프로세서에 의해 실행된 소프트웨어 모듈, 또는 이 둘의 조합으로 직접 구현될 수도 있다. 소프트웨어 모듈은 RAM (Random Access Memory), 플래시 메모리, ROM (Read Only Memory), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable Programmable ROM), 레지스터, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 당업계에 공지되어 있는 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체가 프로세서에 커플링되어서, 프로세서는 그 저장 매체로부터 정보를 판독할 수 있고 그 저장 매체에 정보를 기입할 수 있다. 다르게는, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 는 사용자 단말기에 상주할 수도 있다. 다르게는, 프로세서 및 저장 매체는 사용자 단말기에 개별 컴포넌트로서 상주할 수도 있다.
하나 이상의 실시형태들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 그 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터 판독가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 송신될 수도 있다. 컴퓨터 판독가능 매체는 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체를 모두 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한하지 않는 예로서, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드를 운반하거나 저장하기 위해 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 문맥이 컴퓨터 판독가능 매체를 적절히 지칭한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트드 페어, 디지털 가입자 라인 (DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 트위스트드 페어, DSL, 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술은 매체의 정의에 포함된다. 본 명세서에 사용된 바와 같이, 디스크 (disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이저 디스크, 광 디스크, DVD (digital versatile disc), 플로피 디스크 및 블루레이 디스크를 포함하며, 여기서, 디스크 (disk) 는 일반적으로 데이터를 자기적으로 재생하지만, 디스크 (disc) 는 일반적으로 데이터를 레이저로 광학적으로 재생한다. 상기의 조합이 또한 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
개시된 예시적인 실시형태들의 이전의 설명은 당업자가 본 발명을 제조하거나 사용할 수 있게 하기 위해 제공된다. 이들 예시적인 실시형태들에 대한 다양한 변형이 당업자에게 쉽게 명백할 것이고, 본 명세서에 정의된 일반적인 원리는 본 발명의 사상 또는 범위에서 벗어남 없이 다른 예시적인 실시형태에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 나타낸 예시적인 실시형태들로 제한되는 것으로 의도된 것이 아니라, 본 명세서에 개시된 원리들 및 신규한 특징들과 일치하는 최광의 범위를 부여하려는 것이다.

Claims (23)

  1. 입력 전압을 증폭하여 단일 종단 (single-ended) 출력 전압을 생성하는 방법으로서,
    공통 게이트 출력 전압을 생성하기 위해 공통 게이트 증폭기를 사용하여 상기 입력 전압을 증폭하는 단계;
    공통 소스 출력 전압을 생성하기 위해 공통 소스 증폭기를 사용하여 상기 입력 전압을 증폭하는 단계; 및
    상기 단일 종단 출력 전압을 생성하기 위해 차이 블록을 사용하여 상기 공통 게이트 출력 전압과 상기 공통 소스 출력 전압 사이의 차이를 생성하는 단계를 포함하는, 단일 종단 출력 전압을 생성하는 방법.
  2. 제 1 항에 있어서,
    상기 차이를 생성하는 단계는,
    상기 공통 게이트 출력 전압을 제 1 차동 트랜지스터의 게이트에 커플링하는 단계; 및
    상기 공통 소스 출력 전압을 상기 제 1 차동 트랜지스터의 소스에 커플링하는 단계를 더 포함하고,
    상기 단일 종단 출력 전압은 상기 제 1 차동 트랜지스터의 드레인에 커플링되는, 단일 종단 출력 전압을 생성하는 방법.
  3. 제 2 항에 있어서,
    상기 차이를 생성하는 단계는,
    상기 제 1 차동 트랜지스터의 상기 소스 이전에 상기 공통 소스 출력 전압에 캐스코딩 (cascode) 된 트랜지스터를 커플링하는 단계를 더 포함하는, 단일 종단 출력 전압을 생성하는 방법.
  4. 제 2 항에 있어서,
    상기 차이를 생성하는 단계는,
    상기 공통 게이트 출력 전압을 제 2 차동 트랜지스터의 게이트에 커플링하는 단계로서, 상기 제 2 차동 트랜지스터는 상기 제 1 차동 트랜지스터에 대해 상보적이고, 상기 제 2 차동 트랜지스터의 드레인은 상기 제 1 차동 트랜지스터의 상기 드레인에 커플링되는, 상기 공통 게이트 출력 전압을 제 2 차동 트랜지스터의 게이트에 커플링하는 단계; 및
    상기 공통 소스 출력 전압을 상기 제 1 차동 트랜지스터의 상기 소스에 커플링하는 단계를 더 포함하는, 단일 종단 출력 전압을 생성하는 방법.
  5. 제 1 항에 있어서,
    상기 차이를 생성하는 단계는,
    상기 공통 게이트 출력 전압을 제 1 차동 트랜지스터의 소스에 커플링하는 단계; 및
    상기 공통 소스 출력 전압을 상기 제 1 차동 트랜지스터의 게이트에 커플링하는 단계를 포함하고,
    상기 단일 종단 출력 전압은 상기 제 1 차동 트랜지스터의 드레인에 커플링되는, 단일 종단 출력 전압을 생성하는 방법.
  6. 제 1 항에 있어서,
    상기 공통 게이트 출력 전압을 차동 쌍의 제 1 차동 트랜지스터의 게이트에 커플링하는 단계로서, 상기 차동 쌍은 상기 제 1 차동 트랜지스터의 소스에 커플링된 소스를 갖는 제 2 차동 트랜지스터를 더 포함하고, 상기 차동 쌍은 상기 제 1 차동 트랜지스터 및 상기 제 2 차동 트랜지스터의 드레인들에 커플링된 각각의 부하들을 더 포함하고, 상기 차동 쌍은 테일 전류원 (tail current source) 을 더 포함하는, 상기 공통 게이트 출력 전압을 차동 쌍의 제 1 차동 트랜지스터의 게이트에 커플링하는 단계;
    상기 공통 소스 출력 전압을 상기 제 2 차동 트랜지스터의 게이트에 커플링하는 단계; 및
    상기 제 1 차동 트랜지스터 및 상기 제 2 차동 트랜지스터의 상기 드레인들 사이의 차동 전압을 상기 단일 종단 출력 전압으로 변환하는 단계를 포함하는, 단일 종단 출력 전압을 생성하는 방법.
  7. 제 1 항에 있어서,
    상기 공통 게이트 증폭기를 사용하여 입력 전압을 증폭하는 단계는, 상기 입력 전압을 공통 게이트 트랜지스터의 소스에 커플링하는 단계를 포함하고, 상기 공통 게이트 트랜지스터의 상기 소스는 소스 임피던스에 더 커플링되고, 상기 공통 게이트 트랜지스터의 드레인은 부하 임피던스에 더 커플링되는, 단일 종단 출력 전압을 생성하는 방법.
  8. 제 7 항에 있어서,
    상기 부하 임피던스는 인덕터를 포함하고, 상기 소스 임피던스는 인덕터를 포함하는, 단일 종단 출력 전압을 생성하는 방법.
  9. 제 1 항에 있어서,
    상기 공통 소스 증폭기를 사용하여 입력 전압을 증폭하는 단계는,
    상기 입력 전압을 제 1 공통 소스 트랜지스터의 게이트에 커플링하는 단계로서, 상기 제 1 공통 소스 트랜지스터의 드레인은 제 2 공통 소스 트랜지스터의 드레인에 커플링되고, 상기 제 2 공통 소스 트랜지스터는 상기 제 1 공통 소스 트랜지스터에 대해 상보적인, 상기 입력 전압을 제 1 공통 소스 트랜지스터의 게이트에 커플링하는 단계; 및
    상기 입력 전압을 상기 제 2 공통 소스 트랜지스터의 게이트에 커플링하는 단계를 포함하는, 단일 종단 출력 전압을 생성하는 방법.
  10. 제 1 항에 있어서,
    상기 공통 소스 증폭기를 사용하여 입력 전압을 증폭하는 단계는, 캐스코딩된 트랜지스터를 사용하여 상기 공통 소스 증폭기의 출력을 버퍼링하는 단계를 포함하는, 단일 종단 출력 전압을 생성하는 방법.
  11. 입력 전압을 증폭하여 단일 종단 출력 전압을 생성하는 장치로서,
    공통 게이트 출력 전압을 생성하기 위해 상기 입력 전압을 증폭하도록 구성된 공통 게이트 증폭기;
    공통 소스 출력 전압을 생성하기 위해 상기 입력 전압을 증폭하도록 구성된 공통 소스 증폭기; 및
    상기 단일 종단 출력 전압을 생성하기 위해 상기 공통 게이트 출력 전압과 상기 공통 소스 출력 전압 사이의 차이를 생성하도록 구성된 차이 블록을 포함하는, 단일 종단 출력 전압을 생성하는 장치.
  12. 제 11 항에 있어서,
    상기 차이 블록은,
    제 1 차동 트랜지스터를 포함하고, 상기 제 1 차동 트랜지스터의 게이트는 상기 공통 게이트 출력 전압에 커플링되고, 상기 제 1 차동 트랜지스터의 소스는 상기 공통 소스 출력 전압에 커플링되고, 상기 단일 종단 출력 전압은 상기 제 1 차동 트랜지스터의 드레인에 커플링되는, 단일 종단 출력 전압을 생성하는 장치.
  13. 제 12 항에 있어서,
    상기 차이 블록은,
    상기 공통 소스 출력 전압과 상기 제 1 차동 트랜지스터의 상기 소스 사이에 커플링되는 캐스코딩된 트랜지스터를 더 포함하는, 단일 종단 출력 전압을 생성하는 장치.
  14. 제 12 항에 있어서,
    상기 차이 블록은,
    상기 제 1 차동 트랜지스터에 대해 상보적인 제 2 차동 트랜지스터를 더 포함하고, 상기 제 2 차동 트랜지스터의 드레인은 상기 제 1 차동 트랜지스터의 상기 드레인에 커플링되어 있고, 상기 공통 게이트 출력 전압은 상기 제 2 차동 트랜지스터의 게이트에 커플링되고, 상기 공통 소스 출력 전압은 상기 제 2 차동 트랜지스터의 소스에 커플링되는, 단일 종단 출력 전압을 생성하는 장치.
  15. 제 11 항에 있어서,
    상기 차이 블록은,
    제 1 차동 트랜지스터를 포함하고, 상기 공통 게이트 출력 전압은 상기 제 1 차동 트랜지스터의 소스에 커플링되고, 상기 공통 소스 출력 전압은 상기 제 1 차동 트랜지스터의 게이트에 커플링되고, 상기 단일 종단 출력 전압은 상기 제 1 차동 트랜지스터의 드레인에 커플링되어 있는, 단일 종단 출력 전압을 생성하는 장치.
  16. 제 11 항에 있어서,
    상기 차이 블록은,
    제 1 차동 트랜지스터 및 제 2 차동 트랜지스터를 포함하는 차동 쌍으로서, 상기 공통 게이트 출력 전압은 상기 제 1 차동 트랜지스터의 게이트에 커플링되고, 상기 공통 소스 출력 전압은 상기 제 2 차동 트랜지스터의 게이트에 커플링되고, 상기 차동 쌍은 상기 제 1 차동 트랜지스터 및 상기 제 2 차동 트랜지스터의 드레인들에 커플링된 각각의 부하들을 더 포함하고, 상기 차동 쌍은 테일 전류원을 더 포함하는, 상기 차동 쌍; 및
    상기 제 1 차동 트랜지스터 및 상기 제 2 차동 트랜지스터의 상기 드레인들 사이의 차동 전압을 상기 단일 종단 출력 전압으로 변환하도록 구성된 차동 - 단일 종단 컨버터를 포함하는, 단일 종단 출력 전압을 생성하는 장치.
  17. 제 11 항에 있어서,
    상기 공통 게이트 증폭기는 공통 게이트 트랜지스터, 소스 임피던스, 및 부하 임피던스를 포함하는, 단일 종단 출력 전압을 생성하는 장치.
  18. 제 17 항에 있어서,
    상기 부하 임피던스는 인덕터를 포함하고, 상기 소스 임피던스는 인덕터를 포함하는, 단일 종단 출력 전압을 생성하는 장치.
  19. 제 11 항에 있어서,
    상기 공통 소스 증폭기는,
    제 1 공통 소스 트랜지스터로서, 상기 제 1 공통 소스 트랜지스터의 게이트는 상기 입력 전압에 커플링되어 있는, 상기 제 1 공통 소스 트랜지스터; 및
    상기 제 1 공통 소스 트랜지스터에 대해 상보적인 제 2 공통 소스 트랜지스터로서, 상기 제 1 공통 소스 트랜지스터의 드레인은 상기 제 2 공통 소스 트랜지스터의 드레인에 커플링되고, 상기 제 2 공통 소스 트랜지스터의 게이트는 상기 입력 전압에 커플링되는, 상기 제 2 공통 소스 트랜지스터를 포함하는, 단일 종단 출력 전압을 생성하는 장치.
  20. 제 11 항에 있어서,
    상기 공통 소스 증폭기는 캐스코딩된 트랜지스터를 더 포함하는, 단일 종단 출력 전압을 생성하는 장치.
  21. 입력 전압을 증폭하여 단일 종단 출력 전압을 생성하는 장치로서,
    공통 게이트 출력 전압을 생성하기 위해 상기 입력 전압을 증폭하는 수단;
    공통 소스 출력 전압을 생성하기 위해 상기 입력 전압을 증폭하는 수단; 및
    상기 단일 종단 출력 전압을 생성하기 위해 상기 공통 게이트 출력 전압과 상기 공통 소스 출력 전압 사이의 차이를 생성하는 수단을 포함하는, 단일 종단 출력 전압을 생성하는 장치.
  22. 제 21 항에 있어서,
    상기 차이를 생성하는 수단은,
    제 1 차동 트랜지스터를 포함하고, 상기 제 1 차동 트랜지스터의 게이트는 상기 공통 게이트 출력 전압에 커플링되고, 상기 제 1 차동 트랜지스터의 소스는 상기 공통 소스 출력 전압에 커플링되고, 상기 단일 종단 출력 전압은 상기 제 1 차동 트랜지스터의 드레인에 커플링되는, 단일 종단 출력 전압을 생성하는 장치.
  23. 무선 통신용 디바이스로서,
    TX LO 신호 생성기, 적어도 하나의 기저대역 TX 증폭기, 상기 TX LO 신호 생성기 및 상기 적어도 하나의 기저대역 TX 증폭기에 커플링된 업컨버터, 상기 업컨버터의 출력에 커플링된 TX 필터, 상기 TX 필터에 커플링된 전력 증폭기 (PA), RX LO 신호 생성기, RX 필터, 상기 RX LO 신호 생성기 및 상기 RX 필터에 커플링된 다운컨버터, 상기 RX 필터에 커플링된 저잡음 증폭기 (LNA), 및 상기 PA 및 상기 LNA 에 커플링된 듀플렉서를 포함하고, 상기 LNA 는 단일 종단 출력 전압을 생성하기 위해 상기 듀플렉서의 출력 전압을 증폭하고,
    상기 LNA 는,
    공통 게이트 출력 전압을 생성하기 위해 상기 듀플렉서의 상기 출력 전압을 증폭하도록 구성된 공통 게이트 증폭기;
    공통 소스 출력 전압을 생성하기 위해 상기 듀플렉서의 상기 출력 전압을 증폭하도록 구성된 공통 소스 증폭기; 및
    상기 단일 종단 출력 전압을 생성하기 위해 상기 공통 게이트 출력 전압과 상기 공통 소스 출력 전압 사이의 차이를 생성하도록 구성된 차이 블록을 포함하는, 무선 통신용 디바이스.
KR1020117024552A 2009-03-19 2010-03-18 단일 종단 출력 전압 생성 방법 및 장치 KR101351179B1 (ko)

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