JP2022530324A - ノイズ除去を備えた広帯域の低ノイズ増幅器 - Google Patents

Abstract

低ノイズ増幅器は、０．５ＧＨｚ～５０ＧＨｚの周波数範囲にわたって低ノイズ指数および動作を提供するために、必須のノイズ除去を有している。増幅器は、入力信号を増幅するとともに、増幅された信号および増幅されたノイズが、それぞれ対応する入力と位相がずれ、同相であるとともに、ノイズを増幅する。周波数に対して非線形であるフィードバック回路は、一定の増幅を可能にする。加算回路は、加算される２つの結合されたノイズ信号が互いに１８０度位相がずれているので、増幅された信号と除去されるノイズとを組み合わせる。任意の二次増幅段階は、追加の増幅を提供する。好ましくは、増幅器、補助増幅器、および加算装置は、周波数範囲にわたるインピーダンス安定化を備えたＳＯＩ基板上に配置されたＣＭＯＳトランジスタを利用する。

Description

本出願は、２０１９年４月３０日に出願された米国特許出願第１６／３９９，５９９号の一部継続出願であり、「Low Noise Amplifier With Noise Cancellation」と題する。

本発明はノイズ除去を備えた広帯域の低ノイズ増幅器に関する。

本発明の実施形態は、ノイズ除去を有する低ノイズ増幅器に関し、ミリ波周波数での信号の増幅および超広帯域ＣＭＯＳ用途のための半導体装置としての実装に適しているが、これらに限定されない。

不要な信号の存在を最小限に抑えるために、特に低周波電子装置において、除去技術が採用されてきた。例えば、望ましくない信号の大きさを最小限に抑えるために、望ましくない信号と１８０°位相がずれている望ましくない信号のレプリカを、望ましくない信号に結合または追加することができる。レプリカ信号が正確に１８０°位相がずれており、望ましくない信号と等しい大きさを有する「完全である」条件下では、これらの信号を一緒に加算すると、実質的に全除去となる。

上述の技術を用いた不要な信号の除去は、より高いマイクロ波周波数およびミリ波周波数で、はるかに困難になる。除去される信号と等しい大きさだけでなく、完全な１８０°の位相関係を維持する上での課題のために、「完全である」レプリカ信号をより高い周波数で生成することはますます困難になる。除去される信号が増幅器と関連している場合、特に増幅器が高周波の実質的な範囲にわたって動作する場合には、さらに多くの課題が存在する。

本発明の実施形態の目的は、ノイズ除去を備えた低ノイズ増幅器、特にこれに限定されないが、低ノイズ指数を提供しながら、約０．５ＧＨｚから十分なミリ波周波数までの極めて広い範囲にわたって動作する増幅器の必要性を満たすことである。

低ノイズ増幅器の例示的な実施形態は、０．５ＧＨｚ～５０ＧＨｚの周波数範囲にわたって低ノイズ指数および動作を提供するために、必須のノイズ除去を有する。半導体増幅器は、入力信号を増幅するとともに、増幅された信号および増幅されたノイズが、それぞれ対応する入力と位相がずれ、位相が同相であるとともに、ノイズを増幅する。周波数に対して非線形であるフィードバック回路は、周波数範囲にわたって一定の増幅を可能にする。補助半導体増幅器は、同じ入力を増幅し、増幅された信号および増幅されたノイズを生成し、両方とも入力に対して位相がずれる。加算回路は、補助増幅器が増幅器と同じ量の増幅を提供し、加算される増幅されたノイズ信号が互いに１８０度位相がずれているので、これらの増幅された信号の全てをノイズ成分が除去されるように組み合わせる。任意の二次増幅段階は、追加の増幅を提供する。好ましくは、増幅器、補助増幅器、および加算装置は、周波数範囲にわたるインピーダンス安定化を備えたＳＯＩ基板上に配置されたＣＭＯＳトランジスタを利用する。

本発明の例示的な実施形態の特徴は、説明、特許請求の範囲、および添付の図面から明らかになる。

本発明の実施形態によるノイズ除去を備えた低ノイズ増幅器の概念を示す簡略概略図である。 本発明の一実施形態によるノイズ除去を備えた低ノイズ増幅器の一実施形態の概略図である。 ４５ｎｍの１２ ＳＩＯ（絶縁体上のシリコン）を使用する７２μｍのＣＭＯＳ半導体装置について予想されるノイズ指数および利得を示すグラフである。 ミリ波周波数での動作に適した、本発明の一実施形態によるノイズ除去を備えた低ノイズ増幅器のより詳細な概略図である。 装置抽出の前後にそれぞれ図５に示す実施形態についてのノイズ指数のグラフである。 装置抽出の前後にそれぞれ図５に示す実施形態についてのノイズ指数のグラフである。 図５に示される実施形態について、４０～６０ＧＨｚのミリメートル周波数範囲にわたる利得および入力出力リターンロスを示すグラフである。 図５に示す実施形態に関連する３次歪みを示すグラフである。 広範囲の周波数にわたる動作に適したノイズ除去を備えた低ノイズ増幅器の概略図である。 方程式を含む説明の理解を助けるために、低ノイズ増幅器の簡略化された概略図である。 示された広範囲の周波数にわたって、図９Ａに示された実施形態の利得および入力出力リターンロスを示すグラフである。 示された広範囲の周波数にわたって、図９Ａに示された実施形態のノイズ指数を示すグラフである。 図９Ａに示す実施形態に関連する３次歪みを示すグラフである。 広範囲の周波数にわたって増加した利得を提供するのに適したさらなる増幅段を含むノイズ除去を備えた低ノイズ増幅器の概略図である。 図１３に示す実施形態の利得および入力出力リターンロスを示すグラフである。 示された広範囲の周波数にわたって、図１３に示された実施形態のノイズ指数を示すグラフである。 図１３に示す実施形態に関連する３次歪みを示すグラフである。

本発明の実施形態の１つの態様は、ノイズ除去を達成するために二次増幅段と信号加算を利用することによって、ＬＮＡの第１増幅段に付随するノイズに対するノイズ除去を提供することによって、ＬＮＡ回路の出力におけるノイズは、主に、二次増幅段と加算段に付随するノイズのみによって決定されるという認識にある。二次段および加算段は、ミリ波動作周波数においても非常に低いノイズ指数を達成するように選択および構成することができる。

０．５ＧＨｚ～５０ＧＨｚの動作範囲を有する実施形態の別の態様は、ノイズフィードバック信号に関連する利得が広範囲の周波数にわたって実質的に一定のままであるように、ノイズ除去に関与する能動装置に関連する固有の寄生静電容量、例えば、入力静電容量Ｃ_ｇｓ、Ｃ_ｄｓおよびＣ_ｇｄを考慮に入れるべきであるという認識にある。これは、広範囲の周波数にわたってノイズ除去フィードバック信号に対して実質的に平坦／一定の利得を維持するために寄生静電容量の影響を補償するノイズ除去フィードバック経路内の周波数依存回路を利用することによって達成される。

図１は、本発明の実施形態１００によるノイズ除去を備えた低ノイズ増幅器の概念を示す簡略化された概略図を示す。共通ソーストランジスタ１０５は、その出力Ｙが加算段１１０の１つの入力に結合された増幅段を提供する。また、トランジスタ１０５への入力Ｘは、その出力が加算段１１０の他方の入力に接続されている反転増幅器１１５への入力を提供する。抵抗Ｒ_ｓは入力信号源の抵抗を表し、抵抗Ｒはフィードバック抵抗であり、その結果、増幅段によって与えられる増幅は、Ｙ＝Ｘ＊（１－ｇ_ｍ＊Ｒ）となる。ノードＸからノードＹまでのノイズ増幅率は、１＋Ｒ／Ｒ_ｓである。

ｇ_ｍ＊Ｒが１より大である場合、Ｘにおける入力信号電圧Ｖ_ｒｆは、増幅され、そしてＶ_ｒｆ電圧と１８０°位相がずれているＹにおける電圧を提供するために増幅される。電圧Ｖ_ｎは、トランジスタ１０５の入出力において同じ位相を有するノイズ電圧を表す。増幅器１１５によって提供される１８０°の位相反転は、増幅器１１５によって反転された信号Ｖ_ｒｆがＹにおける信号Ｖ_ｒｆと同じ位相を有し、したがって、信号は同相であり、加算器１１０のアウトプットにおいて大きさが加算される。しかしながら、増幅器１１５によって提供される１８０°位相反転は、ＸからのノイズＶ_ｎが増幅され、増幅器１１５の出力におけるＹでのノイズと１８０°位相がずれる結果となる。したがって、加算回路１１０で結合されるノイズ信号は、加算回路１１０の出力で減算される、すなわち逆の大きさで位相がずれる。ノイズ除去を最大にするために、増幅器１１５によって提供される増幅は、増幅器１１５の出力で提供されるノイズの大きさがＹでのノイズと同じ大きさであるが逆位相であるように、－（１＋Ｒ／Ｒ_ｓ）であるべきである。入力増幅段１０５のノイズが除去されると、次いで、全体回路のノイズは、二次段、増幅器１１５、および加算回路１１０のノイズによってのみ実質的に決定される。加算回路１１０は、３つの抵抗器の「Ｙ」接続であってもよく、または、２つの信号経路を組み合わせるために、例えばトランジスタのような能動装置を使用してもよい。

図２は、本発明によるノイズ除去を備えた低ノイズ増幅器の実施形態２００のより詳細な概略図を示す。実施例２００では、実施例１００について説明したのと同じノイズ除去の基本原理が利用される。整合増幅器Ｑ１Ｂは、増幅段を形成するために増幅器Ｑ１Ａと連動して動作する抵抗性フィードバックインバータとして実装される。増幅器段の全トランスコンダクタンス利得はｇ_ｍ＝ｇ_{ｍ．ｎｍｏｓ}＋ｇ_{ｍ．ｐｍｏｓ}、すなわちＱ１ＡとＱ１Ｂの利得の合計である。物理的に実現される装置のサイズが増大するにつれて、ドレイン‐ソース間抵抗Ｒ_ｄｓが減少し、これによりノイズ信号がチャンネル内に漏れて戻り、除去されないことに注意すべきである。さらに、両方の能動入力増幅装置は、入力寄生静電容量を示し、その結果、周波数依存性のノイズ信号漏洩が生じる。

結合された二次段および加算器２０５は、カスコード共通ソース増幅器Ｑ２ＡおよびＱ２Ｂの上部にソースフォロワＱ３として実装される。ノイズ電圧利得Ａ（＝－（１＋Ｒ／Ｒ_ｓ））は、－ｇ_ｍ２Ａ／ｇ_ｍ３に等しい。したがって、Ｑ２Ｂのドレインから来るノイズ信号の大きさがＱ３のソースから来るノイズ信号の大きさと同じになるように、Ｑ２Ａ装置は正しい利得を達成するためにＱ３のＡ倍の物理的なサイズにする必要がある。これは、増幅器Ｑ１Ａのドレインからの出力の利得が「Ａ」であることを意味している。Ｑ２ＡのサイズがＱ１ＡおよびＱ１Ｂのゲートでの入力静電容量よりも大きすぎると、Ｃ_ｇｓ２（Ｑ２Ａのゲートからソースの静電容量）が入力整合に影響するため、サイジングを考慮する必要がある。ソースフォロワＱ３よりもはるかに大きいので、共通ソースカスコード装置Ｑ２ＡおよびＱ２Ｂからの電流を操縦するのを助けるために、別個の電流源２１５を使用することができる。ハイパスフィルタ、キャパシタＣおよび抵抗Ｒ_ｈは、Ｑ３の入力ゲートに結合された増幅された信号をフィルタリングする。バイアス電圧は示されていないが、後述する実施形態を考慮すると当業者には明らかであろう。

図３は、示されるような周波数に対して０．８ｖおよび１０ｍＡで動作する４５ｎｍ １２ ＳＩＯ（絶縁体上シリコン）技術を使用する７２μｍＣＭＯＳ半導体装置について予想される、両方ともデシベルでのノイズ指数３０５および利得３１０を示すグラフを示す。ノイズ指数は、６０ＧＨｚで３ｄｂ未満、４０ＧＨｚで約２ｄｂ未満であり、より低い周波数でのそれよりも低いことに留意されたい。４０ＧＨｚでの最大利得は約１１ｄｂであり、６０ＧＨｚでほぼ１０ｄｂ以下に実質的に直線的に降下する。これは、本発明の実施形態における使用のための適合性を実証する。

図４は、ミリ波周波数の範囲、すなわち４０ＧＨｚ～６０ＧＨｚにわたる動作に適したノイズ除去を備えた低ノイズ増幅器の実施形態４００のより詳細な概略図を示す。実施形態４００は、実施形態２００と実質的に同様であり、同じ原理を使用して動作する。したがって、これらの実施形態間の相違のみが主に議論される。実施形態２００における５つの能動装置は、それぞれのトランジスタが対応する機能を実行する、実施形態４００における類似の回路位置において、それぞれの５つの装置Ｔ１～Ｔ５に対応する。整合ネットワーク４０５は、キャパシタＣ１とともに、入力整合ネットワークを形成し、信号源４０７とトランジスタＴ４およびＴ５によって提供される一次増幅段のゲートとの間のインピーダンス整合を提供する。同様に、キャパシタＣ２とともに整合ネットワーク４１０は、増幅された出力、すなわちトランジスタＴ３のソースと、抵抗ＲＬＯＡＤよって表されるような増幅された信号を受信するための次の段との間のインピーダンス整合を提供するために、出力整合ネットワークを形成する。例示的実施形態４００では、増幅器は、４０ＧＨｚ～６０ＧＨｚのミリメートル波動作に適している。ＤＣ供給電圧源４１５は、能動装置に電力を供給するために、図示のように提供される。理解されるように、トランジスタＴ２のゲートに付随するＤＣバイアス電圧源４２０は、トランジスタＴ２を動作の活性線形領域にバイアスするために適切なＤＣ電圧に設定されるであろう。

実施形態４００は、電流源４２５と、ミリメートル波長（ＭＭＷ）周波数での広帯域動作を強化する入出力整合ネットワーク４０５および４１０との実装を提供する。２０ＧＨｚ範囲の動作を持つＭＭＷ応用のための成功したノイズ除去（ＮＣ）ＬＮＡは挑戦的である。補助増幅器Ｔ１／Ｔ３の利得選択は、入力段Ｔ４／Ｔ５におけるノイズ信号の電圧増幅比に基づくことが好ましい。重大な段間インピーダンス不整合またはノイズ電流漏れが存在する場合、入力段からのノイズの効果的な除去は出力において生じない。しかしながら、ギガヘルツ周波数での整合ネットワークの実施は、寄生を加えるなどの複雑さを提供する。例えば、インダクタは、一般に、ＣＭＯＳ技術で実装されるインダクタと同様に、インダクタ自体のインダクタンスおよび寄生静電容量の値に基づく自己共振周波数（ＳＲＦ）を示す。また、インダクタに関連する抵抗損失もある。これらの要因は、動作の帯域幅（ＢＷ）に悪影響を及ぼす可能性がある。これらの考慮から、入力増幅段の利得は、補助増幅器の無負荷利得よりも、例えば５倍高いことが好ましい。これは、補助増幅器の利得（すなわち、｜１＋Ｒ／Ｒ_ｓ｜＞ｇ_ｍ２／ｇ_ｍ３）よりも実質的に大きいＲ／Ｒ_ｓ比（例：５倍以上）を選択することで実現できる。Ｔ１とＴ２は同じサイズであるため、利得（ｇ_ｍ１／ｇ_ｍ３）＝（ｇ_ｍ２／ｇ_ｍ３）となる。入力段利得を高くすると、ノイズが入力段利得によってスケールダウンされるため、フィードバック抵抗Ｒのノイズ寄与も小さくなる。

入力段とフィードバック抵抗のノイズ寄与が今度は最小化されるので、出力段（補助増幅器プラス加算器）に関連するノイズが全体のＬＮＡノイズを支配することになる。ｇ_ｍ１およびｇ_ｍ２を増加させることは、より高い出力段利得をもたらし、それによってノイズを減少させることができる。これを達成する１つの方法は、外部電流源からの電流をステアリングすることである。トランジスタＴ１およびＴ２は、トランジスタＴ３よりも高いｇｍ値を有するので、トランジスタＴ１およびＴ２は、トランジスタＴ３を通る電流に干渉することなく、より多くのＤＣ電流を運ぶことができる。したがって、外部電流源を使用して、トランジスタＴ１およびＴ２のみに電流を供給することができる。補助増幅器から十分な絶縁を提供しない単純な電流源は、ＭＭＷ周波数でのノイズ性能と周波数応答を劣化させる結果となる。これを克服するために、トランジスタＴ６～Ｔ９およびバイパスキャパシタＣ５を有するカスコード電流源４２５が、補助増幅器への望ましくない負荷効果を低減するために使用される。

追加の拡張は、拡張された帯域幅にわたるＭＭＷ周波数でのより効果的な動作を支援する。具体的には、インダクティブデジェネレーションを出力段に組み込み、ノイズ低減を強化する。例えば、Ｔ１のソースと直列のインダクタＬ３および増幅段内部入力静電容量Ｃ_ｇｓと直列のインダクタＬ１を使用すると、周波数帯域幅の大部分にわたって所望の実際の入力インピーダンスが得られる。Ｌ３によるインダクティブデジェネレーションの使用は、広い周波数範囲にわたって改善された性能をもたらす。Ｌ３の適切な選択は、片手での入力インピーダンスと広帯域整合とノイズ係数（ＮＦ）性能の間のバランスである。共通ゲートトランジスタＴ２のＴ３のソースとドレインの間にインダクタＬ４を挿入することにより、寄生低減技術を補助増幅器に適用することができる。これは、Ｔ３については全体の直列静電容量Ｃ_ｇｓを、Ｔ２についてはＣ_ｄｓを除去／低減する効果を有する。装置のサイズおよび寄生静電容量Ｌ４に基づいて選択された値を有するインダクタＬ４は、Ｔ２とＴ３との間の整合を実現するのに役立ち、その結果、最適な電流が流れ、システム内の利得が増加する。事実上、インダクタＬ４は、容量性の高い出力インピーダンス（Ｔ２のドレインを見ると）を、２つのトランジスタ間により効果的に電流が流れる、より低いインピーダンス値に変換する。この補正は、より高い利得の結果として周波数の安定性が損なわれず、出力リターンロスも損なわれないように最適化されることが好ましい。例えば、４５ｎｍの１２ＳＯＩ技術の場合、装置のサイズＴ１／Ｔ２に応じて、Ｌ４は、低電力用途の場合、８０～１５０ｐＨの範囲とすることができる。副段負荷効果の実績としてノイズ指数をさらに低減するために、数キロオームのゲート抵抗Ｒ_ｈが使用される。Ｔ４／Ｔ５のドレインとＴ３のＣ_ｇｓの間の直列静電容量とゲート抵抗Ｒ_ｈの組合せは、ハイパスフィルタを形成する。ハイパスフィルタは、希望する動作周波数範囲の低周波数を設定する。ＭＭＷ応用のために、１ピコファラドの分数の低損失キャパシタ値を使用することができる。

インダクタは、特にＭＭＷ周波数でのインピーダンス整合において重要であり、それらのインダクタンス値、Ｑ係数、およびＳＲＦに対して特性化されることが好ましい。すべてのインダクタは、好ましくは、４０ＧＨｚ～６０ＧＨｚの範囲で増幅器を動作させるために、１００ＧＨｚを超えるＳＲＦを示す必要がある。さらに、ＳＯＩ技術におけるインダクタは、バルクシリコンで実装されるインダクタと比較して、より少ないオーム損失を被ることが期待される。

動作周波数およびＢＷをさらに高めるために、広帯域入力整合ネットワーク４０５が使用されるべきである。入力および出力ＤＣブロッキングキャパシタＣ１、Ｃ２は、好ましくは、入力および出力整合ネットワークの一部として組み込まれる。これは、これらのキャパシタがＭＭＷ周波数では典型的に小さく、例えば１ｐＦ未満であり、寄生および損失がより小さくなるので好ましい。分路インダクタ（Ｌ２＝１０６ｐＨ）、直列インダクタ（Ｌ１＝１００ｐＨ）、および分路キャパシタ（Ｃ４＝２６．５×１０^－１５ファラド）の組合せは、電源インピーダンスへの広帯域インピーダンス変換を提供する。

図５および図６は、装置抽出の前後にそれぞれ図５に示す実施例についてのノイズ図のグラフ５００および６００である。装置抽出は、装置の集積回路レイアウトに続いて、装置の種々のノードにおける抵抗、静電容量、およびインダクタンスを決定する。それは、装置の実際に実現可能な挙動をより良く予測する。図６に示すように、抽出を行い、すべての有意なノードにおける装置静電容量および抵抗を計算した。図示のように、４０ＧＨｚから６０ＧＨｚまでの２０ＧＨｚ以上の３ｄＢのＮＦまたはそれ以下が達成される。

図７は、図５に示される実施形態についての、４０～６０ＧＨｚのミリメートル周波数範囲にわたる利得７０５、入力リターンロス７１０、および出力リターンロス７１５を示すグラフ７００である。

図８は、図５に示された実施形態に関連する３次歪みについてのシミュレートされた２トーン試験の結果を表示するグラフ８００である。グラフ８００は、典型的な２階調テストのプロットである。増幅器の入力に二つの周波数信号ｆ１とｆ２（周波数間隔０．５ＧＨｚのもの）が注入される。信号ｆ１，ｆ２のパワーを増加させ、増幅器の出力でｆ１信号、ｆ２信号、２ｆ１－ｆ２，２ｆ２－ｆ１における歪み結果のパワーを測定する。出力三次相互変調積（ＯＩＰ３、Ｏｕｔｐｕｔ Ｔｈｉｒｄ－ｏｒｄｅｒ Ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ Ｐｒｏｄｕｃｔ）は、外挿された電力線傾斜８０５と８１０の交差から達成される。８０５および８１０の直線勾配は、それぞれ１および３である。ＯＩＰ３に対する１５ｄＢｍの予測値は、ＭＭＷ周波数での低電力応用に対して非常に良好である。

付加的線形化技術は、ＮＦと入力整合、例えばデリバティブ重合せ（ＤＳ、Ｄｅｒｉｖａｔｉｖｅ Ｓｕｐｅｒｐｏｓｉｔｉｏｎ）に悪影響を及ぼすことなく、ＮＣＬＮＡ回路に適用できる。ＤＳは、入力増幅段におけるＴ４／Ｔ５の相補的性質を利用する。ＰＭＯＳ（Ｔ５）およびＮＭＯＳ（Ｔ４）のゲートに異なるバイアスをかけることによって、および／またはＴ４対Ｔ５の個々の物理的サイズを調整することによって、両方の装置Ｔ４／Ｔ５が共通のドレイン電流を共有するので、位相がずれた非線形相互コンダクタンス係数（Ｉｄ対Ｖｇｓの３次導関数）が生成され、加算後に除去される。これは、ドレイン電流内の三次非線形性係数の低減の判定として、更なる入力三次相互変調積（ＩＩＰ３）改善をもたらす。５ｄＢｍをはるかに超えるＩＩＰ３が、上記の線形化技術を用いて達成可能である。トランジスタＴ４、Ｔ５およびＴ１は、図４に示されるように共通のゲート電圧を共有するが、Ｔ１トランジスタのＴ４／Ｔ５へのＡＣのみの結合を提供すること（例えば、直列キャパシタを使用すること）は、ＤＳ線形化を強化することができる。これは、もちろん、独立したゲートバイアス電圧をＴ１ゲートに与えるためにバイアス抵抗／回路の追加を必要とするであろう。

図９Ａは、周波数０．５ＧＨｚ～４０ＧＨｚにわたる低ノイズ動作に適したノイズ除去を備えた低ノイズ増幅器９００の概略図を示す。この例示的実施形態は、この範囲の周波数で利用可能なその低ノイズ指数および利得、および相対的な低コストのために選択された１２ ＳＯＩ ４５ｎｍ ＣＭＯＳ技術を利用する。低ノイズ増幅器９００は、増幅器４００と実質的に類似しているので、この回路の説明は、増幅器９００と増幅器４００との間の差に集中するであろう。図２に関してより詳細に説明するように、増幅器４００の抵抗Ｒは、ノイズ信号の増幅を制御し、一定の利得係数を提供するフィードバック要素である。

能動装置の固有の入力静電容量であるＣ_{ｉｎｐｕｔ}またはＣ_ｉｎの存在は、入力インピーダンスが周波数に依存するので、ノイズ除去メカニズムに複雑さを加える。以下の説明は、インダクタＬ２が役立つ理由を説明するためのものである。単一のフィードバック抵抗Ｒのみが使用される図２の回路を参照する。入力インピーダンスは周波数によって変化するため、ノイズ増幅は周波数によって変化する。フィードバック装置の入力インピーダンスは、ほぼ次に等しいことが示され得る。
Ｚ_ｉｎ＝１／（ｇ_ｍ＋ＳＣ_ｉｎ）ここで、ｇ_ｍは装置相互コンダクタンスであり、Ｓ＝ｊω＝ｊ２πｆは一般に複素周波数である。

入力インピーダンスが反応性になると、入力静電容量にノイズ電流が流れ、周波数の増加に伴ってノイズ除去が不足する。従って、ノイズ電圧利得、即ち、Ｑ１Ａのドレインおよびゲートにおけるノードのノイズ電圧の比率は、以下に示すように、周波数に依存し、周波数が増加するにつれて増大する。

入力電圧利得（入力電圧に対するＱ1Aのゲートの電圧の比率）は、次式によって示されるように、周波数の増加と共に減少する。

上記の解析は、ノイズ除去が装置の寄生静電容量による周波数の増加と共に劣化することを示している。従って、ノイズ除去は超広帯域動作のために装置寄生を克服しなければならない。
図９Ａを参照すると、フィードバック回路９０５は、この能動増幅器に関連する寄生静電容量の影響を補償するために周波数によって変化する利得を提供し、その結果、同位相および同位相外のノイズ信号の最大除去を維持するために、実質的に一定のフィードバック利得が周波数範囲にわたってノイズ信号に適用される。例示的なフィードバック回路９０５は、抵抗器Ｒ１、抵抗器Ｒ２、およびインダクタＬ２を含む。周波数の範囲のより低い周波数では、インダクタＬ２は、抵抗Ｒ２にわたって非常に低いインピーダンスを提供し、その結果、抵抗Ｒ１が主に利得係数を決定する。周波数の範囲内で周波数が増加すると、インダクタＬ２のインピーダンスは増加し、その結果、利得係数は、抵抗Ｒ２とインダクタＬ２との並列の組み合わせで表されるインピーダンスと直列の抵抗Ｒ１によって決定される。これは、周波数の増加とともに正の利得スロープを生成するという影響を持っている。抵抗Ｒ１およびＲ２およびインダクタＬ２の値は、Ｑ１Ａに関連する寄生静電容量による利得のロールオフ／減少をオフセットする正の利得スロープを提供するように選択され、その結果、正味の効果は、極めて広い動作周波数範囲にわたって一定／平坦利得プロファイルを提供することである。インダクタＬ２は、動作の最高周波数を超える自己共振周波数を有するべきである。利得対周波数のスロープを変化させることを提供する他のフィードバック回路、例えば、キャパシタを有する回路、またはインダクタとキャパシタの組み合わせを利用することができる。

図９Ｂは、超広帯域動作のより詳細な数学的表現および説明が提示される、図９Ａの簡略版を提供する。ノイズ解析のために、Ｃ１は回路から除去され、Ｑ１ｂのノイズの寄与は無視されている。Ｌ１が存在すると、装置の入力静電容量が部分的に除去され、その結果、以下の式に示すように、より広い周波数にわたって、より良い入力整合条件と動作が得られる。

Ｌ１、Ｌ２、およびＲ２の存在は、ノードｘとｙの間の信号利得およびノイズ利得に対する新しい表現をもたらす。これらの方程式を調べると、利得伝達関数にゼロを効果的に挿入することにより、ノイズ漏れの低減と除去および信号利得の再成形と拡張が明らかになる。この付加的なゼロは、利得における上方への傾斜を提供する一方で、装置入力寄生静電容量およびミラー効果静電容量は、動作の帯域幅を減少させる傾向がある。ノイズ利得と信号利得の式を以下に示す。

ここで

そして

ここで、
Ｚ_Ｆ（ｊω）は、Ｒ１、Ｒ２、およびＬ２を含むＱ１ａフィードバックインピーダンスである。
Ｑ１ノイズ電流によるノードｘおよびｙのノイズ電圧の式は、次式で与えられる。

ここで
ｉ_ｎ１＝４ｋＴγｇ_ｍ１
ｋ＝１．３８ｘ１０^－２３Ｊ／Ｋはボルツマン定数
Ｔ＝ケルビン温度
ｇ_ｍ１＝Ｑ１ａの相互コンダクタンス
と

直流Ｖ_ｎｙでは、以下の期待される式まで減少することに注意する。

ノイズ除去の場合、補助増幅器の利得は周波数に依存し、次式で与えられる。

ＤＣにおける上記の利得は、以下の期待される式に減少することに留意されたい。

入力から出力までの全信号利得を決定するために、まず重ね合わせ原理を用いて出力信号Ｖ_ｏｕｔを決定する。

ここで

Ｚ_Ｏ２（ｓ）＝固有成分ｒ_Ｏ２とＣ_ｄｓ２を含むＱ２の出力インピーダンス
Ｖ_ｏｕｔ＝Ｖ_ｏｕｔ１＋Ｖ_ｏｕｔ２＝補助経路と主経路による出力の電圧の合計
Ｖ_ｘが存在しＶ_ｙ＝０の場合、Ｖ_ｏｕｔ＝Ｖ_ｏｕｔ１
Ｖ_ｙが存在しＶ_ｘ＝０の場合、Ｖ_ｏｕｔ＝Ｖ_ｏｕｔ２
合計信号利得は、以下のように書くことができる。

ここで

ｇ_ｍ１＝１／Ｒ_ｓの場合、信号利得は期待どおりに－Ｒ_１／Ｒ_ｓに減少することに注意する。
図９Ｂの回路の簡略化されたノイズ指数式は、次のように書くことができる。

ここで、

補助増幅器／加算器（ａｄｄｅｒ）回路のノイズは、以下のようにさらに簡略化されることができる。

ここで、

Ｃ_ｄｓ２＝Ｑ２のドレイン・ソース間の固有装置静電容量
ｒ０２、ｒ０３は，Ｑ２およびＱ３の固有抵抗である。
ｇ_ｍ２およびｇ_ｍ３は、Ｑ２およびＱ３トランジスタの相互コンダクタンスである。
インダクタンスＬとｇ_ｍ３を適切に選択することにより、補助増幅器／加算器のノイズを最小限に抑えることができることを示した。
さらに、信号利得Ａｖ_ｓｉｇは比率ｇ_ｍ２／ｇ_ｍ３に比例するので、ＮＦは全信号利得によって正規化されるので、この比率を増加することによって減少させることができる。
増幅器９００に関連する他の係数もまた、低ノイズ指数を有する例外的に広い帯域幅に寄与する。なお、キャパシタＣ２と抵抗ＲＢ１との組み合わせが段間ハイパスフィルタを構成している。したがって、これらの成分の値は、所望の最高動作周波数が、高域フィルタを低すぎる周波数に設定することによって制限されないように選択されるべきである。Ｑ２Ａの供給源と直列にあるインダクタＬ３ は、Ｑ２ＡのＣ_ｇｓによる寄生効果を無効にするのに役立つ。インダクタＬ３と並列の抵抗Ｒ３は、装置バイアス条件に悪影響を及ぼすことなく、Ｑ２Ａの入力インピーダンスの最適化を支援する。

インダクタＬ４は、寄生静電容量（Ｑ３の場合はＣ_ｇｓ、Ｑ２Ｂの場合はＣ_ｄｓ）の低減に役立ち、Ｑ３とＱ２Ｂの間の整合を提供する。このインダクタは、Ｑ２Ｂのドレインを見て容量性出力インピーダンスをより低いインピーダンス値に変換し、２つのトランジスタ間の電流のより実効的な流れを可能にする。

ｇ_ｍ２／ｇ_ｍ３の比率（トランジスタ２および３の利得）がＱ２／Ｑ３によって与えられる副増幅の利得を決定するので、Ｑ２装置のサイズが大きいほど、利得が高くなり、利得が増大するために装置ノイズ率が低下する。

出力負荷は、低周波数でインダクティブであるソースフォロワＱ３を見るインピーダンスに比例するので、（Ｃ_ｇｓと並列の）キャパシタＣ３の追加は、数ギガヘルツまでの低周波数での装置帯域幅に寄与する。低周波動作を拡張するために、入力および出力ＤＣブロッキングキャパシタＣ１およびＣ４は、好ましくは、この周波数性能に必要なサイズの静電容量を収容するためにオフチップ部品であるべきである。バイパスキャパシタと同様に他の整合ネットワークも４５ｎｍ ＳＯＩ技術で実現できる。

図１０は、１ＧＨｚ未満から４０ＧＨｚまで広がる示された広範囲の周波数にわたって、図９Ａに示される実施形態についての利得１００５および入力リターンロス１０１０および出力リターンロス１０１５を示すグラフである。

図１１は、示された広範囲の周波数にわたって、図９Ａに示された実施形態に対するノイズ指数１１０５を示すグラフである。２ＧＨｚ未満の周波数に対するノイズ指数は、動作範囲の残りの部分に対して達成されるものよりも高い一方、回路は、依然としてかなりの利得を提供し、これらのより低い周波数においても動作可能である。

図１２は、図９Ａに示された実施形態に関連する３次歪みについてのシミュレートされた２トーン試験の結果を表示するグラフである。グラフは、典型的な２階調テストのプロットである。増幅器の入力には二つの周波数信号ｆ１＝３０ＧＨｚとｆ２＝３０．５ＧＨｚが注入される。信号ｆ１，ｆ２のパワーを増加させ、増幅器の出力でｆ１信号、ｆ２信号、２ｆ１－ｆ２，２ｆ２－ｆ１における歪み結果のパワーを測定する。出力三次相互変調積（ＯＩＰ３）は、外挿された電力線傾斜１２０５および１２１０の交差から達成される。１２０５および１２１０の直線勾配は、それぞれ１および３である。ＯＩＰ３に対する１５ｄＢｍの予測値は、ＭＭＷ周波数での低電力応用に対して非常に良好である。

図１３は、ノイズ除去を備えた第１段１３１０と、広範囲の周波数にわたって追加の利得を提供するのに適したさらなる増幅段１３１５とを含む低ノイズ増幅器１３０５の概略図である。段１３１０は、増幅器９００と同じであり、したがって、追加の議論を必要としない。段１３１５は、カスコード装置（Ｑ４ＡおよびＱ４Ｂ）と、５０オーム負荷にブロードバンド整合を提供するソースフォロワＱ８４とからなる。カスコード装置のための能動負荷Ｑ５は、電力消費を低減するために利用される。装置Ｑ４Ｂは、Ｑ４Ａに対して絶縁を提供することで、広い周波数範囲にわたって装置Ｑ４Ａの周波数安定性を向上させる。Ｑ６とＱ７からなるカレントミラーは、出力装置Ｑ８のバイアスとエミッタフォロワＱ８の負荷の一部を提供する。カレントミラーは、バイアス抵抗ＲＢ３によって制御されるように、出力装置Ｑ８に供給される電流を決定する。低ノイズ増幅器１３０５は、システムオンチップ用途として、集積マイクロ波アセンブリとして、または通信受信機内などのスタンドアロンモジュールとして使用するのに適している。インダクタＬ５とＬ６は、それぞれＱ４ＡとＱ８に広帯域のインピーダンス整合を提供する。

図１４は、図１３に示される実施形態についての利得１４０５および入力リターンロス１４１０および出力リターンロス１４１５を示すグラフである。利得は、０．５ＧＨｚ未満から５０ＧＨｚまでのわずか２０ｄＢ以上で実質的に平坦であることに注意する。すなわち、実質的に平坦な利得は、周波数範囲にわたって２ｄＢ以上変動しない。

図１５は、示された広範囲の周波数にわたって、図１３に示された実施形態についてのノイズ指数１５０５を示すグラフである。１ＧＨｚから５０ＧＨｚでは、ノイズ指数は２ｄＢ以下であり、３ＧＨｚから５０ＧＨｚでは、ノイズ指数は１．６ｄＢ以下のままである。ノイズ指数は、約３ＧＨｚ以下ではより高いが、増幅器は依然として機能しており、範囲内のより高い周波数におけるものと同様に、より低い周波数におけるものと同じ利得を提供することに留意されたい。したがって、これらのより低い周波数におけるものであっても、多くの用途に対する動作に適している。

図１６は、図１３に示された実施形態に関連付けられた３次歪みについてのシミュレートされた２トーン試験の結果を表示するグラフである。グラフは、典型的な２階調テストのプロットである。増幅器の入力には、２つの周波数信号ｆ１＝３０ＧＨｚおよびｆ２＝３０．５ＧＨｚが注入される。信号ｆ１，ｆ２のパワーを増加させ、増幅器の出力でｆ１信号、ｆ２信号、２ｆ１－ｆ２，２ｆ２－ｆ１における歪み結果のパワーを測定する。約２ ｄＢｍの出力三次相互変調積（ＯＩＰ３）を、外挿した電力線傾斜１６０５と１６１０の交差から達成した。１６０５および１６１０の直線勾配は、それぞれ１および３である。約－１８ｄＢｍのＩＩＰ３の予測値は、高い利得の観点から予想される。直線性は、出力段装置のサイズおよび直線性向上技術を増加させることによって改善することができる。

本発明の例示的な実施態様を本明細書に示し、詳細に説明したが、本発明の精神から逸脱することなく、様々な修正、追加、置換などを行うことができることが当業者には明らかであろう。例えば、例示的な実施形態のすべての構成要素は、（特に述べられたものを除いて）ＣＭＯＳ ＳＯＩ基板内に組み込まれるものとして想定されるが、同様のまたは異なる動作周波数に対処する実装形態のために、他の半導体技術を使用することができる。

Claims (15)

1. ＣＭＯＳトランジスタと、絶縁体基板上のシリコン上に収容され、約０．５ＧＨｚ～５０ＧＨｚの周波数範囲にわたって動作するように構成された必須のノイズ除去回路とを有する低ノイズ増幅器回路であって、
   増幅器は、前記増幅器の入力に結合された第１信号および第１ノイズ信号を増幅し、前記増幅器の出力においてそれぞれ対応する増幅された第２信号および第２ノイズ信号を生成する前記ＣＭＯＳトランジスタのうちの１または複数を使用し、増幅された前記第２信号は、前記第１信号の位相に対して実質的に１８０度位相がずれており、増幅された前記第２ノイズ信号は、前記第１ノイズ信号と実質的に同じ位相を有し、前記第１信号は、０．５ＧＨｚから５０ＧＨｚの範囲の周波数を有し、
   前記増幅器に接続されるフィードバック回路は、前記増幅器によって与えられる前記第２信号および第２ノイズ信号の増幅の量を制御し、前記フィードバック回路は、周波数に対する非線形の利得係数を有し、前記利得係数は、前記周波数範囲の周波数の増加に伴って前記増幅器の適用された利得を増加させ、前記利得係数の増加は、前記周波数範囲にわたって前記第２信号および第２ノイズ信号の実質的に一定の増幅の量をもたらすために、前記増幅器に関連する内部静電容量による周波数の増加に伴う前記増幅器の利得の固有の減少を補償し、
   １または複数のＣＭＯＳトランジスタを使用する補助増幅器は、前記第１信号および前記第１ノイズ信号を補助入力で受信し、前記第１信号および前記第１ノイズ信号の増幅版である補助出力の第３信号および第４信号を生成し、それぞれ、前記第３信号および第４信号は、前記第１信号および第１のノイズ信号の位相に対して実質的に１８０度の位相をそれぞれ有し、それぞれ、前記補助増幅器によって提供される増幅の量は、前記増幅器によって提供される増幅の量に実質的に等しく、
   加算回路は、前記第２信号、前記第２ノイズ信号、前記第３信号、および前記第４信号を受信し、加算出力において結果信号を生成し、前記結果信号は、前記第２信号および第３信号の建設的加算と、前記第２ノイズ信号および前記第４信号の破壊加算とを含み、前記破壊加算は、後者２つの信号の振幅が実質的に等しいが１８０度の逆位相を有するため、前記第２ノイズ信号および前記第４信号の実質的な除去をもたらし、
   前記増幅器および前記補助増幅器の前記ＣＭＯＳトランジスタおよび前記加算回路は、絶縁体基板上の単一のシリコン上に配置される
   低ノイズ増幅器回路。
2. 前記結果信号は、２０ＧＨｚから５０ＧＨｚまで２デシベル未満、３ＧＨｚから５０ＧＨｚまで１．６ｄＢ未満の関連するノイズ指数を有する、
   請求項１に記載の低ノイズ増幅器回路。
3. 前記フィードバック回路は、前記増幅器のドレインとゲートとの間に接続され、
   前記補助増幅器は、前記第２ノイズ信号のために前記増幅器によって与えられる前記利得と実質的に同じ利得の無負荷量を有する
   請求項１に記載の低ノイズ増幅器回路。
4. 前記増幅器は、前記増幅器の前記出力として一緒に接続されたそれぞれのドレインと共にカスコード動作で構成された少なくとも２つのＣＭＯＳトランジスタを含み、
   前記加算回路は、少なくとも１つのＣＭＯＳトランジスタを含み、
   前記補助増幅器は、互いにカスコードで接続され、かつ、前記加算装置の少なくとも１つの前記ＣＭＯＳトランジスタと接続された、少なくとも２つのＣＭＯＳトランジスタを含み、
   高出力インピーダンスのカスコード電流源は、前記補助増幅器のカスコードで接続されたトランジスタの１つに電流を注入するために接続し、注入された前記電流がカスコードで接続された少なくとも２つの前記ＣＭＯＳトランジスタを流れる一方、前記加算回路の少なくとも１つの前記ＣＭＯＳトランジスタを流れないように構成する
   請求項１に記載の低ノイズ増幅器回路。
5. 前記増幅器の前記入力に接続され、前記周波数範囲の全体にわたってインピーダンス安定性を高めるように構成された少なくとも１つのキャパシタおよび１つのインダクタを含む、周波数整合ネットワークをさらに備える
   請求項１に記載の低ノイズ増幅器回路。
6. 前記第２信号および第２ノイズ信号を、前記加算装置によって受信される前記信号に先立ってハイパスフィルタする前記加算回路に接続されたハイパスフィルタを含む、
   請求項１に記載の低ノイズ増幅器回路。
7. 前記補助増幅器の１または複数のトランジスタに直列に接続され、補助増幅器の１または複数のトランジスタに関連する内部静電容量を補償することによって、前記周波数範囲にわたってインピーダンスを安定させるインダクティブデジェネレーションを提供するように構成された少なくとも１つのインダクタをさらに含む
   請求項１に記載の低ノイズ増幅器回路。
8. 前記フィードバック回路は、少なくとも第１抵抗器と直列の少なくとも１つのインダクタを含む請求項１に記載の低ノイズ増幅器回路。
9. 前記フィードバック回路は、少なくとも１つの前記インダクタと並列の第２抵抗器を含む請求項８に記載の低ノイズ増幅器回路。
10. 前記第２抵抗器および少なくとも１つの前記インダクタは、前記増幅器の出力にそれぞれ結合され、前記第１抵抗器の１つの端子は、前記増幅器の前記入力に結合される、請求項９に記載の低ノイズ増幅器回路。
11. 前記加算出力に結合された二次増幅段をさらに含み、前記二次増幅段は、最終出力で追加増幅を提供する請求項１に記載の低ノイズ増幅器回路。
12. 前記増幅器、フィードバック回路、補助増幅器、加算回路、および前記二次増幅段は、全て、４５ｎｍのＣＭＯＳ技術を利用する絶縁体基板上の単一集積シリコンの一部として形成される、請求項１１に記載の低ノイズ増幅器回路。
13. 前記二次増幅段は、前記加算出力から前記結果信号を受信する入力を有するカスコード回路を含み、前記カスコード回路は、共通ゲート構成を有する第２ＣＭＯＳ装置に結合された共通ソース構成を有する第１ＣＭＯＳ装置を有し、前記カスコード回路の前記入力は、前記第１ＣＭＯＳ装置のゲートに結合され、かつ前記カスコード回路からの出力は、前記第２ＣＭＯＳ装置のドレインである、請求項１１に記載の低ノイズ増幅器回路。
14. ソースフォロワとして構成された第３ＣＭＯＳ装置と、前記カスコード回路からの前記出力に結合された前記第３ＣＭＯＳ装置のゲートと、さらに増幅された結果信号を負荷に結合する前記第３ＣＭＯＳ装置のソースとをさらに含む、請求項１３に記載の低ノイズ増幅器回路。
15. 前記第３ＣＭＯＳ装置の前記ソースに結合され、前記第３ＣＭＯＳ装置のためのバイアスを確立する２つのＣＭＯＳ装置のうちの１つと共にカレントミラーの構成で結合された２つのＣＭＯＳ装置をさらに含む、請求項１４に記載の低ノイズ増幅器回路。

Images