KR20220002907A - 잡음 제거 기능을 갖는 광대역 저잡음 증폭기 - Google Patents
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Abstract
저잡음 증폭기는 0.5GHz-50GHz의 주파수 범위에 걸쳐 저잡음 지수 및 동작을 제공하기 위해 적분 잡음 제거 기능을 갖는다. 증폭기는 입력 신호뿐만 아니라 증폭된 신호로 존재하는 잡음을 증폭시키며 증폭된 잡음은 대응하는 입력과 각각 역위상이거나 동위상이다. 주파수에 비선형인 피드백 회로는 일정한 증폭을 가능하게 한다. 합산 회로는 합산된 2 개의 결합된 잡음 신호가 서로 180도 역위상이기 때문에 증폭된 신호를 제거되는 잡음과 결합한다. 선택적인 2차 증폭 단계가 추가 증폭을 제공한다. 바람직하게는, 증폭기, 보조 증폭기 및 합산 장치는 주파수 범위에 걸쳐 임피던스 안정화를 갖는 SOI 기판 상에 배치되는 CMOS 트랜지스터를 이용한다.
Description
관련 출원
본 출원은 잡음 제거 기능을 갖는 저잡음 제거 기능을 갖는 저잡음 증폭기의 제목을 갖는 2019년 4월 30일에 출원된 미국 특허 출원 번호 제16/399,599호의 일부 계속 출원이다.
기술분야
본 발명의 실시예는 잡음 제거 기능을 갖는 저잡음 증폭기에 관한 것으로, 밀리미터파 주파수 및 초광대역 CMOS 애플리케이션에서 신호의 증폭을 위한 반도체 장치로서의 구현에 적합하지만 이에 제한되지 않는다.
바람직하지 않은 신호의 존재를 최소화하기 위해 특히 저주파 전자 장치에서 제거 기술이 사용되어 왔다. 예를 들어, 원하지 않는 신호와 180°역위상인(out of phase) 원하지 않는 신호의 복제본은 원하지 않는 신호의 크기를 최소화하기 위한 노력으로 원하지 않는 신호에 결합되거나 추가될 수 있다. 복제 신호가 정확히 180°역위상이고 원하지 않는 신호와 동일한 크기를 갖는 "완벽한" 조건에서 이러한 신호를 함께 추가하면 실질적으로 완전히 제거된다.
위에 설명된 기술을 사용하여 원하지 않는 신호를 제거하는 것은 더 높은 마이크로파 주파수 및 밀리미터파 주파수에서도 훨씬 더 어려워진다. 제거될 신호와 동일한 크기뿐만 아니라 완벽한 180° 역위상 관계를 유지하는 문제로 인해 더 높은 주파수에서 “완벽한” 복제 신호를 생성하는 것이 점점 더 어려워지고 있다. 제거할 신호가 증폭기와 연관되는 경우, 특히 증폭기가 상당한 범위의 고주파수에 걸쳐 작동하는 경우에는 더 많은 문제가 발생한다.
본 발명의 실시예의 목적은 잡음 제거 기능을 갖는 저잡음 증폭기, 특히 약 0.5GHz에서 밀리미터파 주파수로의 매우 넓은 범위에 걸쳐 작동하면서 저잡음 지수를 제공하는 증폭기에 대한 요구를 충족시키는 것이지만 이에 제한되지는 않는다.
저잡음 증폭기의 예시적인 실시예는 0.5GHz 내지 50GHz의 주파수 범위에 걸쳐 저잡음 지수 및 동작을 제공하기 위해 적분 잡음 제거 기능을 갖는다. 반도체 증폭기는 입력 신호뿐만 아니라 증폭된 신호에 존재하는 잡음을 증폭하며, 증폭된 잡음은 대응하는 입력과 각각 역위상이거나 동위상이다. 주파수에 비선형인 피드백 회로는 주파수 범위에 걸쳐 일정한 증폭을 가능하게 한다. 보조 반도체 증폭기는 동일한 입력을 증폭하고 입력에 대해 역위상인 증폭된 신호 및 증폭된 잡음을 생성한다. 합산 회로는 보조 증폭기가 증폭기와 동일한 양의 증폭을 제공하고 합산되는 증폭된 잡음 신호가 서로 180도 역위상이기 때문에 이러한 모든 증폭된 신호를 제거되는 잡음 성분과 결합한다. 선택적인 2차 증폭 단계는 추가 증폭을 제공한다. 바람직하게는, 증폭기, 보조 증폭기 및 합산 장치는 주파수 범위에 걸쳐 임피던스 안정화를 갖는 SOI 기판 상에 배치되는 CMOS 트랜지스터를 이용한다.
본 발명의 예시적인 구현의 특징은 다음과 같은 설명, 청구범위 및 첨부 도면으로부터 명백해질 것이다:
도 1은 본 발명의 실시예에 따른 잡음 제거 기능을 갖는 저잡음 증폭기의 개념을 도시하는 단순화된 개략도이다.
도 2는 본 발명의 실시예에 따른 잡음 제거 기능을 갖는 저잡음 증폭기의 실시예의 개략도이다.
도 3은 45nm 12 SOI(silicon on insulator)를 사용하는 72μm CMOS 반도체 장치에 대해 예상되는 잡음 지수 및 이득을 나타내는 그래프이다.
도 4는 밀리미터파 주파수에서의 동작에 적합한 본 발명의 실시예에 따른 잡음 제거 기능을 갖는 저잡음 증폭기의 보다 상세한 개략도이다.
도 5 및 도 6은 각각 장치 추출 전과 후의 도 5에 도시된 실시예에 대한 잡음 지수의 그래프이다.
도 7은 도 5에 도시된 실시예에 대한 40-60GHz의 밀리미터 주파수 범위에 대한 이득 및 입력/출력 반사 손실을 도시하는 그래프이다.
도 8은 도 5에 도시된 실시예와 관련된 3차 왜곡을 도시하는 그래프이다.
도 9a는 넓은 주파수 범위에 걸친 동작에 적합한 잡음 제거 기능을 갖는 저잡음 증폭기의 개략도이다.
도 9b는 방정식을 포함하는 설명의 이해를 돕기 위해 저잡음 증폭기의 단순화된 개략도이다.
도 10은 표시된 넓은 주파수 범위에 걸쳐 도 9a에 도시된 실시예에 대한 이득 및 입력/출력 반사 손실을 도시하는 그래프이다.
도 11은 표시된 넓은 주파수 범위에 걸쳐 도 9a에 도시된 실시예에 대한 잡음 지수를 도시하는 그래프이다.
도 12는 도 9a에 도시된 실시예와 관련된 3차 왜곡을 도시하는 그래프이다.
도 13은 넓은 주파수 범위에 걸쳐 증가된 이득을 제공하기에 적합한 추가 증폭 단계를 포함하는 잡음 제거 기능을 갖는 저잡음 증폭기의 개략도이다.
도 14는 도 13에 도시된 실시예에 대한 이득 및 입력/출력 반사 손실을 도시하는 그래프이다.
도 15는 표시된 넓은 주파수 범위에 걸쳐 도 13에 도시된 실시예에 대한 잡음 지수를 도시하는 그래프이다.
도 16은 도 13에 도시된 실시예와 관련된 3차 왜곡을 도시하는 그래프이다.
도 1은 본 발명의 실시예에 따른 잡음 제거 기능을 갖는 저잡음 증폭기의 개념을 도시하는 단순화된 개략도이다.
도 2는 본 발명의 실시예에 따른 잡음 제거 기능을 갖는 저잡음 증폭기의 실시예의 개략도이다.
도 3은 45nm 12 SOI(silicon on insulator)를 사용하는 72μm CMOS 반도체 장치에 대해 예상되는 잡음 지수 및 이득을 나타내는 그래프이다.
도 4는 밀리미터파 주파수에서의 동작에 적합한 본 발명의 실시예에 따른 잡음 제거 기능을 갖는 저잡음 증폭기의 보다 상세한 개략도이다.
도 5 및 도 6은 각각 장치 추출 전과 후의 도 5에 도시된 실시예에 대한 잡음 지수의 그래프이다.
도 7은 도 5에 도시된 실시예에 대한 40-60GHz의 밀리미터 주파수 범위에 대한 이득 및 입력/출력 반사 손실을 도시하는 그래프이다.
도 8은 도 5에 도시된 실시예와 관련된 3차 왜곡을 도시하는 그래프이다.
도 9a는 넓은 주파수 범위에 걸친 동작에 적합한 잡음 제거 기능을 갖는 저잡음 증폭기의 개략도이다.
도 9b는 방정식을 포함하는 설명의 이해를 돕기 위해 저잡음 증폭기의 단순화된 개략도이다.
도 10은 표시된 넓은 주파수 범위에 걸쳐 도 9a에 도시된 실시예에 대한 이득 및 입력/출력 반사 손실을 도시하는 그래프이다.
도 11은 표시된 넓은 주파수 범위에 걸쳐 도 9a에 도시된 실시예에 대한 잡음 지수를 도시하는 그래프이다.
도 12는 도 9a에 도시된 실시예와 관련된 3차 왜곡을 도시하는 그래프이다.
도 13은 넓은 주파수 범위에 걸쳐 증가된 이득을 제공하기에 적합한 추가 증폭 단계를 포함하는 잡음 제거 기능을 갖는 저잡음 증폭기의 개략도이다.
도 14는 도 13에 도시된 실시예에 대한 이득 및 입력/출력 반사 손실을 도시하는 그래프이다.
도 15는 표시된 넓은 주파수 범위에 걸쳐 도 13에 도시된 실시예에 대한 잡음 지수를 도시하는 그래프이다.
도 16은 도 13에 도시된 실시예와 관련된 3차 왜곡을 도시하는 그래프이다.
본 발명의 실시예의 일 양태는 잡음 제거 기능을 달성하기 위해 2차 증폭 단계 및 신호 합산을 이용함으로써 LNA의 1차 증폭 단계와 관련된 잡음에 대한 잡음 제거 기능을 제공함으로써 LNA회로의 출력에서의 잡음이 주로 2차 증폭 및 합산 단계와 관련된 잡음에 의해서만 결정될 것이라는 인식에 있다. 2차 및 합산 단계는 밀리미터파 작동 주파수에서도 매우 낮은 잡음 지수를 달성하도록 선택 및 구성될 수 있다.
0.5GHz-50GHz의 동작 범위를 갖는 본 발명의 실시예의 다른 양태는 고유 기생 커패시턴스, 예를 들어 잡음 제거를 담당하는 능동 장치와 관련된 입력 커패시턴스 Cgs, Cds 및 Cgd는 잡음 피드백 신호와 관련된 이득이 넓은 주파수 범위에 걸쳐 실질적으로 일정하게 유지되도록 고려되어야 한다는 인식에 있다. 이는 넓은 주파수 범위에 걸쳐 잡음 제거 피드백 신호에 대해 실질적으로 평탄/일정한 이득을 유지하기 위해 기생 커패시턴스의 영향을 보상하는 잡음 제거 피드백 경로에서 주파수 종속 회로를 활용함으로써 달성된다.
도 1은 본 발명의 실시예(100)에 따른 잡음 제거 기능을 갖는 저잡음 증폭기의 개념을 도시하는 단순화된 개략도를 도시한다. 공통 소스 트랜지스터(105)는 합산 단계(110)의 하나의 입력에 결합된 출력 Y를 갖는 증폭 단계를 제공한다. 트랜지스터(105)에 대한 입력 X는 또한 출력이 합산 단계(110)의 다른 입력에 연결된 반전 증폭기(115)에 입력을 제공한다. 저항 Rs는 입력 신호 소스의 저항을 나타내고 저항 R은 Y=X*(1-gm*R)의 증폭 단계에서 제공되는 증폭으로 인한 피드백 저항이다. 노드 X에서 노드 Y까지의 잡음 증폭 계수는 1+R/Rs이다.
gm*R>1인 경우, X에서의 입력 신호 전압 Vrf은 Vrf 전압과 180°역위상인 Y에서의 전압을 제공하도록 증폭된다. 전압 Vn은 트랜지스터(105)의 입력 및 출력에서 동일한 위상을 갖는 노이즈 전압을 나타낸다. 증폭기(115)에 의해 제공되는 180°위상 반전은 Y에서 신호 Vrf와 동일한 위상을 갖는 증폭기(115)에 의해 반전된 신호 Vrf를 초래하며, 따라서 신호는 합산(110)의 출력에서 동위상이고 크기가 가산된다. 그러나, 증폭기(115)에 의해 제공되는 180°위상 반전은 증폭되고 증폭기(115)의 출력에서 Y에서의 잡음과 180°역위상인 X로부터의 잡음 Vn을 초래한다. 따라서 합산 회로(110)에서 결합된 잡음 신호는 합산 회로(110)의 출력에서 감산되며, 즉 반대 크기를 갖는 역위상에 있다. 잡음 제거 기능을 최대화하기 위해, 증폭기(115)에 의해 제공되는 증폭은 -(1+R/Rs)이어야 증폭기(115)의 출력에서 제공되는 잡음의 크기가 Y에서의 잡음과 동일한 크기이지만 반대 위상이 되도록 한다. 입력 증폭기 단계(105)의 잡음이 제거되면, 전체 회로의 잡음은 실질적으로 2차 단계, 증폭기(115) 및 합산 회로(110)의 잡음에 의해서만 결정된다. 합산 회로(110)는 3 개의 저항의 “Y”연결일 수 있거나 능동 장치, 예를 들어 두 신호 경로를 결합하는 트랜지스터를 사용할 수 있다.
도 2는 본 발명에 따른 잡음 제거 기능을 갖는 저잡음 증폭기의 실시예(200)의 보다 상세한 개략도를 도시한다. 잡음 제거를 위한 동일한 기본 원리가 실시예(100)에 대해 설명된 바와 같이 실시예(200)에서 이용된다. 매칭 증폭기 Q1B는 증폭 단계를 형성하기 위해 증폭기 Q1A와 함께 동작하는 저항성 피드백 인버터로서 구현된다. 증폭기 단계에 대한 전체 트랜스컨덕턴스 이득은 gm=gm,nmos+gm,pmos, 즉 Q1A 및 Q1B에 대한 이득의 합이다. 물리적으로 구현된 장치 크기가 증가함에 따라 드레인-소스 저항, Rds가 감소하여 잡음 신호가 채널로 다시 누출되고 제거되지 않는다는 점에 유의해야 한다. 또한, 두 능동 입력 증폭 장치는 입력 기생 커패시턴스를 나타내므로 주파수에 따라 잡음 신호 누출이 발생한다.
결합된 2차 단계 및 가산기(205)는 캐스코드 공통 소스 증폭기 Q2A 및 Q2B의 상단에 소스 팔로워 Q3로서 구현된다. 잡음 전압 이득 A(= -(1+R/Rs))는 -gm2A/gm3과 같다. 따라서, Q2B의 드레인에서 나오는 잡음 신호의 크기가 Q3의 소스에서 나오는 잡음 신호의 크기와 같도록 Q2A 장치는 정확한 이득을 얻기 위해 물리적으로 Q3보다 A배 더 큰 크기가 지정되어야 한다. 이는 증폭기 Q1A의 드레인으로부터 출력의 이득이 “A”임을 의미한다. Q2A의 크기가 Q1A 및 Q1B의 게이트에서 입력 커패시턴스보다 너무 크면 Cgs2(Q2A의 게이트-소스 커패시턴스)가 입력 매칭에 영향을 미치므로 사이즈가 고려되어야 한다. 공통 소스 캐스코드 장치 Q2A 및 Q2B가 소스 팔로워 Q3보다 훨씬 크기 때문에 별도의 전류 소스(215)를 사용하여 공통 소스 캐스코드 장치로부터 전류를 조정하는 것을 도울 수 있다. 고역 통과 필터, 커패시터 C 및 저항 Rh는 Q3의 입력 게이트에 결합된 증폭된 신호를 필터링한다. 바이어스 전압은 도시되지 않았지만 이후에 논의되는 실시예를 고려하여 당업자에게 명백할 것이다.
도 3은 도시된 주파수에 대해 0.8v 및 10mA에서 동작하는 45nm 12 SIO(silicon on insulator) 기술을 사용하는 72μm CMOS 반도체 장치에 대해 예상되는 잡음 지수(305) 및 이득(310)을 모두 데시벨로 나타내는 그래프를 도시한다. 잡음 지수는 60GHz에서 3db 미만, 40GHz에서 약 2db 미만이며, 더 낮은 주파수에서보다 낮다. 40GHz에서의 최대 이득은 약 11db이며, 60GHz에서 10db 바로 아래로 실질적으로 선형으로 떨어진다. 이는 본 발명의 실시예에서 사용하기에 적합함을 입증한다.
도 4는 밀리미터파 주파수, 즉 40GHz 내지 60GHz의 범위에 걸친 동작에 적합한 잡음 제거 기능을 갖는 저잡음 증폭기의 실시예(400)의 보다 상세한 개략도를 도시한다. 실시예(400)는 실시예(200)와 실질적으로 유사하며 동일한 원리를 사용하여 동작한다. 따라서, 이들 실시예 사이의 차이점만 주로 논의될 것이다. 실시예(200)의 5 개의 능동 장치는 각각의 트랜지스터가 대응하는 기능을 수행하는 실시예(400)의 유사한 회로 위치에서 각각 5 개의 장치 T1-T5에 대응한다.
매칭 네트워크(405)는 커패시터 C1과 함께 입력 매칭 네트워크를 형성하여 신호 소스(407)와 트랜지스터 T4 및 T5에 의해 제공되는 1차 증폭 단계의 게이트 사이의 임피던스 매칭을 제공한다. 유사하게, 매칭 네트워크(410)는 커패시터 C2와 함께 출력 매칭 네트워크를 형성하여 증폭된 출력, 즉 트랜지스터 T3의 소스와 저항 Rload로 표시되는 증폭된 신호를 수신하는 다음 단계 사이의 임피던스 매칭을 제공한다. 예시적인 실시예(400)에서, 증폭기는 40GHz 내지 60GHz의 밀리미터 파 동작에 적합하다. DC 공급 전압 소스(415)는 농등 장치에 전력을 공급하기 위해 도시된 바와 같이 제공된다. 이해되는 바와 같이, 트랜지스터 T2의 게이트와 연관된 DC 바이어스 전압 소스(420)는 트랜지스터 T2를 능동 선형 동작 영역으로 바이어스하기 위해 적절한 DC 전압으로 설정될 것이다.
실시예(400)는 밀리미터 파장(MMW) 주파수에서 광대역 동작을 향상시키는 전류 소스(425) 및 입력 및 출력 매칭 네트워크(405 및 410)의 구현을 제공한다. 작동 범위가 20GHz인 MMW 애플리케이션을 위한 성공적인 잡음 제거(NC) LNA는 어렵다. 보조 증폭기 T1/T3의 이득 선택은 바람직하게는 입력 단계 T4/T5에서 잡음 신호의 전압 증폭 비율에 기초한다. 심각한 단계간 임피던스 불일치(significant interstage impedance mismatch) 또는 잡음 전류 누출이 있는 경우 입력 단계에서 효과적인 잡음 제거가 출력에서 발생하지 않는다. 그러나, 기가헤르츠 주파수에서 매칭 네트워크를 구현하면 기생을 추가하는 것과 같은 복잡한 문제가 발생한다. 예를 들어, CMOS 기술로 구현된 인덕터뿐만 아니라 일반적으로 인덕터는 인덕턴스 및 인덕터 자체의 기생 커패시턴스 값에 따라 자체 공진 주파수(SRF)를 나타낸다. 인덕터와 관련된 저항 손실도 있다. 이러한 요소는 작동 대역폭(BW)에 부정적인 영향을 미칠 수 있다. 이러한 고려 사항을 고려할 때 입력 증폭기 단계의 이득은 예를 들어 보조 증폭기의 무부하 이득보다 5배 더 높아야 한다. 이는 실질적으로 더 큰, 예를 들어 보조 증폭기의 이득보다 5배 더 큰 높은 R/Rs 비율을 선택함으로써 달성될 수 있다(즉, |1+R/Rs| > gm2/gm3). 트랜지스터 T1과 T2의 크기가 같기 때문에 이득은 (gm1/gm3)=(gm2/gm3)이 된다. 잡음이 입력 단계 이득에 의해 축소되기 때문에 더 높은 입력 단계 이득은 피드백 저항 R의 잡음 기여도를 줄인다.
입력 단계와 피드백 저항의 잡음 기여가 이제 최소화됨에 따라 출력 단계(보조 증폭기 플러스 가산기)와 관련된 잡음이 전체 LNA 잡음을 지배할 것이다. gm1 및 gm2를 높이면 출력 단계 이득이 높아져 잡음이 감소할 수 있다. 이를 달성하는 한 가지 방법은 외부 전류 소승서 전류를 조정하는 것이다. 트랜지스터 T1 및 T2는 트랜지스터 T3보다 더 높은 gm 값을 갖기 때문에 트랜지스터 T1 및 T2는 트랜지스터 T3를 통한 전류를 방해하지 않고 더 많은 DC 전류를 전달할 수 있다. 따라서, 외부 전류 소스를 사용하여 트랜지스터 T1 및 T2에만 전류를 공급할 수 있다. 보조 증폭기로부터 충분한 절연을 제공하지 않는 단순한 전류 소스는 MMW 주파수에서 잡음 성능과 주파수 응답을 저하시킬 것이다. 이를 극복하기 위해, 트랜지스터 T6-T9 및 바이패스 커패시터 C5를 갖는 캐스코드 전류 소스(425)가 보조 증폭기에 대한 임의의 원하지 않는 부하 효과를 줄이는데 사용된다.
추가 개선 사항은 확장된 대역폭에 걸쳐 MMW 주파수에서 보다 효과적인 동작을 지원한다. 특히, 출력 단계에 인덕티브 디제너레이션(inductive degeneration)을 통합하여 잡음 감소를 향상시킨다. 예를 들어, T1의 소스와 직렬로 인덕터 L3를 사용하고 증폭 단계 내부 입력 커패시턴스 Cgs와 작렬로 인덕터 L1을 사용하면 대부분의 주파수 대역폭에 걸쳐 원하는 실제 입력 임피던스가 생성된다. L3에 의한 인덕티브 디제너레이션을 사용하면 넓은 주파수 범위에 걸쳐 성능이 향상된다. L3의 적절한 선택은 한편으로는 입력 임피던스와 광대역 매칭 및 잡음 요소(NF) 성능 사이의 균형이다. T3의 소스와 공통 게이트 트랜지스터 T2의 드레인 사이에 인덕터 L4를 삽입하여 보조 증폭기에 기생 감소 기술을 적용할 수 있다. 이는 T3에 대한 전체 직렬 커패시턴스 Cgs 및 T2에 대한 Cds를 상쇄/감소시키는 효과가 있다. 인덕터 L4는 장치 크기와 L4의 기생 커패시턴스를 기반으로 선택된 값을 사용하여 T2와 T3 사이의 매칭을 효과적으로 도와 시스템에서 최적의 전류 흐름과 증가된 이득을 초래한다. 실제로 인덕터 L4는 높은 용량성(capacitive) 출력 임피던스(T2의 드레인을 향함)를 전류가 두 트랜지스터 사이에 보다 효과적으로 흐르는 낮은 임피던스 값으로 변환한다. 이 보정은 바람직하게는 더 높은 이득의 결과로 주파수 안정성이 손상되지 않고 출력 반사 손실도 손상되지 않도록 최적화된다. 예를 들어, 45nm 12 SOI 기술의 경우 장치 크기 T1/T2에 따라 L4는 저전력 애플리케이션에 대해 80-150pH 범위일 수 있다. 몇 킬로 옴의 게이트 저항 Rh는 보조 단계 부하 효과의 결과로 잡음 지수를 더 줄이기 위해 사용된다. T4/T5의 드레인과 T3의 Cgs 사이의 직렬 커패시턴스와 게이트 저항 Rh의 조합은 고역 통과 필터를 형성한다. 고역 통과 필터는 원하는 작동 주파수 범위의 저주파수를 설정한다. MMW 애플리케이션의 경우 1 피코 패럿의 일부에 불과한 저손실 커패시터 값을 사용할 수 있다.
인덕터는 특히 MMW 주파수에서 임피던스 매칭에 중요하며 바람직하게는 인덕턴스 값, Q 계수 및 SRF에 대해 특성화된다. 모든 인덕터는 40GHz-60GHz 범위에 걸쳐 증폭기 동작을 위해 100GHz를 초과하는 SRF를 나타내야 한다. 또한 SOI 기술의 인덕터는 벌크 실리콘에 구현된 인덕터에 비해 저항 손실이 적을 것으로 예상된다.
동작 주파수와 대역폭을 더욱 향상시키기 위해서는 광대역 입력 매칭 네트워크(405)가 사용되어야 한다. 입력 및 출력 DC 차단 커패시터(C1, C2)는 바람직하게는 입력 및 출력 매칭 회로의 일부로 통합된다. 이는 이러한 커패시터가 일반적으로 작을, 예를 들어 MMW 주파수에서 1pF 미만일 것이며 더 작은 기생 및 손실을 나타낼 것이기 때문에 바람직하다. 션트(shunt) 인덕터(L2=106pH), 직렬 인덕터(L1=100pH) 및 션트 커패시터(C4=26.5×10-15 패럿)의 조합은 소스 임피던스에 대한 광대역 임피던스 변환을 제공한다.
도 5 및 6은 각각 장치 추출 전후의 도 5에 도시된 실시예에 대한 잡음 지수의 그래프(500, 600)이다. 장치의 집적 회로 레이아웃에 따른 장치 추출은 장치의 다양한 노드에서 저항, 커패시턴스 및 인덕턴스를 결정한다. 이는 장치의 실제 실현 가능한 동작을 더 잘 예측한다. 도 6에 도시된 바와 같이 추출이 수행되어 모든 주요 노드에서 장치 커패시턴스와 저항을 계산하였다. 도시된 바와 같이, 40GHz부터 60GHz까지 20HGz에 걸쳐 3dB 이하의 NF가 달성된다.
도 7은 도 5에 도시된 실시예에 대한 40-60GHz의 밀리미터 주파수 범위에 걸쳐 이득(705), 입력 반사 손실(710) 및 출력 반사 손실(715)을 도시하는 그래프(700)이다.
도 8은 도 5에 도시된 실시예와 관련된 3차 왜곡에 대한 시뮬레이션된 투톤(two-tone) 테스트의 결과를 표시하는 그래프(800)이다. 그래프(800)는 전형적인 투톤 테스트의 플롯이다. 두 개의 주파수 신호 f1 및 f2(0.5GHz 주파수 간격)가 증폭기의 입력에 주입된다. 신호 f1 및 f2의 전력이 증가하고 f1 신호, f2 신호 및 2f1-f2 및 2f2-f1에서의 왜곡 곱(distortion product)에 대한 전력이 증폭기의 출력에서 측정된다. 출력 3차 상호 변조 곱(output third-order intermodulation product, OIP3)은 외삽된 전력선 기울기 805 및 810의 교차점에서 달성된다. 805 및 810에 대한 선 기울기는 각각 1 및 3이다. OIP3에 대한 15dBm의 예측 값은 MMW 주파수에서 저전력 애플리케이션에 매우 좋다.
추가 선형화 기술은 NF 및 입력 매칭에 부정적인 영향을 미치지 않으면서 NCLNA 회로에 적용될 수 있다(예를 들어, DS(Derivative Superposition)). DS는 입력 증폭 단계에서 T4/T5의 보완적인 특성을 이용한다. PMOS(T5) 및 NMOS(T4)의 게이트를 다르게 바이어스하거나 그리고/또는 T4 대 T5의 개별 물리적 크기를 조정함으로써 역위상인 비선형 트랜스컨덕턴스 계수(Id 대 Vgs의 3차 도함수)는 두 장치 T4/T5가 공통 드레인 전류를 공유하기 때문에 추가 후에 생성되고 제거된다. 그 결과 드레인 전류 내 3차 비선형성 계수가 감소하여 입력 3차 상호 변조 곱(input third-order intermodulation product, IIP3)이 추가로 향상된다. 5dBm을 훨씬 넘는 IIP3은 위의 선형화 기술을 사용하여 달성할 수 있다. 트랜지스터 T4, T5 및 T1은 도 4에 도시된 바와 같이 공통 게이트 전압을 공유하지만, T1 트랜지스터를 T4/T5에 AC 전용 커플링을 제공하면(직렬 커패시터 사용) DS 선형화를 향상시킬 수 있다. 이는 물론 Ti 게이트에 독립적인 게이트 바이어스 전압을 제공하기 위해 바이어스 저항/회로를 추가해야 한다.
도 9a는 0.5GHz-40GHz 주파수에 걸친 저잡음 동작에 적합한 잡음 제거 기능을 갖는 저잡음 증폭기(900)의 개략도이다. 이 예시적인 실시예는 낮은 잡음 지수 및 이 주파수 범위에서 이용 가능한 이득, 그리고 상대적으로 저렴한 비용을 위해 선택된 12 SOI 45nm CMOS 기술을 활용한다. 저잡음 증폭기(900)는 증폭기(400)와 실질적으로 유사하기 때문에, 이 회로의 설명은 증폭기(900)와 증폭기(400) 사이의 차이점에 집중할 것이다. 도 2와 관련하여 더 상세히 설명된 바와 같이 증폭기(400)의 저항 R은 잡음 신호의 증폭을 제어하고 일정한 이득 계수를 제공하는 피드백 요소이다.
농동 소자의 고유 입력 커패시턴스인 Cinput 또는 Cin의 존재는 입력 임피던스가 주파수에 의존하기 때문에 잡음 제거 메커니즘에 복잡성을 추가한다. 다음 설명은 인덕터 L2가 유용한 이유를 설명하기 위한 것이다. 단일 피드백 저항 R만이 사용되는 도 2의 회로를 참조한다. 입력 임피던스는 주파수에 따라 달라지기 때문에 잡음 증폭은 주파수에 따라 달라진다. 피드백 장치의 입력 임피던스는 대략 다음과 같다:
입력 임피던스가 무효됨에(reactive) 따라 더 많은 잡음 저류가 입력 커패시턴스로 흐르게 되어 주파수가 증가함에 따라 잡음 제거를 저해한다. 따라서 노이즈 전압 이득, 즉 Q1A의 드레인 및 게이트 노드에서 노이즈 전압의 비율은 주파수에 따라 달라지며 주파수가 증가함에 따라 아래와 같이 커진다.
입력 전압 이득(Q1A 게이트의 전압 대 입력 전압의 비율)은 다음 식에서 암시하는 바와 같이 주파수가 증가함에 따라 감소한다:
위의 분석은 잡음 제거가 장치 기생 커패시턴스로 인해 주파수가 증가함에 따라 저하된다는 것을 보여준다. 따라서 잡음 제거는 초광대역 동작에 대한 장치 기생을 극복해야 한다.
도 9a를 참조하면, 피드백 회로(905)는 동위상 및 역위상 잡음 신호의 최대 제거를 유지하기 위해 주파수 범위에 걸쳐 잡음 신호에 실질적으로 일정한 피드백 이득이 적용되도록 이 능동 증폭기와 관련된 기생 커패시턴스의 영향을 보상하기 위해 주파수에 따라 변하는 이득을 제공한다. 예시적인 피드백 회로(905)는 저항 R1, 저항 R2 및 인덕터 L2를 포함한다. 주파수 범위의 더 낮은 주파수에서 인덕터 L2는 저항 R2에 걸쳐 매우 낮은 임피던스를 제공하여 저항 R1이 주로 이득 계수를 결정하게 한다. 주파수 범위 내에서 주팟후가 증가함에 따라 인덕터 L2의 임피던스가 증가하여 저항 R2와 인덕터 L2의 병렬 조합으로 표시되는 임피던스와 직렬로 연결된 저항 R1에 의해 이득 계수가 결정된다. 이는 주파수가 증가함에 따라 양의 이득 기울기를 생성하는 영향을 미친다. 저항 R1 및 R2와 인덕터 L2의 값은 Q1A와 관련된 기생 커패시턴스로 인한 이득의 롤오프(roll-off)/감소를 오프셋하는 양의 이득 기울기를 제공하도록 선택되어 순 효과(net effect)가 매우 넓은 작동 주파수 범위에서 일정/평탄한 이득 프로파일을 제공하는 것이다. 인덕터 L2는 최고 작동 주파수를 넘는 자체 공진 주파수를 가져야 한다. 이득 대 주파수의 기울기를 변경하는 다른 피드백 회로, 예를 들어 커패시터가 있는 회로 또는 인덕터와 커패시터의 조합이 활용될 수 있다.
도 9b는 초광대역 동작의 보다 상세한 수학적 표현 및 설명이 제시되는 도 9a의 단순화된 버전을 제공한다. 잡음 분석을 위해 C1은 회로에서 제거되었으며 Q1b의 잡음 기여는 무시되었다. L1의 존재는 장치 입력 커패시턴스를 부분적으로 제거하여 아래 식과 같이 더 넓은 주파수에 걸쳐 더 나은 입력 매칭 조건 및 동작이 가능해진다:
L1, L2 및 R2의 존재는 노드 x와 y 사이의 신호 이득 및 잡음 이득에 대한 새로운 식을 초래한다. 이러한 방정식을 조사하면 이득 전달 함수에 0을 효과적으로 삽입하여 잡음 누출의 감소 및 제거, 신호 이득의 재구성 및 확장을 알 수 있다. 이 추가적인 0은 이득의 상향 기울기를 제공하는 반면 장치 입력 기생 커패시턴스와 밀러 효과 커패시턴스는 작동 대역폭을 감소시키는 경향이 있다. 잡음 이득 및 신호 이득에 대한 식은 다음과 같이 주어진다:
여기서
그리고
여기서,
Q1 잡음 전류에 대한 노드 x 및 y의 잡음 전압에 대한 식은 이제 다음과 같이 주어진다.
여기서
k=1.38×10-23 J/K는 볼츠만 상수이다.
T= 켈빈 온도
γ= 장치 "초과 잡음 계수"
gm1= Q1a에 대한 트랜스컨덕턴스
그리고
DC에서 Vny는 아래의 예상되는 식으로 감소한다.
잡음 제거의 경우 보조 증폭기의 이득은 이제 주파수에 따라 달라지며 다음과 같이 주어진다.
DC에서 위의 이득은 아래의 예상되는 식으로 감소한다.
입력에서 출력까지의 총 신호 이득을 결정하려면 먼저 중첩 원리를 사용하여 출력 신호 Vout을 결정한다.
여기서
Vx가 존재하고 Vy=0일 때 
Vy가 존재하고 Vx=0일 때 
총 신호 이득은 다음과 같이 쓸 수 있다.
여기서
도 9b의 회로의 단순화된 잡음 지수 식은 다음과 같이 쓰여진다.
여기서,
보조 증폭기/가산 회로의 잡음은 다음과 같이 더 단순화될 수 있다.
여기서,
Cds2= Q2의 드레인 및 소스 사이의 고유 장치 커패시턴스
r02, r03은 Q2 및 Q3에 대한 고유 출력 저항이다.
gm2 및 gm3는 Q2 및 Q3 트랜지스터에 대한 트랜스컨덕턴스이다.
증폭기(900)와 관련된 다른 요인도 낮은 잡음 지수를 갖는 예외적으로 넓은 대역폭에 기여한다. 커패시터 C2와 저항 RB1의 조합이 단계간 고역 통과 필터(inter-stage high-pass filter)를 구성한다는 점에 유의한다. 따라서 고역 통과 필터를 너무 낮은 주파수로 설정하여 원하는 최고 동작 주파수가 제한되지 않도록 이러한 성분의 값을 잘 선택해야 한다. Q2A의 소스와 직렬로 연결된 인덕터 L3는 Q2A의 Cgs로 인한 기생 효과를 중화하는데 도움이 된다. 인덕터 L3와 병렬로 연결된 저항 R3는 장치 바이어스 조건에 부정적인 영향을 주지 않으면서 Q2A의 입력 임피던스를 최적화하는데 도움이 된다.
인덕터 L4는 기생 커패시턴스(Q3에 대한 Cgs 및 Q2B에 대한 Cds)의 감소를 돕고 Q3와 Q2B 사이의 매칭을 제공한다. 이 인덕터는 Q2B의 드레인을 향하는(look into) 용량성 출력 임피던스를 2 개의 트랜지스터 사이에 보다 효과적인 전류 흐름을 허용하는 더 낮은 임피던스 값으로 변환한다.
gm2/gm3(트랜지스터 2 및 3의 이득)의 비율이 Q2/Q3에 의해 제공되는 보조 증폭의 이득을 결정하기 때문에 Q2 장치 크기가 클수록 이득이 증가하고 증가된 이득으로 인해 장치 잡음 요인이 낮아진다.
출력 부하는 더 낮은 주파수에서 유도성인 소스 팔로워 Q3을 향하는 입력 임피던스에 비례하기 때문에 커패시터 C3(Cgs와 병렬)를 추가하면 최대 몇 GHz의 더 낮은 주파수에서 장치 대역폭에 기여한다. 저주파 동작을 확장하려면 입력 및 출력 DC 차단 커패시터 C1 및 C4는 바람직하게는 이 주파수 성능에 필요한 커패시턴스 크기를 수용할 수 있는 오프칩 부품이어야 한다. 다른 매칭 네트워크와 바이패스 커패시터는 45nm SOI 기술로 실현될 수 있다.
도 10은 1GHz 미만에서 40GHz로 확장하는 표시된 넓은 범위의 주파수에 걸쳐 도 9a에 도시된 실시예에 대한 이득(1005), 입력 반사 손실(1010) 및 출력 반사 손실(1015)을 타나내는 그래프이다.
도 11은 표시된 넓은 주파수 범위에 걸쳐 도 9a에 도시된 실시예에 대한 잡음 지수(1105)를 보여주는 그래프이다. 2GHz 미만의 주파수에 대한 잡음 지수는 나머지 동작 범위에 대해 달성된 것보다 높지만 회로는 여전히 상당한 이득을 제공하며 이러한 더 낮은 주파수에서도 작동한다.
도 12는 도 9a에 도시된 실시예와 관련된 3차 왜곡에 대한 시뮬레이션된 투톤 테스트의 결과를 표시하는 그래프이다. 그래프는 전형적인 트톤 테스트의 플롯이다. 2 개의 주파수 신호 f1=30GHz 및 f2=30.5GHz가 증폭기의 입력에 주입된다. 신호 f1 및 f2의 전력이 증가되고 f1 신호, f2 신호 및 2f1-f2 및 2f2-f1에서의 왜곡 곱에 대한 전력이 증폭기의 출력에서 측정된다. 출력 3차 상호 변조 곱(OIP3)은 외삽된 전력선 기울기 1205 및 1210의 교차점에서 달성된다. 1205 및 1210에 대한 선 기울기는 각각 1 및 3이다. OIP3에 대한 15dBm의 예측 값은 MMW 주파수에서 저전력 애플리케이션에 매우 좋다.
도 13은 잡음 제거 기능을 갖는 제1 단계(1310) 및 광범위한 주파수에 걸쳐 추가 이득을 제공하기에 적합한 추가 증폭 단계(1315)를 포함하는 저잡음 증폭기(1305)의 개략도이다. 단계(1310)는 증폭기(900)와 동일하므로 추가 논의가 필요하지 않다. 단계(1315)는 캐스코드 장치(Q4A 및 Q4B)와 50옴 부하에 광대역 매칭을 제공하는 소스 팔로워 Q84로 구성된다. 캐스코드 장치의 능동 부하 Q5는 전력 소비를 줄이기 위해 활용된다. 장치 Q4B는 Q4A에 대한 절연을 제공하여 넓은 주파수 범위에 걸쳐 장치 Q4A에 대한 주파수 안정성을 향상시킨다. Q6와 Q7로 구성되는 전류 미러(current mirror)는 출력 장치 Q8의 바이어싱과 이미터 팔로워 Q8에 대한 부하의 일부를 제공한다. 전류 미러는 바이어스 저항 RB3에 의해 제어되는 출력 장치 Q8에 공급되는 전류를 결정한다. 저잡음 증폭기(1305)는 시스템 온 칩 애플리케이션, 통합 마이크로파 어셈블리 또는 통신 수신기와 같은 독립형 모듈로 사용하기에 적합하다. 인덕터 L5 및 L6은 각각 Q4A 및 Q8에 대해 광대역 임피던스 매칭을 제공한다.
도 14는 도 13에 도시되는 실시예에 대한 이득(1405), 입력 반사 손실(1410) 및 출력 반사 손실(1415)을 나타내는 그래프이다. 이득은 0.5GHz 미만에서 50GHz까지 20dB를 약간 넘으면실질적으로 평탄하다는 점에 유의해야 한다. 즉, 실질적으로 평탄한 이득은 주파수 범위에 걸쳐 2dB 초과로 변하지 않는다.
도 15는 표시된 넓은 범위의 주파수에 걸쳐 도 13에 도시된 실시예에 대한 잡음 지수(1505)를 보여주는 그래프이다. 1GHz 내지 50GHz에서 잡음 지수는 2dB 미만이며; 3GHz 내지 50GHz에서 잡음 지수는 1.6dB 미만으로 유지된다. 잡음 지수가 약 3GHz 미만으로 더 높지만 증폭기는 여전히 작동하며 더 높은 주파수 범위에서와 같이 더 낮은 주파수에서도 동일한 이득을 제공한다는 것에 유의한다. 따라서 이러한 낮은 주파수에서도 여러 응용 분야에서 동작하기에 적합하다.
도 16은 도 13에 도시된 실시예와 관련된 3차 왜곡에 대한 시뮬레이션된 투톤 테스트의 결과를 표시하는 그래프이다. 그래프는 전형적인 투톤 테스트의 플롯이다. 2 개의 주파수 신호 f1=30GHz 및 f2=30.5GHz가 증폭기의 입력에 주입된다. 신호 f1 및 f2의 전력이 증가되고 f1 신호, f2 신호 및 2f1-f2 및 2f2-f1에서의 왜곡 곱에 대한 전력이 증폭기의 출력에서 측정된다. 약 2dB의 출력 3차 상호 변조 곱(OIP3)이 외삽된 전력선 기울기 1605 및 1610의 교차점에서 달성된다. 1605 및 1610에 대한 선 기울기는 각각 1 및 3이다. 약 -18dBm의 IIP3의 예측값이 높은 이득을 고려할 때 예상된다. 선형성은 출력 단계 장치 크기 및 선형성 향상 기술을 증가시켜 개선할 수 있다.
본 발명의 예시적인 구현이 본 명세서에서 상세하게 도시되고 설명되었지만, 본 발명의 사상을 벗어나지 않고 다양한 수정, 추가, 대체 등이 이루어질 수 있음은 당업자에게 명백할 것이다. 예를 들어, 예시적인 실시예의 모든 구성요소가 CMOS SOI 기판 내에 통합되는 것으로 구상되지만(구체적으로 언급된 경우는 제외), 유사하거나 상이한 동작 주파수를 처리하는 구현을 위해 다른 반도체 기술이 사용될 수 있다.
본 발명의 범위는 다음 특허청구범위에 정의된다.
Claims (15)
- 절연 기판 상의 실리콘 상에 포함되고 약 0.5GHz 내지 50GHz의 주파수 범위에서 동작하도록 구성된 CMOS 트랜지스터 및 통합 잡음 제거 회로를 갖는 저잡음 증폭기 회로로서, 상기 저잡음 증폭기 회로는:
증폭기의 입력에 결합된 제1 신호 및 제1 잡음 신호를 증폭하고 증폭기의 출력에서 각각 대응하는 증폭된 제2 신호 및 제2 잡음 신호를 생성하는 CMOS 트랜지스터 중 하나 이상을 사용하는 증폭기 ― 상기 증폭된 제2 신호는 제1 신호의 위상에 대해 실질적으로 180도 역위상이며, 증폭된 제2 잡음 신호는 제1 잡음 신호와 실질적으로 동일한 위상을 갖고, 제1 신호는 0.5GHz 내지 50GHz 범위의 주파수를 가짐 ―;
상기 증폭기에 의해 제공되는 제2 신호 및 제2 잡음 신호의 증폭량을 제어하는 증폭기에 연결되는 피드백 회로 ― 피드백 회로는 비선형 이득 요소 대 주파수(non-linear gain factor versus frequency)를 가지며 이득 요소는 주파수 범위에서 주파수가 증가함에 따라 증폭기의 적용된 이득을 증가시키며, 증가된 이득 요소는 증폭기와 관련된 내부 커패시턴스로 인해 주파수가 증가함에 따라 증폭기의 고유한 이득 감소를 보상하여 주파수 범위에 걸쳐 제2 신호 및 제2 잡음 신호의 실질적으로 일정한 증폭량을 제공함 ―;
하나 이상의 CMOS 트랜지스터를 사용하는 보조 증폭기 ― 상기 보조 증폭기는 보조 입력에서 제1 신호 및 제1 잡음 신호를 수신하며, 보조 출력에서 각각 제1 신호 및 제1 잡음 신호의 증폭된 버전인 제3 및 제4 신호를 생성하며, 상기 제3 및 제4 신호는 각각 제1 신호 및 제1 잡음 신호의 위상에 대해 실질적으로 180도인 위상을 가지며, 상기 보조 증폭기에 의해 제공되는 증폭량은 증폭기에 의해 제공되는 증폭량과 실질적으로 동일함 ―; 및
상기 제2 신호, 제2 잡음 신호, 제3 신호 및 제4 신호를 수신하는 합산 회로 ― 상기 합산 회로는 합산 출력에서 결과 신호를 생성하며, 여기서 결과 신호는 제2 신호 및 제3 신호의 보강 덧셈(constructive addition) 및 제2 잡음 신호와 제4 신호의 소거 덧셈(destructive addition)을 포함하며, 후자의 2 개의 신호가 진폭이 실질적으로 동일하지만 180도 반대 위상을 갖기 때문에 소거 덧셈은 제2 잡음 신호와 제4 신호의 실질적인 제거를 초래함 ―;를 포함하며,
상기 증폭기 및 보조 증폭기 및 합산 회로의 CMOS 트랜지스터는 절연 기판 상의 단일 실리콘 상에 배치되는,
저잡음 증폭기 회로. - 제1항에 있어서,
상기 결과 신호는 20GHz 내지 50GHz의 주파수 범위에 걸쳐 2 데시벨 미만 그리고 3GHz 내지 50GHz에서 1.6dB 미만의 관련 잡음 지수를 갖는,
저잡음 증폭기 회로. - 제1항에 있어서,
상기 피드백 회로는 증폭기의 게이트 및 드레인 사이에 연결되며,
상기 보조 증폭기는 제2 잡음 신호에 대해 증폭기에 의해 제공되는 이득과 실질적으로 동일한 무부하 이득량을 갖는,
저잡음 증폭기 회로. - 제1항에 있어서,
상기 증폭기는 각각의 드레인이 증폭기의 출력으로서 함께 연결된 캐스코드 동작으로 구성되는 적어도 2 개의 CMOS 트랜지스터를 포함하며;
상기 합산 회로는 적어도 하나의 CMOS 트랜지스터를 포함하며;
상기 보조 증폭기는 서로 그리고 합산 장치의 적어도 하나의 CMOS 트랜지스터와 캐스코드로 연결된 적어도 2 개의 CMOS 트랜지스터를 포함하며;
고출력 임피던스를 갖는 캐스코드 전류 소스는 보조 증폭기의 캐스코드 연결된 트랜지스터 중 하나에 전류를 주입하도록 연결되고, 주입된 전류가 캐스코드로 연결된 적어도 2 개의 CMOS 트랜지스터를 통해 흐르지만 합산 회로의 적어도 하나의 CMOS 트랜지스터를 통해 흐르지 않도록 구성되는,
저잡음 증폭기 회로. - 제1항에 있어서,
주파수 범위 전체에 걸쳐 임피던스 안정성을 향상시키도록 구성되는 하나의 인덕터 및 적어도 하나의 커패시터를 포함하며 상기 증폭기의 입력에 연결되는 주파수 매칭 네트워크를 더 포함하는,
저잡음 증폭기 회로. - 제1항에 있어서,
상기 신호가 합산 장치에 의해 수신되기 전에 제2 신호 및 제2 잡음 신호를 고역 통과 필터링하며 합산 회로에 연결되는 고역 통과 필터를 더 포함하는,
저잡음 증폭기 회로. - 제1항에 있어서,
상기 보조 증폭기의 하나 이상의 트랜지스터와 직렬로 연결되며, 상기 보조 증폭기의 하나 이상의 트랜지스터와 관련된 내부 커패시턴스를 보상함으로써 주파수 범위에 걸쳐 임피던스를 안정화시키는 인덕티브 디제너레이션(inductive degeneration)을 제공하도록 구성되는 적어도 하나의 인덕터를 더 포함하는,
저잡음 증폭기 회로. - 제1항에 있어서,
상기 피드백 회로는 적어도 제1 저항과 직렬로 연결되는 적어도 하나의 인덕터를 포함하는,
저잡음 증폭기 회로. - 제8항에 있어서,
상기 피드백 회로는 적어도 하나의 인덕터와 병렬로 연결되는 제2 저항을 포함하는,
저잡음 증폭기 회로. - 제9항에 있어서,
상기 제2 저항 및 적어도 하나의 인덕터는 각각 증폭기의 출력에 결합되며 제1 저항의 하나의 단말(terminal)은 증폭기의 입력에 결합되는,
저잡음 증폭기 회로. - 제1항에 있어서,
2차 증폭 단계는 상기 합산 출력에 결합되며, 상기 2차 증폭 단계는 최종 출력에서 추가 증폭을 제공하는,
저잡음 증폭기 회로. - 제11항에 있어서,
상기 증폭기, 피드백 회로, 보조 증폭기, 합산 회로 및 2차 증폭 단계는 모두 45nm CMOS 기술을 활용하는 절연 기판 상의 단일 집적 실리콘의 일부로서 형성되는,
저잡음 증폭기 회로. - 제11항에 있어서,
상기 2차 증폭 단계는 합산 출력으로부터 결과 신호를 수신하는 입력을 갖는 캐스코드 회로를 포함하며, 상기 캐스코드 회로는 공통 게이트 구성을 갖는 제2 CMOS 장치에 결합된 공통 소스 구성을 갖는 제1 CMOS 장치를 가지며, 캐스코드 회로의 입력은 제1 CMOS 장치의 게이터에 결합되며 캐스코드 회로의 출력은 제2 CMOS 장치의 드레인에 있는,
저잡음 증폭기 회로. - 제13항에 있어서,
소스 팔로워로서 구성되는 제3 CMOS 장치를 더 포함하며, 제3 CMOS 장치의 게이트는 캐스코드 회로로부터의 출력에 결합되며, 제3 CMOS 장치의 소스는 추가 증폭된 결과 신호를 부하에 결합시키는,
저잡음 증폭기 회로. - 제14항에 있어서,
전류 미러 구성으로 함께 결합되는 2 개의 CMOS 장치를 더 포함하며, 상기 2 개의 CMOS 장치 중 하나는 상기 제3 CMOS 장치에 대한 바이어스를 설정하기 위해 제3 CMOS 장치의 소스에 결합되는,
저잡음 증폭기 회로.
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