JP2001358583A

JP2001358583A - Ｐｌｌ回路

Info

Publication number: JP2001358583A
Application number: JP2000177042A
Authority: JP
Inventors: Kenzo Tan; 謙蔵丹
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-06-13
Filing date: 2000-06-13
Publication date: 2001-12-26

Abstract

(57)【要約】【課題】ロックアップタイムが短く、デバイスの製造バ
ラツキが利得のバラツキ耐性が強く、高速動作可能なＰ
ＬＬ回路の提供。【解決手段】フィルタ回路の出力をオフセットとして位
相比較器出力に加算することで、位相比較器の出力に応
じて位相比較器出力のパルス幅を変化させて、位相比較
器の利得を増大させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に、ロックアップタイムの短縮を図る構成とした
ＰＬＬ回路に関する。

【０００２】

【従来の技術】基準信号と電圧制御発振器（ＶＣＯ）の
出力との位相を比較する位相比較器と、位相比較器の出
力を増幅して平滑化するループアンプフィルタ回路と、
ループアンプフィルタ回路の出力電圧を制御電圧として
発振周波数が可変制御される電圧制御発振器（ＶＣＯ）
よりなるＰＬＬ（Phase Locked Loop；位相同期ルー
プ）回路において、ＰＬＬ回路のロックアップタイム
は、ＰＬＬ回路のループ利得（位相比較器利得、ＶＣＯ
利得、ループアンプ利得の積）とフィルタ回路（ＬＰ
Ｆ）の帯域によって決まる。

【０００３】ＰＬＬ回路のジッタを抑えるためにＶＣＯ
利得を大きくできない場合（ＶＣＯ利得を大とするとジ
ッタが増大する）や、出力振幅の制約から、位相比較器
の利得が大きくできない場合には、ＰＬＬ回路のループ
利得が小さくなり、ＰＬＬ回路のロックアップタイムが
長くなる、という問題がある。

【０００４】ロックアップタイムの短縮を図る従来のＰ
ＬＬ回路について以下に説明する。図３に示すＰＬＬ回
路では、位相比較器１４１、電圧制御発振器（ＶＣＯ）
１４２、ループアンプフィルタ１４４から構成されてお
り、ロックアップタイムを短縮するために、ループアン
プ利得を増加させる等の対策が行われる。

【０００５】また図４は、特開昭６２−２６６０７号公
報に提案されている回路構成を示す図である。図４に示
す回路構成は、図３に示す構成において、位相比較器１
４１とループアンプ１４４の間に、パルス伸張回路１４
７、１４８を設け、位相比較器１４１の出力信号（パル
ス）を伸張させることで、位相比較器１４１の見かけ上
の利得を増加し、ループ利得を増加させている。

【０００６】ループ利得は、ロックアップタイムの他に
も、定常位相誤差やジッタ特性等のＰＬＬ回路の特性を
決める重要なファクタであるため、十分な大きさの利得
を持たせるためには、デバイスの製造バラツキに対して
耐性を具備した回路による対策が必要である。

【０００７】

【発明が解決しようとする課題】しかしながら、上記し
た従来のＰＬＬ回路は下記記載の問題点を有している。

【０００８】まず図３に示した従来のＰＬＬ回路におい
ては、ジッタを抑えるために、ループアンプ利得の大き
さに制限がある場合には、ロックアップタイムを短縮す
るのに十分な利得が得られない。

【０００９】また、図４に示した従来のＰＬＬ回路にお
いては、パルス伸張回路が、抵抗と容量（ＲＣ）で構成
されているため、ＲＣの時定数を小さくできない場合、
隣接するパルス同士が干渉するため、高速動作には適し
ていない。また、デバイスの製造バラツキにより、ＲＣ
の時定数が変動するため、デバイスの製造バラツキが利
得のバラツキに大きく影響する、という問題点を有して
いる。

【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ロックアップタ
イムを短縮するとともに、デバイスの製造バラツキが利
得のバラツキ耐性が強く、高速動作可能なＰＬＬ回路を
提供することにある。

【００１１】

【課題を解決するための手段】前記目的を達成するため
本発明は、位相比較器の出力とフィルタ回路との間に、
前記位相比較器の出力を入力とし出力パルス幅に応じて
変化する電圧をオフセット電圧として与えるオフセット
調整回路を備えている。より詳細には、本発明は、基準
信号と電圧制御発振器からの出力との位相を比較する位
相比較器と、前記位相比較器からの位相差出力を入力し
これを平滑化した信号を前記電圧制御発振器に制御電圧
として与えるフィルタ回路とを備えたＰＬＬ回路におい
て、前記フィルタ回路の出力を帰還入力しオフセット電
圧として前記位相比較器の出力に加算する加算回路と、
前記加算回路の出力信号を波形整形して前記フィルタ回
路の入力端に供給するバッファ回路と、を備えている。

【００１２】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい一実施の形態にお
いて、位相比較器（４１）、フィルタ回路（４４）、電
圧制御発振器（４２）を備えたＰＬＬ回路において、フ
ィルタ回路（４４）の出力を帰還入力としオフセット電
圧として位相比較器（４１）の出力信号に加算する加算
回路（１）と、加算回路（１）の出力を波形整形してフ
ィルタ回路（４４）の入力端に供給するバッファ回路
（２）とを備えている。

【００１３】本発明の一実施の形態においては、位相比
較器（４１）の利得を補うために、位相比較器（４１）
の出力に応じて、位相比較器の出力にオフセットを与
え、これを波形整形することで、フィルタ回路に供給す
る位相比較器の出力パルス幅を変化させる。このため、
位相ズレ（基準信号と電圧制御発振器の出力の位相差）
が大きいところで、位相比較器の利得を増大させる。ま
たフィルタ回路（４４）の出力（ＤＣ電位）をオフセッ
ト電圧として、位相比較器（４１）の出力信号に加算す
ることで、位相比較器（４１）の出力信号のパルス幅
（デューティ比）を変化させることにより、ロックアッ
プタイムを短縮する。

【００１４】加算回路とバッファ回路よりなるオフセッ
ト調整回路には、デバイスの製造バラツキの回路動作へ
の影響を抑えるために、差動回路よりなるミキサ回路
や、電圧加算回路のような、素子の相対値で特性が決ま
る回路が用いられる。

【００１５】例えば加算回路（１）としては、フィルタ
回路（４４）の出力を差動入力とし定電流源で駆動され
る第１の差動対トランジスタ（９、１４）と、前記第１
の差動対トランジスタの差動出力電流でそれぞれ駆動さ
れ、位相比較器（４１）の出力を差動入力とする第２の
差動対トランジスタ（７、８）及び第３の差動対トラン
ジスタ（１２、１３）と、前記第２、第３の差動対トラ
ンジスタのそれぞれの一の出力と第１、第２の抵抗負荷
（６、１１）との接続点を入力する第１、第２のエミッ
タフォロワ（１８、１９）よりなる。バッファ回路
（２）は、前記第１、第２のエミッタフォロワ（１８、
１９）の出力を差動入力とし定電流源で駆動される第４
の差動対トランジスタ（２４、２５）よりなる。

【００１６】あるいは、加算回路（１）としては、位相
比較器（４１）の出力の一方と、フィルタ回路（４４）
の出力の一方との間に直列に接続される第１、第２の抵
抗（３４、３５）と、位相比較器の出力の他方と、フィ
ルタ回路の出力の他方との間に直列に接続される第３、
第４の抵抗（３６、３７）と、を備えている。バッファ
回路（２）は、前記第１、第２の抵抗の接続点電圧と、
前記第３、第４の抵抗の接続点電圧を差動入力とし定電
流源で駆動される第４の差動対トランジスタ（２４、２
５）よりなる。

【００１７】かかる構成の本発明の実施の形態のＰＬＬ
回路は、位相比較器の出力に位相比較器出力に応じたオ
フセットを与え、非同期時の位相比較器の利得を増幅す
ることで、ロックアップタイムを短縮している。また、
加算回路は、デバイスの相対値で特性が決まるため、デ
バイスの製造変動に強い回路となる。

【００１８】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して詳細に説明する。図１は、本発明の一実施例の構成
を示す図である。図１を参照すると、本発明の一実施例
は、従来のＰＬＬ回路の構成要素である、位相比較器４
１、フィルタ（アンプフィルタ）４４、電圧制御発振器
（ＶＣＯ）４２に加えて、位相比較器４１の出力にオフ
セットを与える加算回路１と、加算回路１からの出力を
波形整形するためのバッファ２を備えて構成されてい
る。

【００１９】加算回路１は、差動回路で構成され、位相
比較器４１の相補出力がベースに差動入力され、エミッ
タが共通接続され、コレクタがそれぞれ負荷抵抗６を介
して、及び直接、電源に接続されている第１の差動対ト
ランジスタ７、８と、位相比較器４１の相補出力がベー
スに差動入力され、エミッタが共通接続され、コレクタ
がそれぞれ負荷抵抗１１を介し、及び、直接電源に接続
されている第２の差動対トランジスタ１２、１３と、を
備え、トランジスタ８と１２のベースは共通接続されて
いる。

【００２０】さらに、べースに、フィルタ４４からの出
力がバッファ回路４９を介して差動入力され、エミッタ
がエミッタ抵抗１０、１５を介して共通接続されて、定
電流源トランジスタ１６のコレクタに接続され、コレク
タが、第１の差動対トランジスタ７、８と、第２の差動
対トランジスタ１２、１３の共通エミッタにそれぞれ接
続される第３の差動対トランジスタ９、１４を備え、定
電流源トランジスタ１６とトランジスタ４は、カレント
ミラー回路を構成し、トランジスタ４のコレクタ電流と
等しい電流値のミラー電流がトランジスタ１６のコレク
タに流れる。

【００２１】第１の差動対トランジスタ７、８と、第２
の差動対トランジスタ１２、１３の出力（抵抗６、１１
の電圧降下）は、エミッタフォロワ構成のトランジスタ
１８、１９のベース入力され、トランジスタ１７、１９
のエミッタ出力電圧がバッファ回路２に入力される。

【００２２】バッファ回路２は、エミッタフォロワトラ
ンジスタ１８、１９の出力を、ベースに差動入力し、エ
ミッタがエミッタ抵抗２６、２７を介して共通接続さ
れ、定電流源トランジスタ２８に接続され、コレクタが
抵抗２２、２３を介して電源に接続され、コレクタから
出力が取り出される第４の差動対トランジスタ２４、２
５を備え、トランジスタ２７はトランジスタ４１とカレ
ントミラー回路を構成し、トランジスタ３１のコレクタ
電流をミラー電流として、差動対トランジスタ２４、２
５を駆動する。

【００２３】位相比較器４１は、基準信号（リファレン
ス信号）４０と、ＶＣＯ出力信号４３の位相差を検出す
る。位相比較器４１の出力ノードＡは、図１でＡに示す
信号波形を出力する。

【００２４】加算回路１は、位相比較器４１の出力（図
１中Ａ）とフィルタ４４の出力（図１の波形Ｂ）を正帰
還させて加算し、図１中Ｃ（エミッタフォロワ１８、１
９の出力電圧）に示すように、オフセットを与えた波形
を出力する。

【００２５】波形整形用のバッファ２では、図１の波形
Ｃの立ち上がり立ち下がり時間の分だけパルス幅を変化
させる（図１のＤ参照）。

【００２６】フィルタ４４の出力４５ａ、４６ａの電圧
が、基準電圧Ｖrefよりも大と小のオフセット電圧＋Ｖ
B、−ＶB（ただし、ＶBはオフセット電圧）である場
合、電圧Ｖref＋ＶBをベース（ノードＢ）に入力とする
トランジスタ９のコレクタ電流は減少し、電圧Ｖref−
ＶBをベースに入力とするトランジスタ１４のコレクタ
電流は増大する。この状態で、トランジスタ８のベース
電圧が、トランジスタ７のベース電圧よりも大の場合、
抵抗６の電圧降下（端子間電圧）は減少し、トランジス
タ１８のエミッタ電圧は、オフセットに対応して、上昇
し、トランジスタ１４で駆動される第２の差動対トラン
ジスタをなすトランジスタ１２のベース電圧はトランジ
スタ１３のベース電圧よりも大であるため、抵抗１１の
電圧降下（端子間電圧）が増大し、トランジスタ１９の
エミッタ電圧は、オフセットに対応して下降する。トラ
ンジスタ１８、１９のエミッタ電圧をそれぞれベース入
力とする差動対トランジスタ２４、２５よりなるバッフ
ァ回路２は、差動対トランジスタ２４、２５のコレクタ
から、トランジスタ１８、１９のエミッタ電圧（差電
圧）を差動増幅した電位を差動出力する。

【００２７】差動回路がバランスする電位（基準電位：
Vref）より高電位のオフセット電圧を、ノードＢ（トラ
ンジスタ９のベース）に与えた場合には、バッファ回路
２の出力Ｄの信号波形（フィルタ４４への入力信号）に
おいて、図１に示すように、基準電位よりも高電位側パ
ルスのパルス幅は広がり、基準電位よりも低電位側パル
スのパルス幅は狭くなる。

【００２８】逆に、基準電位より低電位のオフセットを
与えた場合は、基準電位より高電位側パルスのパルス幅
は狭くなり、低電位側パルスのパルス幅は広がる。

【００２９】このように、本発明の一実施例において
は、位相比較器４１の出力にオフセットを与えて、フィ
ルタ４４に与える信号のパルス幅を変化させることによ
り、従来のＰＬＬ回路の構成と比べ、位相比較器の出力
の利得を増大させることが出来る。

【００３０】次に、本発明の第２の実施例について説明
する。図２に、本発明の第２の実施例の構成を示す図で
ある。図１に示した前期実施例と異なる点は、オフセッ
トの加算回路３３を、抵抗分割を用いて電位加算する構
成としている点である。位相比較器４１の出力とノード
Ｂ（フィルタ４４の出力４５ａ、４６ａが供給される）
との間に抵抗３４、３５、抵抗３６、３７を備え、抵抗
３４、３５の接続点と、抵抗３６、３７の接続点が、バ
ッファ回路２の差動対トランジスタ２４、２５のベース
に接続されている。

【００３１】位相比較器４１の出力ノード（抵抗３４、
３６の一端の電圧）をＶA、−ＶA、フィルタの出力Ｂ
（抵抗３５、３７の一端の電圧）をＶB、−ＶBとし、抵
抗３４、３５の抵抗値をＲ、抵抗３６、３７の抵抗値を
Ｒとすると、ノードＣの電圧には、ＶB+（ＶA-ＶB）・R／（R+R）=（ＶA+ＶB）/2 -ＶB+（-ＶA+ＶB）・R／（R+R）=-（ＶA+ＶB）/2 が出力される。

【００３２】すなわち、加算回路３３の出力の振幅は、
位相比較器４１の出力の１／２となるため、波形整形用
のバッファ２で振幅を２倍して、もとに戻している。図
２の実施例でも、図１に示した前記実施例と同じ効果が
得られる。そして、半導体集積回路に形成される抵抗の
相対精度は、絶対精度と比べてバラツキの程度が小とさ
れており、特性のバラツキを低減している。

【００３３】本実施例は、前記した第１の実施例に比べ
て、簡易な構成とされ、回路規模が小さいため、レイア
ウト面積を縮減でき、コスト、歩留まりの点で有利とな
る。

【００３４】一例として、遮断周波数ｆ_T＝３０ＧＨｚ
のバイポーラプロセスを用いて回路シミュレーションを
実行した結果、２ＧＨｚのクロックを出力するＰＬＬ回
路において、ロックアップタイムを、従来のものより、
約１０％短縮することができた。なお、上記各実施例で
は、加算回路１、バッファ回路２を、バイポーラトラン
ジスタで構成する例を説明したが、ＭＯＳトランジスタ
で構成してもよいことは勿論である。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
電圧制御発振器（ＶＣＯ）の出力と基準信号の位相ズレ
量に応じて、位相比較器の出力に、オフセットを与え、
パルス幅を変化させる構成としたことにより、位相ズレ
が大きいところで、位相比較器の利得を増大させること
ができ、ロックアップタイムを短縮し、高速動作を実現
する、という効果を奏する。

【００３６】また、本発明によれば、オフセットを調整
する回路は素子の相対値で特性が決まる構成としたた
め、デバイス特性が製造バラツキ等を影響を受けにくく
（製造バラツキに強い）、製品の歩留まりを向上する、
という効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の他の実施例の構成を示す図である。

【図３】従来のＰＬＬ回路の構成の一例を示す図であ
る。

【図４】従来のＰＬＬ回路の構成の別の例を示す図であ
る。

【符号の説明】

１加算回路２波形整形用バッファ３、５、６、１０、１１、１５、１７、２０、２１、２
２、２３、２６、２７、２９、３０、抵抗３２、３４、３５、３６、３７、７、８、９、１２、１
３、１４、１６、１８、１９、２４、バイポーラトラ
ンジスタ２５、２８、３１、３３加算回路４０基準信号（リファレンス信号）４１、１４１位相比較器４２、１４２電圧制御発振器４３、１４３電圧制御発振器の出力４４、１４４アンプフィルタ４５、４６、１４４、１４６フィルタ出力４９バッファ回路１４７、１４８パルス幅伸張回路

Claims

【特許請求の範囲】

【請求項１】基準信号と電圧制御発振器からの出力との
位相を比較する位相比較器と、前記位相比較器からの出
力を入力しこれを平滑化した信号を前記電圧制御発振器
に制御電圧として与えるフィルタ回路とを備えたＰＬＬ
回路において、前記位相比較器の出力に、前記位相比較器の出力パルス
幅に応じて変化する電圧をオフセット電圧として与える
オフセット調整回路を接続し、前記位相比較器の出力に
オフセットを与えてそのパルス幅を変化させ、前記位相
比較器の出力の利得を増大させる構成としてなる、こと
を特徴とするＰＬＬ回路。
【請求項２】前記オフセット調整回路の出力が、前記フ
ィルタ回路を介して前記オフセット調整回路の入力に帰
還される、ことを特徴とする請求項１記載のＰＬＬ回
路。
【請求項３】前記オフセット調整回路が、前記位相比較
器の出力と、前記フィルタ回路の出力を加算する加算回
路を有する、ことを特徴とする請求項１又は２記載のＰ
ＬＬ回路。
【請求項４】前記オフセット調整回路が、前記位相比較
器の出力と、前記フィルタ回路の出力を入力するミキサ
回路を有する、ことを特徴とする請求項１又は２記載の
ＰＬＬ回路。
【請求項５】基準信号と電圧制御発振器からの出力との
位相を比較する位相比較器と、前記位相比較器からの出
力を平滑化した信号を前記電圧制御発振器に制御電圧と
して与えるフィルタ回路とを備えたＰＬＬ回路におい
て、前記フィルタ回路の出力を帰還入力しオフセット電圧と
して前記位相比較器の出力に加算する加算回路と、前記加算回路の出力信号を波形整形して前記フィルタ回
路の入力端に供給するバッファ回路と、を備え、前記基準信号と前記電圧制御発振器の出力の位
相ズレ量に応じて、前記位相比較器の出力にオフセット
を与えた信号を波形整形してパルス幅を変化させること
により、前記位相ズレ量の大きいところで前記位相比較
器の利得を増大させる構成としてなる、ことを特徴とす
るＰＬＬ回路。
【請求項６】前記加算回路が、定電流源で駆動され前記
フィルタ回路の出力を差動入力とする第１の差動対トラ
ンジスタと、前記第１の差動対トランジスタの差動出力
電流でそれぞれ駆動され、前記位相比較器の出力を差動
入力とする第２及び第３の差動対トランジスタを備え、
前記第２及び第３の差動対トランジスタの出力端より出
力電圧を取り出す構成とされている、ことを特徴とする
請求項３又は５記載のＰＬＬ回路。
【請求項７】前記加算回路が、前記フィルタ回路の出力
を差動入力とし定電流源で駆動される第１の差動対トラ
ンジスタと、前記第１の差動対トランジスタの差動出力電流でそれぞ
れ駆動され、前記位相比較器の出力を差動入力とする第
２及び第３の差動対トランジスタと、前記第２及び第３の差動対トランジスタのそれぞれの一
の出力端と第１及び第２の抵抗負荷との接続点の電圧を
それぞれ入力し、前記各接続点の電圧に追従する電圧を
出力するフォロワ構成の第１及び第２のトランジスタ
と、を備えてなる、ことを特徴とする請求項３又は５記載の
ＰＬＬ回路。
【請求項８】前記加算回路が、前記位相比較器の相補型
出力の一方の出力と、前記フィルタ回路の相補型出力の
一方との間に直列に接続される第１及び第２の抵抗と、前記位相比較器の相補型出力の他方と、前記フィルタ回
路の相補型出力の他方との間に直列に接続される第３及
び第４の抵抗と、を備えてなる、ことを特徴とする請求
項３又は５記載のＰＬＬ回路。
【請求項９】前記バッファ回路が、前記フォロワ構成の
第１及び第２のトランジスタの出力を差動入力とし、定
電流源で駆動され、出力対が負荷素子を介して電源に接
続される差動対トランジスタよりなる、ことを特徴とす
る請求項７記載のＰＬＬ回路。
【請求項１０】前記バッファ回路が、前記第１、第２の
抵抗の接続点電圧と、前記第３、第４の抵抗の接続点電
圧を差動入力とし定電流源で駆動され、出力対が負荷素
子を介して電源に接続される差動対トランジスタよりな
る、ことを特徴とする請求項８記載のＰＬＬ回路。