JPH11355111A - 位相比較装置および信号遅延回路 - Google Patents

Abstract

(57)【要約】 【課題】位相比較装置において、データ信号で変調され
たクロック信号の漏れ込みを解消し、位相雑音成分を含
まない出力信号を得る。 【解決手段】サンプル／ホールド回路３および４はデー
タ正相入力信号の立ち上がりおよび立ち下がりでトリガ
をかけ、合成回路５については、サンプル／ホールド回
路３および４からの出力に生じる遅延と同等の遅延を持
つデータ遅延回路６の出力信号でトリガをかけること
で、サンプル／ホールド回路３および４がホールド状態
の直流電圧のみを合成回路５で選択することを可能と
し、位相比較装置の出力への不要なクロック信号の漏れ
込みを解消する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ信号とクロ
ック信号の位相差を直流電圧に変換する位相比較装置、
および位相比較装置を用いて構成するＰＬＬ(Phase Loc
ked Loop：位相同期ループ回路）と、それらを同一半導
体基板上に形成したＰＬＬ−ＩＣに関する。

【０００２】

【従来の技術】現在１０Ｇbit／ｓ をはじめとする光伝
送システムの受信器の小型化，低コスト化を目的とした
ＰＬＬ−ＩＣの研究，開発が行われている。そのＰＬＬ
−ＩＣを実現する際に最も重要な構成要素は位相比較装
置であり、データ信号とクロック信号の位相差を検出
し、直流電圧に変換する機能を有する。

【０００３】従来の典型的な位相比較装置の回路構成と
して、アイイーイーイー ジャーナル オブ ソリッド
ステート サーキッツ（IEEE JOURNAL OF SOLID−STA
TECIRCUITS.)VOL.27, NO.12 の1748頁に記載の回路が挙
げられる。この回路を詳細に説明するため、記号を付加
し、従来例として図３に示す。図３に示す位相比較装置
はＳ／Ｈ（Sample／Hold）型と呼ばれ、二つのＳ／Ｈ回
路と一つのＭＵＸ(Multiplexer）回路によって構成され
る。Ｓ／Ｈ回路はデータとクロックの位相差を検出する
回路であり、ＭＵＸ回路はデータの立ち上がりと立ち下
がりで取り込んだ値を合成する回路である。

【０００４】図中、Ｃはクロック正相入力端子、ＣＢは
クロック逆相入力端子、Ｄはデータ正相入力端子、ＤＢ
はデータ逆相入力端子、Ｑ１は図３左側Ｓ／Ｈ回路の正
相出力端子、Ｑ１Ｂは図３左側Ｓ／Ｈ回路の逆相出力端
子、Ｑ２は図３右側Ｓ／Ｈ回路の正相出力端子、Ｑ２Ｂ
は図３右側Ｓ／Ｈ回路の逆相出力端子、ＯＵＴは正相出
力端子、ＯＵＴＢは逆相出力端子である。

【０００５】図３の動作原理を図４のタイミングチャー
トを用いて説明する。データ正相入力信号の立ち上がり
では、図３左側のＳ／Ｈ回路はサンプル状態からホール
ド状態へと移行し、クロック正相入力信号の電圧を保持
すると同時に端子Ｑ１からＭＵＸ回路に出力する。この
時、図３右側のＳ／Ｈ回路はホールド状態からサンプル
状態へと移行する。逆にデータ正相入力信号の立ち下が
りでは、図３右側のＳ／Ｈ回路からクロック正相入力信
号の電圧が端子Ｑ２からＭＵＸ回路に出力される。ＭＵ
Ｘ回路はデータ正相入力信号の立ち上がり時の端子Ｑ１
からの出力信号と、データ正相入力信号の立ち下がり時
の端子Ｑ２からの出力信号を加算し、正相出力信号とし
て出力する。以上より、データ正相入力信号の立ち上が
りおよび立ち下がり時点での、クロック信号の電圧を出
力することによって、入力されるデータ信号とクロック
信号の位相差を検出する。

【０００６】

【発明が解決しようとする課題】前述の通り、従来の位
相比較装置では、データ正相入力信号の立ち上がりおよ
び立ち下がり時にＳ／Ｈ回路でクロック正相入力信号の
電圧値を保持し、データ正相入力信号の立ち下がりおよ
び立ち上がり時にＭＵＸ回路でその電圧値を選択し出力
している。しかし実際は、Ｓ／Ｈ回路からの出力に遅延
が生じるため、ＭＵＸ回路をＳ／Ｈ回路と同一位相のデ
ータ正相入力信号でトリガすると、MUX回路はＳ／Ｈ回
路がホールド状態に入る前のサンプル状態の出力信号を
も選択してしまう。

【０００７】そのため、位相比較器の出力信号に、デー
タ信号で変調されたクロック信号の一部が漏れ込み、位
相雑音の原因となっている。特に、位相比較装置を１０
Ｇbit／ｓ 以上の高速動作をさせる場合、Ｓ／Ｈ回路の
出力の遅延時間は動作速度によらず一定であるため、出
力信号に含まれるクロック信号の占める割合が大きくな
り、位相雑音がより顕著になる。

【０００８】本発明の目的は、信号の遅延が原因で発生
する位相比較装置の出力信号へのクロック信号の漏れ込
みを解消し、位相雑音を含まない出力信号が得られる位
相比較装置を提供することにある。

【０００９】

【課題を解決するための手段】上記、本発明の目的を達
成するため、図１に示すようにクロック入力端子１をサ
ンプル／ホールド回路３のクロック入力端子とサンプル
／ホールド回路４のクロック入力端子に接続、データ入
力端子２を上記サンプル／ホールド回路３のデータ入力
端子と上記サンプル／ホールド回路４のデータ反転入力
端子とデータ遅延回路６の入力端子に接続、合成回路５
のサンプル信号入力端子に上記サンプル／ホールド回路
３の出力端子を接続、上記合成回路５の他方のサンプル
信号入力端子に上記サンプル／ホールド回路４の出力端
子を接続、上記合成回路５のデータ入力端子に上記デー
タ遅延回路６の出力端子を接続した。

【００１０】また、本発明の目的を達成するための他の
手段として、図２に示すようにクロック入力端子８をサ
ンプル／ホールド回路１０のクロック入力端子とサンプ
ル／ホールド回路１１のクロック入力端子に接続、デー
タ入力端子９を上記サンプル／ホールド回路１０のデー
タ入力端子と上記サンプル／ホールド回路１１のデータ
反転入力端子と合成回路１４のデータ反転入力端子に接
続、信号遅延回路１２の入力端子に上記サンプル／ホー
ルド回路１０の出力端子を接続、信号遅延回路１３の入
力端子に上記サンプル／ホールド回路１１の出力端子を
接続、上記合成回路１４のサンプル信号入力端子に上記
信号遅延回路１２の出力端子を接続、上記合成回路１４
の他方のサンプル信号入力端子に上記信号遅延回路１３
の出力端子を接続した。

【００１１】更に、図１または図２のいずれか一つの位
相比較装置を用いて構成する位相同期ループ回路と識別
回路を同一半導体基板上に形成し、モノリシックＩＣを
構成できる。

【００１２】

【発明の実施の形態】以下、本発明に係る位相比較装置
およびこれを用いた半導体装置の実施例につき、図面を
用いて詳細に説明する。

【００１３】＜実施例１＞図１は、本発明による位相比
較装置の一実施例を示すブロック図である。

【００１４】図１に示すようにクロック入力端子１をサ
ンプル／ホールド回路３のクロック入力端子とサンプル
／ホールド回路４のクロック入力端子に接続、データ入
力端子２を上記サンプル／ホールド回路３のデータ入力
端子と上記サンプル／ホールド回路４のデータ反転入力
端子とデータ遅延回路６の入力端子に接続、合成回路５
のサンプル信号入力端子に上記サンプル／ホールド回路
３の出力端子を接続、上記合成回路５の他方のサンプル
信号入力端子に上記サンプル／ホールド回路４の出力端
子を接続、上記合成回路５のデータ入力端子に上記デー
タ遅延回路６の出力端子を接続した。

【００１５】図１の構成を差動回路で実現した場合、サ
ンプル／ホールド回路３および４には図１１のＳ／Ｈ回
路を、合成回路５には図１２のＭＵＸ回路を適用でき
る。また、図１のデータ遅延回路６には図１３の差動増
幅回路を適用できる。

【００１６】図１１のＳ／Ｈ回路は、トランジスタＴｒ
１／Ｔｒ２のベース端子をデータ入力端子５０／５１と
する入力エミッタフォロワ５８と、トランジスタＴｒ３
／Ｔｒ４のベース端子をクロック入力端子５２／５３と
するラッチ回路５９と、トランジスタＴｒ９／Ｔｒ１０
のエミッタ端子を出力端子５５／５６とする出力エミッ
タフォロワ６０から構成される。端子５４は例えば接地
電位とし、端子５７には負電源、例えば−５.２Ｖ を接
続する。

【００１７】端子５０へのデータ正相入力信号の立ち上
がりでは、ラッチ回路５９のＴｒ７がオンすることでサ
ンプル状態となり、端子５２／５３に入力されたクロッ
ク入力信号を端子５５／５６から出力する。逆に端子５
０へのデータ正相入力信号の立ち下がりでは、ラッチ回
路５９のＴｒ８がオンすることによりサンプル状態から
ホールド状態へと移行し、その時の端子５２／５３への
クロック入力信号の電圧値を保持すると同時に端子５５
／５６から出力する。ラッチ回路５９は、クロック入力
端子５２／５３から入力されたクロック入力信号の電圧
値を保持する必要があるため、エミッタ抵抗ＲＥ１を挿
入し、トランジスタＴｒ３／Ｔｒ４およびトランジスタ
Ｔｒ５／Ｔｒ６からなる差動対の利得を１とすることが
望ましい。

【００１８】図１２のＭＵＸ回路は、トランジスタＴｒ
１１／Ｔｒ１２のベース端子６２／６３、およびトラン
ジスタＴｒ１３／Ｔｒ１４のベース端子６４／６５をＳ
／Ｈ回路で保持した電圧値を入力する端子とし、トラン
ジスタＴｒ１５／Ｔｒ１６のベース端子６６／６７をデ
ータ入力端子とする。端子６１は例えば接地電位とし、
端子７０には負電源、例えば−５.２Ｖ を接続する。

【００１９】端子６６へのデータ正相入力信号の立ち上
がり時に、トランジスタＴｒ１５がオンし、端子６２／
６３への入力信号を選択して端子６９／６８から出力す
る。逆に端子６６へのデータ正相入力信号の立ち下がり
時には、トランジスタＴｒ16がオンし、端子６５／６４
への入力信号を選択して端子６９／６８から出力する。
ＭＵＸ回路は、Ｓ／Ｈ回路で保持した電圧値を線形増幅
し出力する必要があるため、エミッタ抵抗ＲＥ２を挿入
し、トランジスタＴｒ１１／Ｔｒ１２およびトランジス
タＴｒ１３／Ｔｒ１４からなる差動対の利得を１とする
ことが望ましい。

【００２０】図１３のデータ遅延回路は、差動増幅回路
で構成され、トランジスタＴｒ１７／Ｔｒ１８のベース
端子７１／７２に入力された差動信号がダイオードＤ１
／Ｄ２のアノード端子７４／７５から出力される。端子
７３は例えば接地電位とし、端子７６には負電源、例え
ば−５.２Ｖ を接続する。データ遅延回路の遅延時間
は、後述の動作原理に示すように、サンプル／ホールド
回路に生じる遅延時間と等しくする必要がある。そのた
めデータ遅延回路の抵抗ＲＬ１／ＲＥ１をラッチ回路５
９の抵抗ＲＬ１／ＲＥ１の値と等しくし、更にデータ遅
延回路のトランジスタＴｒ１９，Ｔｒ２０と、ラッチ回
路５９のＴｒ３〜６のサイズを等しくすることが望まし
い。

【００２１】図１の動作原理を、図５のタイミングチャ
ートを用いて説明する。

【００２２】端子２へのデータ正相入力信号の立ち上が
りでは、サンプル／ホールド回路３はサンプル状態から
ホールド状態へと移行し、端子１へのクロック正相入力
信号の電圧を保持すると同時に合成回路５に出力する。
この時、サンプル／ホールド回路４はホールド状態から
サンプル状態へと移行する。逆にデータ正相入力信号の
立ち下がりでは、図１サンプル／ホールド回路４からク
ロック正相入力信号の電圧が合成回路５に出力される。
合成回路５はデータ遅延回路６の出力信号の立ち上がり
時のサンプル／ホールド回路３の出力信号と、データ遅
延回路６の出力信号の立ち下がり時のサンプル／ホール
ド回路４の出力信号を選択し出力することで、データ信
号とクロック信号の位相差を検出している。

【００２３】従来の位相比較装置は、データ正相入力信
号の立ち上がりおよび立ち下がり時に、Ｓ／Ｈ回路でク
ロック信号の電圧値を保持し、データ正相入力信号の立
ち下がりおよび立ち上がり時に、ＭＵＸ回路でその電圧
値を選択し出力している。しかし実際は、Ｓ／Ｈ回路の
内部遅延によって、Ｓ／Ｈ回路からの出力に遅延が生じ
るため、ＭＵＸ回路をＳ／Ｈ回路と同一位相のデータ正
相入力信号でトリガすると、ＭＵＸ回路はＳ／Ｈ回路が
ホールド状態に入る前のサンプル状態の出力信号をも選
択してしまう。そのため、図４に示すように位相比較装
置の出力信号にデータ信号で変調されたクロック信号の
一部が漏れ込み、位相雑音の原因となっている。特に、
従来の位相比較装置を１０Ｇbit／ｓ 以上で高速動作さ
せると、Ｓ／Ｈ回路の出力の遅延時間は動作速度によら
ず一定であるため、出力信号に含まれるクロック信号の
占める割合が大きくなり、位相雑音がより顕著になる。

【００２４】これに対し本発明の位相比較器では、サン
プル／ホールド回路３および４はデータ正相入力信号の
立ち上がりおよび立ち下がりでトリガをかけ、合成回路
５については、サンプル／ホールド回路３および４から
の出力に生じる遅延と同等の遅延を持つデータ遅延回路
６の出力信号でトリガをかけることで、サンプル／ホー
ルド回路３および４がホールド状態の直流電圧のみを合
成回路５で選択することを可能としている。これによ
り、位相比較装置の出力への不要なクロック信号の漏れ
込みが解消され、図５に示すように位相雑音成分を含ま
ない出力信号が得られる。

【００２５】図７に、ｆＴ４０ＧＨｚ程度のＳｉバイポ
ーラトランジスタを用いた場合の、従来の位相比較装置
と本発明による位相比較装置のシミュレーションによる
出力波形の比較を示す。

【００２６】細線で示した波形が従来の位相比較装置の
出力波形であり、太線で示した波形が本発明による位相
比較装置の出力波形である。

【００２７】従来の位相比較装置では、Ｓ／Ｈ回路の出
力信号に約２０psecの遅延が生じているためにクロック
信号の漏れ込みが見られる。これに対し、本発明の位相
比較装置では、Ｓ／Ｈ回路の出力に生じる遅延と同等の
遅延を持つデータ遅延回路を挿入することにより、出力
信号へのクロック信号の漏れ込みが約３分の１に低減さ
れていることがわかる。

【００２８】ここで、図７の出力波形が図５のＯＵＴの
波形に比べ若干歪んでいるのは、バイポーラトランジス
タを用いることにより生じたリンギングのためである。

【００２９】＜実施例２＞図２は、本発明による位相比
較装置の他の実施例を示すブロック図である。

【００３０】クロック入力端子８をサンプル／ホールド
回路１０のクロック入力端子とサンプル／ホールド回路
１１のクロック入力端子に接続、データ入力端子９を上
記サンプル／ホールド回路１０のデータ入力端子と上記
サンプル／ホールド回路１１のデータ反転入力端子と合
成回路１４のデータ反転入力端子に接続、信号遅延回路
１２の入力端子に上記サンプル／ホールド回路１０の出
力端子を接続、信号遅延回路１３の入力端子に上記サン
プル／ホールド回路１１の出力端子を接続、上記合成回
路１４のサンプル信号入力端子に上記信号遅延回路１２
の出力端子を接続、上記合成回路１４の他方のサンプル
信号入力端子に上記信号遅延回路１３の出力端子を接続
した。

【００３１】図２のサンプル／ホールド回路１０および
１１には図１１のＳ／Ｈ回路を、合成回路１４には図１
２のＭＵＸ回路を適用できる。また、図２の信号遅延回
路１２および１３には、図１４の差動増幅回路を適用で
きる。信号遅延回路は、後述の動作原理に示すように、
サンプル／ホールド回路で保持した電圧値を線形増幅す
るため、エミッタ抵抗ＲＥ３（図１４）を挿入して、ト
ランジスタＴｒ２３／Ｔｒ２４からなる差動対の利得を
１とすることが望ましい。また、信号遅延回路は、サン
プル／ホールド回路の出力を、クロック信号の一周期の
時間からサンプル／ホールド回路の内部遅延を引いた時
間だけ遅延させるように段数を決定する必要がある。例
えば、伝送速度１０Ｇbit／ｓ において、信号遅延回路
の遅延時間を、クロック信号の一周期の時間からサンプ
ル／ホールド回路の内部遅延を引いた時間約８０psecと
するには、図１４の差動増幅回路を４段縦続接続する必
要がある。

【００３２】図２の動作原理を、図６のタイミングチャ
ートを用いて説明する。

【００３３】端子９へのデータ正相入力信号の立ち上が
りでは、サンプル／ホールド回路１０はサンプル状態か
らホールド状態へと移行し、端子９へのクロック正相入
力信号の電圧を保持すると同時に、信号遅延回路１２に
出力する。この時、サンプル／ホールド回路１１はホー
ルド状態からサンプル状態へと移行する。逆にデータ正
相入力信号の立ち下がりでは、図２のサンプル／ホール
ド回路１１からクロック正相入力信号の電圧が信号遅延
回路１３に出力される。信号遅延回路１２／１３は、各
々、サンプル／ホールド回路１０／１１からの信号を、
クロック信号の一周期の時間からサンプル／ホールド回
路１０／１１の内部遅延を引いた時間だけ遅延させ、合
成回路１４に出力する。合成回路１４は、データ正相入
力信号の立ち下がり時の信号遅延回路１２の出力信号
と、データ正相入力信号の立ち上がり時の信号遅延回路
１３の出力信号を選択し出力することで、データ信号と
クロック信号の位相差を検出している。この結果、合成
回路１４は、サンプル／ホールド回路１０／１１のホー
ルド状態の直流電圧のみを選択することが可能となり、
出力への不要なクロック信号の漏れ込みが解消され、図
６に示すように位相雑音成分を含まない出力信号が得ら
れる。

【００３４】出力波形のシミュレーション結果は、実施
例１で示した図７と同様である。

【００３５】＜実施例３＞図８は、本発明の位相比較装
置を位相同期ループ回路２２に適用し、更に識別回路２
１と一体化した場合のＰＬＬ−ＩＣ２０の一実施例を示
すブロック図である。

【００３６】端子ＤＩＮから入力され、入力バッファＢ
ＵＦ１を経たデータ信号と、入力バッファＢＵＦ３／Ｂ
ＵＦ４を経た相対位相差０°／９０°のクロック信号
は、位相比較装置Ｉ−Ｃhannel２８／Ｑ−Ｃhannel２９
に入力され、ここでデータ信号とクロック信号の位相差
を検出する。次に、この二つの位相比較装置Ｉ−Ｃhann
el２８／Ｑ−Ｃhannel２９の出力によって周波数比較装
置３１が動作し、データ信号とクロック信号の周波数差
を検出する。セレクタ３３は、切換信号生成回路３２を
経た位相比較装置Ｑ−Ｃhannel２９の出力によって、非
同期時は周波数比較装置３１の出力を、同期時は位相比
較装置Ｉ−Ｃhannel２８の出力を選択し、ループフィル
タ３４に出力する。電圧制御発振回路２３は、ループフ
ィルタ３４の出力の直流成分によって発振周波数をデー
タ信号に同期し、クロックを、入力バッファＢＵＦ３
と、信号を９０°遅延させる９０°移相回路２５に出力
する。識別回路２１は、入力バッファＢＵＦ３，移相回
路２７を経たクロック信号によって、端子ＤＩＮからの
データ信号を識別再生し、出力バッファBUF2を介して端
子ＤＯＵＴから出力する。

【００３７】＜実施例４＞図９は、本発明の位相比較装
置を位相同期ループ回路２２に適用し、更に識別回路２
１と一体化した場合のＰＬＬ−ＩＣ２０の他の実施例を
示すブロック図である。

【００３８】端子ＤＩＮから入力され、入力バッファＢ
ＵＦ１を経たデータ信号と、入力バッファＢＵＦ３／Ｂ
ＵＦ４を経た相対位相差０°／９０°のクロック信号
は、位相比較装置Ｉ−Ｃhannel２８／Ｑ−Ｃhannel２９
に入力され、ここでデータ信号とクロック信号の位相差
を検出する。次に、この二つの位相比較装置Ｉ−Ｃhann
el２８／Ｑ−Ｃhannel２９の出力によって周波数比較装
置３１が動作し、データ信号とクロック信号の周波数差
を検出する。セレクタ３３は、切換信号生成回路３２を
経た位相比較装置Ｑ−Ｃhannel２９の出力によって、非
同期時は周波数比較装置３１の出力を、同期時は位相比
較装置Ｉ−Ｃhannel２８の出力を選択し、ループフィル
タ３４に出力する。電圧制御発振回路３６は、ループフ
ィルタ３４の出力の直流成分によって発振周波数をデー
タ信号に同期し、０°のクロックを入力バッファＢＵＦ
３に、９０°遅延したクロックを入力バッファBUF4に入
力する。識別回路２１は、入力バッファＢＵＦ３，移相
回路２７を経たクロック信号によって、端子ＤＩＮから
のデータ信号を識別再生し、端子ＤＯＵＴから出力す
る。

【００３９】＜実施例５＞図１０は、実施例３または実
施例４のＰＬＬ−ＩＣ２０を、例えば１０Ｇbit／ｓ 光
伝送システムに適用した場合のブロック図である。

【００４０】図中、high Ｖ gen.４０は直流高電圧、４
１は受光素子、４２は前置増幅器、４３は利得可変増幅
器、２０は図８または図９に示したＰＬＬ−ＩＣ、４４
は分離回路ＤＭＵＸである。直流高電圧４０によりバイ
アスされた受光素子４１は光信号を電流に変換し、前置
増幅器４２において電圧に変換する。利得可変増幅器４
３は光信号のパワー変動，電源電圧変動および温度変動
を吸収し一定振幅の信号を出力する。ＰＬＬ−ＩＣ２０
では、利得可変増幅器４３を経て端子ＤＩＮから入力さ
れたデータ信号から抽出したクロック信号により識別再
生を行い、再生したデータ信号を端子ＤＯＵＴから出力
し、抽出したクロック信号を端子COUTから出力する。分
離回路ＤＭＵＸ４４は、ＰＬＬ−ＩＣ２０からの伝送速
度１０Ｇbit／ｓ のデータ信号をＰＬＬ−ＩＣ２０から
の１０ＧＨｚのクロック信号でリタイミングし、伝送速
度２.５Ｇbit／ｓで４チャンネルのデータ信号に分離す
る。

【００４１】

【発明の効果】本発明に係る位相比較装置を用いると、
サンプル／ホールド回路がホールド状態の直流電圧のみ
を合成回路で選択することが可能となるため、位相比較
装置の出力へのクロック信号の漏れ込みが解消され、位
相雑音成分を含まない出力信号が得られる。

【００４２】本発明の位相比較装置を、ＰＬＬ（位相同
期ループ回路，識別器と共に、同一半導体基板上に形成
することにより、従来のＳＡＷ(Surface Acoustic Wav
e：表面弾性波フィルタを用いるシステムに比べ、シス
テムの小型化，低コスト化を実現できる。

【図面の簡単な説明】

【図１】本発明による位相比較装置の一実施例を示すブ
ロック図。

【図２】本発明による位相比較装置の他の実施例を示す
ブロック図。

【図３】従来の位相比較装置を示す回路図。

【図４】従来の位相比較装置の動作を示すタイミングチ
ャート。

【図５】図１に示す構成を用いた場合の動作を示すタイ
ミングチャート。

【図６】図２に示す構成を用いた場合の動作を示すタイ
ミングチャート。

【図７】従来の位相比較装置と本発明の位相比較装置の
出力波形のシミュレーション結果を比較した図。

【図８】本発明の位相比較装置を用いたＰＬＬ−ＩＣの
一実施例を示すブロック図。

【図９】本発明の位相比較装置を用いたＰＬＬ−ＩＣの
他の実施例を示すブロック図。

【図１０】本発明の位相比較装置を用いた光伝送のシス
テムの構成例を示すブロック図。

【図１１】図１および図２のサンプリング／ホールド回
路に適用するＳ／Ｈ回路の回路図。

【図１２】図１および図２の合成回路に適用するＭＵＸ
回路の回路図。

【図１３】図１のデータ遅延回路に適用する差動増幅回
路の回路図。

【図１４】図２の信号遅延回路に適用する差動増幅回路
の回路図。

【符号の説明】

１，８…クロック入力端子、２，９…データ入力端子、
３，４，１０，１１…サンプル／ホールド回路、５，１
４…合成回路、６…データ遅延回路、７，１５…位相比
較装置の出力端子、１２，１３…信号遅延回路、２０…
ＰＬＬ（Phaselocked Ｌoop−ＩＣ、２１…識別回路、
２２…位相同期ループ回路、２３，３６…電圧制御発振
器、２５…９０°移相回路、２７…移相回路、２８，２
９…位相比較装置、３０…データ入力点、３１…周波数
比較装置、３２…切換信号生成回路、３３…セレクタ、
３４…ループフィルタ、４０…直流高電圧、４１…受光
素子、４２…前置増幅器、４３…利得可変増幅器、４４
…ＤＭＵＸ：分割回路、５０，５１…Ｓ／Ｈ回路のデー
タ入力端子、５２，５３…Ｓ／Ｈ回路のクロック入力端
子、５５，５６…Ｓ／Ｈ回路の出力端子、５４，６１，
７３，７９…電源端子、５７，７０，７６，８２…負電
源端子、５８…入力エミッタフォロワ、５９…ラッチ回
路、６０…出力エミッタフォロワ、６２，６３，６４，
６５…ＭＵＸ回路の入力端子、６６，６７…ＭＵＸ回路
のデータ入力端子出力端子、６８，６９…ＭＵＸ回路の
出力端子、７１，７２…データ遅延回路の入力端子、７
４，７５…データ遅延回路の出力端子、７７，７８…信
号遅延回路の入力端子、８０，８１…信号遅延回路の出
力端子、Ｄ，ＤＢ…データ入力端子、Ｃ，ＣＢ…クロッ
ク入力端子、Ｑ１，Ｑ１Ｂ，Ｑ２，Ｑ２Ｂ…Ｓ／Ｈ回路
の出力端子、ＯＵＴ，ＯＵＴＢ…位相比較装置の出力端
子、ＤＩＮ…データ入力端子、DOUT…データ出力端子、
ＣＯＵＴ…クロック出力端子、ＢＵＦ１、ＢＵＦ３、Ｂ
ＵＦ４…入力バッファ、ＢＵＦ２，ＢＵＦ５…出力バッ
ファ、Ｔｒ１〜２６…トランジスタ、Ｄ１，Ｄ２…ダイ
オード、ＲＬ１，ＲＬ２，ＲＩ１，ＲＩ２…負荷抵抗、
ＲＥ１，ＲＥ２，ＲＥ３…エミッタ抵抗、Ｉ１…電流
源。

Claims (7)

【特許請求の範囲】
1. 【請求項１】クロック入力端子を第１のサンプル／ホー
   ルド回路のクロック入力端子と第２のサンプル／ホール
   ド回路のクロック入力端子に接続し、データ入力端子を
   上記第１のサンプル／ホールド回路のデータ入力端子と
   上記第２のサンプル／ホールド回路のデータ反転入力端
   子とデータ遅延回路の入力端子に接続し、合成回路のサ
   ンプル信号入力端子に上記第１のサンプル／ホールド回
   路の出力端子を接続し、上記合成回路の他方のサンプル
   信号入力端子に上記第２のサンプル／ホールド回路の出
   力端子を接続し、上記合成回路のデータ入力端子に上記
   データ遅延回路の出力端子を接続したことを特徴とする
   位相比較装置。
2. 【請求項２】クロック入力端子を第１のサンプル／ホー
   ルド回路のクロック入力端子と第２のサンプル／ホール
   ド回路のクロック入力端子に接続し、データ入力端子を
   上記第１のサンプル／ホールド回路のデータ入力端子と
   上記第２のサンプル／ホールド回路のデータ反転入力端
   子と合成回路のデータ反転入力端子に接続し、第１の信
   号遅延回路の入力端子に上記第１のサンプル／ホールド
   回路の出力端子を接続し、第２の信号遅延回路の入力端
   子に上記第２のサンプル／ホールド回路の出力端子を接
   続し、上記合成回路のサンプル信号入力端子に上記第１
   の信号遅延回路の出力端子を接続し、上記合成回路の他
   方のサンプル信号入力端子に上記第２の信号遅延回路の
   出力端子を接続したことを特徴とする位相比較装置。
3. 【請求項３】請求項１記載の第１のサンプル／ホールド
   回路および第２のサンプル／ホールド回路の内部遅延と
   同等の遅延時間を有することを特徴とする差動増幅回路
   構成のデータ遅延回路。
4. 【請求項４】請求項２記載の第１のサンプル／ホールド
   回路および第２のサンプル／ホールド回路の出力信号
   を、第１のサンプル／ホールド回路および第２のサンプ
   ル／ホールド回路に入力されるクロック信号の一周期の
   時間から第１のサンプル／ホールド回路および第２のサ
   ンプル／ホールド回路の内部遅延を引いた時間だけ遅延
   させることを特徴とする差動増幅回路構成の信号遅延回
   路。
5. 【請求項５】請求項第１または請求項２のいずれか一つ
   に記載の位相比較装置を用いて構成し、電圧制御発振器
   の出力端子を第１の入力バッファの入力端子と９０°移
   相回路の入力端子に接続し、上記第１の入力バッファの
   出力端子を第１の位相比較装置のクロック入力端子と移
   相回路の入力端子に接続し、上記移相回路の出力端子を
   出力バッファの入力端子に接続し、上記９０°移相回路
   の出力端子を第２の入力バッファの入力端子に接続し、
   上記第２の入力バッファの出力端子を第２の位相比較装
   置のクロック入力端子に接続し、データ入力点を上記第
   １の位相比較装置のデータ入力端子と上記第２の位相比
   較装置のデータ入力端子に接続し、上記第１の位相比較
   装置の出力端子を周波数比較装置の入力端子とセレクタ
   の入力端子に接続し、上記第２の位相比較装置の出力端
   子を上記周波数比較装置の他方の入力端子と切換信号生
   成回路の入力端子に接続し、上記周波数比較装置の出力
   端子を上記セレクタの他方の入力端子に接続し、上記切
   換信号生成回路の出力端子を上記セレクタの切換信号入
   力端子に接続し、上記セレクタの出力端子をループフィ
   ルタの入力端子に接続し、上記ループフィルタの出力端
   子を上記電圧制御発振器の入力端子に接続したことを特
   徴とする位相同期ループ回路。
6. 【請求項６】請求項１または請求項２記載のいずれか一
   つの位相比較装置を用いて構成し、電圧制御発振器の出
   力端子を第１の入力バッファの入力端子に接続し、上記
   電圧制御発振器の９０°遅延出力端子を第２の入力バッ
   ファの入力端子に接続し、上記第１の入力バッファの出
   力端子を第１の位相比較装置のクロック入力端子と移相
   回路の入力端子に接続し、上記移相回路の出力端子を出
   力バッファの入力端子に接続し、上記第２の入力バッフ
   ァの出力端子を第２の位相比較装置のクロック入力端子
   に接続し、データ入力点を上記第１の位相比較装置のデ
   ータ入力端子と上記第２の位相比較装置のデータ入力端
   子に接続し、上記第１の位相比較装置の出力端子を周波
   数比較装置の入力端子とセレクタの入力端子に接続し、
   上記第２の位相比較装置の出力端子を上記周波数比較装
   置の他方の入力端子と切換信号生成回路の入力端子に接
   続し、上記周波数比較装置の出力端子を上記セレクタの
   他方の入力端子に接続し、上記切換信号生成回路の出力
   端子を上記セレクタの切換信号入力端子に接続し、上記
   セレクタの出力端子をループフィルタの入力端子に接続
   し、上記ループフィルタの出力端子を上記電圧制御発振
   器の入力端子に接続したことを特徴とする位相同期ルー
   プ回路。
7. 【請求項７】請求項５または請求項６記載のいずれか一
   つの位相同期ループ回路と識別回路を同一半導体基板上
   に形成したことを特徴とする半導体装置。