JPH0113661B2 - - Google Patents
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- JPH0113661B2 JPH0113661B2 JP12084280A JP12084280A JPH0113661B2 JP H0113661 B2 JPH0113661 B2 JP H0113661B2 JP 12084280 A JP12084280 A JP 12084280A JP 12084280 A JP12084280 A JP 12084280A JP H0113661 B2 JPH0113661 B2 JP H0113661B2
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- JP
- Japan
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- transistor
- gate
- logic level
- channel mos
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- 230000007704 transition Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 description 21
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はトランジスタスイツチ、特に相補型
MOSトランジスタで構成された所謂アナログス
イツチ集積回路（以下、CMOSアナログスイツ
チという）に関する。
MOSトランジスタで構成された所謂アナログス
イツチ集積回路（以下、CMOSアナログスイツ
チという）に関する。
CMOSアナログスイツチはそのスイツチ部の
ON抵抗の低減ならびに入力信号の歪率向上を計
る為のもので、その回路としては第１図に示すよ
うなものが一般的である。すなわち、入力端子１
０に印加される入力信号はトランスミツシヨンゲ
ート３に導かれ、出力端子１２を介して負荷RL
へ供給される。トランスミツシヨンゲート３を構
成するＰチヤンネルMOSトランジスタ８のゲー
トには、その入力が制御信号入力端子１１に接続
されたインバータ４の出力が供給され、Ｎチヤン
ネルMOSトランジスタのゲートには、その入力
がインバータ４の出力に接続されたインバータ５
の出力が供給される。インバータ４の出力は又、
トランスミツシヨンゲート１を構成するＰチヤン
ネルMOSトランジスタ６のゲートとＮチヤンネ
ルMOSトランジスタ２のゲートとに供給され、
トランスミツシヨンゲート１には、入力信号も印
加されている。トランスミツシヨンゲート１のＮ
チヤンネルMOSトランジスタ７のゲートにはイ
ンバータ５の出力が供給され、トランスミツシヨ
ンゲート１とＮチヤンネルMOSトランジスタ２
の出力点は、トランスミツシヨンゲート３を構成
するＮチヤンネルMOSトランジスタ９の第２ゲ
ートに接続されている。
ON抵抗の低減ならびに入力信号の歪率向上を計
る為のもので、その回路としては第１図に示すよ
うなものが一般的である。すなわち、入力端子１
０に印加される入力信号はトランスミツシヨンゲ
ート３に導かれ、出力端子１２を介して負荷RL
へ供給される。トランスミツシヨンゲート３を構
成するＰチヤンネルMOSトランジスタ８のゲー
トには、その入力が制御信号入力端子１１に接続
されたインバータ４の出力が供給され、Ｎチヤン
ネルMOSトランジスタのゲートには、その入力
がインバータ４の出力に接続されたインバータ５
の出力が供給される。インバータ４の出力は又、
トランスミツシヨンゲート１を構成するＰチヤン
ネルMOSトランジスタ６のゲートとＮチヤンネ
ルMOSトランジスタ２のゲートとに供給され、
トランスミツシヨンゲート１には、入力信号も印
加されている。トランスミツシヨンゲート１のＮ
チヤンネルMOSトランジスタ７のゲートにはイ
ンバータ５の出力が供給され、トランスミツシヨ
ンゲート１とＮチヤンネルMOSトランジスタ２
の出力点は、トランスミツシヨンゲート３を構成
するＮチヤンネルMOSトランジスタ９の第２ゲ
ートに接続されている。
かかるCMOSアナログスイツチの動作を第２
図の信号波形図を参照して説明する。
図の信号波形図を参照して説明する。
まず、制御信号入力端子１１へ印加される制御
信号レベルが第２図ａのようにロウレベルのと
き、インバータ４および５の出力はそれぞれハイ
およびロウレベルであり、よつて、トランスミツ
シヨンゲート３のＰおよびＮチヤンネルMOSト
ランジスタ８および９はそれぞれ遮断状態にあ
る。又このとき、トランスミツシヨンゲート１の
ＰおよびＮチヤンネルMOSトランジスタ６およ
び７も遮断状態であり、そしてＮチヤンネル
MOSトランジスタ２だけが導通状態となる。よ
つて、入力端子１０に供給された同図ｂのような
入力信号は、出力端子１２へは現われずに同図ｃ
のように接地レベルとなる。
信号レベルが第２図ａのようにロウレベルのと
き、インバータ４および５の出力はそれぞれハイ
およびロウレベルであり、よつて、トランスミツ
シヨンゲート３のＰおよびＮチヤンネルMOSト
ランジスタ８および９はそれぞれ遮断状態にあ
る。又このとき、トランスミツシヨンゲート１の
ＰおよびＮチヤンネルMOSトランジスタ６およ
び７も遮断状態であり、そしてＮチヤンネル
MOSトランジスタ２だけが導通状態となる。よ
つて、入力端子１０に供給された同図ｂのような
入力信号は、出力端子１２へは現われずに同図ｃ
のように接地レベルとなる。
ＮチヤンネルMOSトランジスタ２の導通は、
ＮチヤンネルMOSトランジスタ７および９の第
２ゲートとなる基板電位をVSSレベルに固定する
ためのものであり、これによつて雑音信号等によ
る誤動作を防止している。尚、Ｐチヤンネル
MOSトランジスタ６および８の第２のゲートは
VDDレベルに固定されている。
ＮチヤンネルMOSトランジスタ７および９の第
２ゲートとなる基板電位をVSSレベルに固定する
ためのものであり、これによつて雑音信号等によ
る誤動作を防止している。尚、Ｐチヤンネル
MOSトランジスタ６および８の第２のゲートは
VDDレベルに固定されている。
次に、制御信号が上昇して第２図ａのようにイ
ンバータ４のしきい値電圧VTを過えると、イン
ベータ４，５の出力は各々ロウおよびハイレベル
となり、トランスミツシヨンゲート３のＰおよび
ＮチヤンネルMOSトランジスタ８および９は導
通する。又、トランスミツシヨンゲート１のＰお
よびＮチヤンネルMOSトランジスタ６および７
も導通し、ＮチヤンネルMOSトランジスタ２は
遮断状態となる。これによつて、同図ｂで示され
た入力信号は、同図ｃのような出力信号として出
力端子１２へ現われる。
ンバータ４のしきい値電圧VTを過えると、イン
ベータ４，５の出力は各々ロウおよびハイレベル
となり、トランスミツシヨンゲート３のＰおよび
ＮチヤンネルMOSトランジスタ８および９は導
通する。又、トランスミツシヨンゲート１のＰお
よびＮチヤンネルMOSトランジスタ６および７
も導通し、ＮチヤンネルMOSトランジスタ２は
遮断状態となる。これによつて、同図ｂで示され
た入力信号は、同図ｃのような出力信号として出
力端子１２へ現われる。
また、入力端子１０へ供給された入力信号は、
トランスミツシヨンゲート１を介してトランスミ
ツシヨンゲート３のＮチヤンネルMOSトランジ
スタ９の第２ゲートにも印加されている。これ
は、特にＮチヤンネルMOSトランジスタの性質
であるドレイン・第２ゲート間電圧の変化に伴な
うON抵抗の変化を低減し、もつて出力信号の歪
率特性をよくするためのものである。つまり、Ｎ
チヤンネルMOSトランジスタ９の導通と同時に
そのドレインおよび第２ゲートに入力信号を印加
し、これらの間の電圧差をほぼ一定に保つてON
抵抗の変化を低減し、出力信号の歪率特性を向上
するものである。同じような目的でトランスミツ
シヨンゲート１のＮチヤンネルMOSトランジス
タ７のドレイン・第２ゲート間が短絡されてい
る。
トランスミツシヨンゲート１を介してトランスミ
ツシヨンゲート３のＮチヤンネルMOSトランジ
スタ９の第２ゲートにも印加されている。これ
は、特にＮチヤンネルMOSトランジスタの性質
であるドレイン・第２ゲート間電圧の変化に伴な
うON抵抗の変化を低減し、もつて出力信号の歪
率特性をよくするためのものである。つまり、Ｎ
チヤンネルMOSトランジスタ９の導通と同時に
そのドレインおよび第２ゲートに入力信号を印加
し、これらの間の電圧差をほぼ一定に保つてON
抵抗の変化を低減し、出力信号の歪率特性を向上
するものである。同じような目的でトランスミツ
シヨンゲート１のＮチヤンネルMOSトランジス
タ７のドレイン・第２ゲート間が短絡されてい
る。
また、ＮチヤンネルMOSトランジスタ７およ
び９と共にＰチヤンネルMOSトランジスタ６お
よび７を並列に接続し、これによつて導通時のト
ランスミツシヨンゲートおよび３のON抵抗を低
減して出力信号の減衰をも低減している。
び９と共にＰチヤンネルMOSトランジスタ６お
よび７を並列に接続し、これによつて導通時のト
ランスミツシヨンゲートおよび３のON抵抗を低
減して出力信号の減衰をも低減している。
次に、制御信号が第２図ａのようにインバータ
４のしきい値電圧よりも小さくなると、トランス
ミツシヨンゲート１および３は遮断状態となり、
同図ｃの如く出力端子１２への信号供給はない。
４のしきい値電圧よりも小さくなると、トランス
ミツシヨンゲート１および３は遮断状態となり、
同図ｃの如く出力端子１２への信号供給はない。
このように、かかるCMOSアナログスイツチ
は出力信号の歪率を低減し、しかもそのON抵抗
をも低減したものであり、テレビおよびラジオ受
信機等の音量および同調制御部等にひろく使用さ
れている。
は出力信号の歪率を低減し、しかもそのON抵抗
をも低減したものであり、テレビおよびラジオ受
信機等の音量および同調制御部等にひろく使用さ
れている。
しかしながら、かかるCMOSアナログスイツ
チでは以下にのべるような欠点があつた。即ち、
トランスミツシヨンゲート１のＰチヤンネル
MOSトランジスタ６とＮチヤンネルMOSトラン
ジスタ２とは同一のゲート電圧レベル、即ちイン
バータ４の出力で導通又は遮断を行なうため、こ
れらが同時に双方とも導通することがある。そう
すると、入力信号電流はＰおよびＮチヤンネル
MOSトランジスタ６および２を通つてVSS側へ流
れ、これによつて入力信号レベルが第２図ｂの50
で示すようにVSS電位まで低下して、いわゆる
“ひげ”パルスが発生する。そうすると、出力端
子１２からの出力信号にも、同図ｃのように“ひ
げ”パルス60が発生することになり、後続された
電気回路に誤動作を生じさせていた。
チでは以下にのべるような欠点があつた。即ち、
トランスミツシヨンゲート１のＰチヤンネル
MOSトランジスタ６とＮチヤンネルMOSトラン
ジスタ２とは同一のゲート電圧レベル、即ちイン
バータ４の出力で導通又は遮断を行なうため、こ
れらが同時に双方とも導通することがある。そう
すると、入力信号電流はＰおよびＮチヤンネル
MOSトランジスタ６および２を通つてVSS側へ流
れ、これによつて入力信号レベルが第２図ｂの50
で示すようにVSS電位まで低下して、いわゆる
“ひげ”パルスが発生する。そうすると、出力端
子１２からの出力信号にも、同図ｃのように“ひ
げ”パルス60が発生することになり、後続された
電気回路に誤動作を生じさせていた。
本発明の目的は、簡単な回路の付加によつてか
かる“ひげ”パルスの発生を防止し、後続回路の
誤動作を防止するCMOSアナログスイツチをも
つた集積回路を提供することにある。
かる“ひげ”パルスの発生を防止し、後続回路の
誤動作を防止するCMOSアナログスイツチをも
つた集積回路を提供することにある。
本発明によるトランジスタスイツチは、信号入
力端子と信号出力端子との間に接続されたソー
ス・ドレイン路を有する一導電型の第１トランジ
スタ、このトランジスタのソース・ドレイン路に
並列接続されたソース・ドレイン路を有する逆導
電型の第２トランジスタ、前記信号入力端子と前
記第２トランジスタの第２ゲートとの間に接続さ
れたソース・ドレイン路を有する前記一導電型の
第３トランジスタ、この第３トランジスタのソー
ス・ドレイン路に並列接続されたソース・ドレイ
ン路を有する前記逆導電型の第４トランジスタ、
前記第２トランジスタの第２ゲートと電位供給端
子との間に接続されたソース・ドレイン路を有す
る前記逆導電型の第５トランジスタ、および制御
信号が第１の論理レベルのときは前記第１乃至第
４トランジスタを導通状態にし第２の論理レベル
のときは前記第１乃至第４トランジスタを遮断状
態にするように前記第１乃至第４トランジスタの
第１ゲートの電位を制御する第１制御回路を備え
たトランジスタスイツチにおいて、前記制御信号
が前記第１の論理レベルのときは前記第５トラン
ジスタを遮断状態にし前記第２の論理レベルのと
きは前記第５トランジスタを導通状態にする第２
制御回路であつて、前記制御信号が前記第１の論
理レベルから前記第２の論理レベルに移行すると
きは前記第３および第４トランジスタが遮断状態
となつた後に前記第５トランジスタを導通状態に
し前記制御信号が前記第２の論理レベルから前記
第１の論理レベルに移行するときは前記第３およ
び第４トランジスタが導通状態になる前に前記第
５トランジスタを遮断状態にするように前記第５
トランジスタの第１ゲートの電位を制御する第２
制御回路を設けたことを特徴とする。
力端子と信号出力端子との間に接続されたソー
ス・ドレイン路を有する一導電型の第１トランジ
スタ、このトランジスタのソース・ドレイン路に
並列接続されたソース・ドレイン路を有する逆導
電型の第２トランジスタ、前記信号入力端子と前
記第２トランジスタの第２ゲートとの間に接続さ
れたソース・ドレイン路を有する前記一導電型の
第３トランジスタ、この第３トランジスタのソー
ス・ドレイン路に並列接続されたソース・ドレイ
ン路を有する前記逆導電型の第４トランジスタ、
前記第２トランジスタの第２ゲートと電位供給端
子との間に接続されたソース・ドレイン路を有す
る前記逆導電型の第５トランジスタ、および制御
信号が第１の論理レベルのときは前記第１乃至第
４トランジスタを導通状態にし第２の論理レベル
のときは前記第１乃至第４トランジスタを遮断状
態にするように前記第１乃至第４トランジスタの
第１ゲートの電位を制御する第１制御回路を備え
たトランジスタスイツチにおいて、前記制御信号
が前記第１の論理レベルのときは前記第５トラン
ジスタを遮断状態にし前記第２の論理レベルのと
きは前記第５トランジスタを導通状態にする第２
制御回路であつて、前記制御信号が前記第１の論
理レベルから前記第２の論理レベルに移行すると
きは前記第３および第４トランジスタが遮断状態
となつた後に前記第５トランジスタを導通状態に
し前記制御信号が前記第２の論理レベルから前記
第１の論理レベルに移行するときは前記第３およ
び第４トランジスタが導通状態になる前に前記第
５トランジスタを遮断状態にするように前記第５
トランジスタの第１ゲートの電位を制御する第２
制御回路を設けたことを特徴とする。
以下、図面により本発明の実施例を詳細に説明
する。
する。
第３図は本発明の一実施例を示す特にCMOS
アナログスイツチの回路図であり、第１図と同一
機能部は同一番号を符してその説明は省略する。
第３図では、トランスミツシヨンゲート１のＰチ
ヤンネルMOSトランジスタ６のゲートとＮチヤ
ンネルMOSトランジスタ２のゲートとを共通に
接続するのではなく、前者にはインバータ４の出
力を後者にはその入力が制御信号入力端子１１に
接続されたインバータ１３の出力をそれぞれ供給
する。そして、インバータ１３のしきい値電圧を
インバータ４のそれよりも低く設定している。こ
の設定には何ら格別な手段を必要とせずに、イン
バータ４および１３を構成する素子の形状、例え
ばゲート長や幅または不純物濃度を変更すればよ
い。
アナログスイツチの回路図であり、第１図と同一
機能部は同一番号を符してその説明は省略する。
第３図では、トランスミツシヨンゲート１のＰチ
ヤンネルMOSトランジスタ６のゲートとＮチヤ
ンネルMOSトランジスタ２のゲートとを共通に
接続するのではなく、前者にはインバータ４の出
力を後者にはその入力が制御信号入力端子１１に
接続されたインバータ１３の出力をそれぞれ供給
する。そして、インバータ１３のしきい値電圧を
インバータ４のそれよりも低く設定している。こ
の設定には何ら格別な手段を必要とせずに、イン
バータ４および１３を構成する素子の形状、例え
ばゲート長や幅または不純物濃度を変更すればよ
い。
かかるCMOSアナログスイツチ回路の動作を
第４図の信号波形図を用いて説明する。尚、イン
バータ１３のしきい値電圧をVT2とし、インバー
タ４のそれをVT1とする。まず、制御信号がVT2
よりも小さいとき、ＮチヤンネルMOSトランジ
スタ２は導通状態で、ＰチヤンネルMOSトラン
ジスタ６は遮断状態である。また、このときはト
ランスミツシヨンゲート１および３も遮断状態で
あり、第４図ｂで示した入力信号は出力端子１２
へは供給されず、同図ｃのようにグランドレベル
である。
第４図の信号波形図を用いて説明する。尚、イン
バータ１３のしきい値電圧をVT2とし、インバー
タ４のそれをVT1とする。まず、制御信号がVT2
よりも小さいとき、ＮチヤンネルMOSトランジ
スタ２は導通状態で、ＰチヤンネルMOSトラン
ジスタ６は遮断状態である。また、このときはト
ランスミツシヨンゲート１および３も遮断状態で
あり、第４図ｂで示した入力信号は出力端子１２
へは供給されず、同図ｃのようにグランドレベル
である。
次に、制御信号が上昇してこの信号レベルVC
がVT2＜VC＜VT1のとき、ＮチヤンネルMOSトラ
ンジスタ２は遮断状態となり、かつトランスミツ
シヨンゲート１，３も遮断状態であるので、同図
ｃのように信号出力はない。
がVT2＜VC＜VT1のとき、ＮチヤンネルMOSトラ
ンジスタ２は遮断状態となり、かつトランスミツ
シヨンゲート１，３も遮断状態であるので、同図
ｃのように信号出力はない。
そして、制御信号レベルVCが同図ａのように、
VC＞VT1となると、ＮチヤンネルMOSトランジ
スタ２は遮断状態を維持してトランスミツシヨン
ゲート１および３は導通して、同図ｃのように出
力端子１２へ信号が供給される。
VC＞VT1となると、ＮチヤンネルMOSトランジ
スタ２は遮断状態を維持してトランスミツシヨン
ゲート１および３は導通して、同図ｃのように出
力端子１２へ信号が供給される。
以上の動作説明で明らかなように、Ｎチヤンネ
ルMOSトランジスタ２とトランスミツシヨンゲ
ート１を構成するＰチヤンネルMOSトランジス
タ６とが同時に導通することなく、よつて“ひ
げ”パルスの発生による後続回路の誤動作はな
い。又、この効果を果たすために必要な回路構成
は、実質的に１個のインバータの付加のみでよ
く、よつて価格の上昇はきわめて小さい。
ルMOSトランジスタ２とトランスミツシヨンゲ
ート１を構成するＰチヤンネルMOSトランジス
タ６とが同時に導通することなく、よつて“ひ
げ”パルスの発生による後続回路の誤動作はな
い。又、この効果を果たすために必要な回路構成
は、実質的に１個のインバータの付加のみでよ
く、よつて価格の上昇はきわめて小さい。
以上のように本発明によれば、簡単な素子の付
加により、出力への“ひげ”パルス発生を防止し
た集積回路が提供できる。
加により、出力への“ひげ”パルス発生を防止し
た集積回路が提供できる。
第１図は従来のCMOSアナログスイツチを示
す回路図、第２図はその信号波形図、第３図は本
発明の一実施例を示す回路図、第４図はその信号
波形図である。 １，３……トランスミツシヨンゲート、２，
７，９……ＮチヤンネルMOSトランジスタ、６，
８……ＰチヤンネルMOSトランジスタ、４，５，
１３……インバータ、１０……入力端子、１１…
…制御信号入力端子、１２……出力端子、RL…
…負荷。
す回路図、第２図はその信号波形図、第３図は本
発明の一実施例を示す回路図、第４図はその信号
波形図である。 １，３……トランスミツシヨンゲート、２，
７，９……ＮチヤンネルMOSトランジスタ、６，
８……ＰチヤンネルMOSトランジスタ、４，５，
１３……インバータ、１０……入力端子、１１…
…制御信号入力端子、１２……出力端子、RL…
…負荷。
Claims (1)
- １ 信号入力端子と信号出力端子との間に接続さ
れたソース・ドレイン路を有する一導電型の第１
トランジスタ、このトランジスタのソース・ドレ
イン路に並列接続されたソース・ドレイン路を有
する逆導電型の第２トランジスタ、前記信号入力
端子と前記第２トランジスタの第２ゲートとの間
に接続されたソース・ドレイン路を有する前記一
導電型の第３トランジスタ、この第３トランジス
タのソース・ドレイン路に並列接続されたソー
ス・ドレイン路を有する前記逆導電型の第４トラ
ンジスタ、前記第２トランジスタの第２ゲートと
電位供給端子との間に接続されたソース・ドレイ
ン路を有する前記逆導電型の第５トランジスタ、
および制御信号が第１の論理レベルのときは前記
第１乃至第４トランジスタを導通状態にし第２の
論理レベルのときは前記第１乃至第４トランジス
タを遮断状態にするように前記第１乃至第４トラ
ンジスタの第１ゲートの電位を制御する第１制御
回路を備えたトランジスタスイツチにおいて、前
記制御信号が前記第１の論理レベルのときは前記
第５トランジスタを遮断状態にし前記第２の論理
レベルのときは前記第５トランジスタを導通状態
にする第２制御回路であつて、前記制御信号が前
記第１の論理レベルから前記第２の論理レベルに
移行するときは前記第３および第４トランジスタ
が遮断状態となつた後に前記第５トランジスタを
導通状態にし前記制御信号が前記第２の論理レベ
ルから前記第１の論理レベルに移行するときは前
記第３および第４トランジスタが導通状態になる
前に前記第５トランジスタを遮断状態にするよう
に前記第５トランジスタの第１ゲートの電位を制
御する第２制御回路を設けたことを特徴とするト
ランジスタスイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12084280A JPS5745726A (en) | 1980-09-01 | 1980-09-01 | Transistor switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12084280A JPS5745726A (en) | 1980-09-01 | 1980-09-01 | Transistor switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5745726A JPS5745726A (en) | 1982-03-15 |
| JPH0113661B2 true JPH0113661B2 (ja) | 1989-03-07 |
Family
ID=14796303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12084280A Granted JPS5745726A (en) | 1980-09-01 | 1980-09-01 | Transistor switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5745726A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
-
1980
- 1980-09-01 JP JP12084280A patent/JPS5745726A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5745726A (en) | 1982-03-15 |
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