JPS63115414A - フリツプフロツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、低消費電力で動作可能なフリップフロップ回
路に関する。

〔従来の技術〕

高速のフリップフロップ回路において、従来から差動形
の電流切替回路を用いた構成が知られている。当該７リ
ツプフロツプ回路の具体例を第４図に示す。第４図にお
いて、１は正相のデータ入力端子、２は逆相のデータ入
力または第１の基準電圧の入力端子、３はクロック入力
端子、４は逆相のクロック入力または第２の基準電圧の
入力端子、５は第３の基準電圧の入力端子、６は正相の
フリップフロップ出力端子、７は逆相の７リツプ出力端
子、８は第１の電源端子、９は第２の電源端子、ＱＩＯ
−Ｑｔｇはトランジスタ、Ｒｔｏ−Ｒｔｚは抵抗である
。該フリップ７０ツブ回路の動作を説明する。先ずクロ
ック入力がＬｏｗレベルの場合、Ｑ１４．　ＱｌＢの差
動回路においてＱｔｇがＯＮとなり、正相及び逆相のデ
ータ入力をベースに印加するＱｌｏ、Ｑｔｓの差動回路
が動作可能となり、データ信号に応じてフリップフロッ
プ回路の状態を設定する。またクロックがＨｉｇｈレベ
ルの場合Ｑ１４．Ｑ１５の差動回路においてＱ１４がＯ
Ｎとな！り、ＱＩＯＩＱＩＩの差動回路の動作が停止し
、Ｑｌｌ、Ｑ１２の差動回路が動作可能となシ、データ
信号の取込みが停止し、フリップ７０ツブの状態を保持
する。

〔発明が解決しようとする問題点〕

このようなフリップフロップ回路において低消費電力化
を図ろうとする場合、一般的に■第１の電源から第２の
電源に流れる電流値を低減する手法。■第１の電源と第
２の電源の電位差を低減する手法の２つの手法が考えら
れる。■の手法は回路の所要特性とトランジスタの性能
、寄生容量の大きさを考慮して回路設計時に最適化が図
られるが、■の手法については回路形式に依存する。第
４図の回路において、第１の電源と第２の電源の所昏電
位差を概算してみる。第１の電源と第２の電源の間には
トランジスタが３段縦積みされている。通常導通状態の
トランジスタのペースエミッタ間電圧（ＶＢＫ）は約Ｏ
，Ｓ　Ｖであるので３段積みの場合には３Ｖｎｇ　＝　
２．４Ｖが必要となる。さらに出力の信号振幅を通常の
小論理振幅０．４ｖとし、Ｒｒｚの電圧降下を０．２　
Ｖ程度に設定すると所要電位差としては約３ｖとなる。

従って第４図の回路に前記■の手法を適用する場合的３
ｖが限界となる。

従って■の手法を適用して一低消費電力化を図る場合に
は、第４図のような縦積み構成に代る回路形式を適用す
る必要がある。縦積みを用いない場合には、論理レベル
のシフトが使えないため電流切替回路で実現可能な論理
機能はＯＲ，ＮＯＨに限定される。第５図（ａ）　（ｂ
）に縦積み構成を用いない従来回路の具体例として、同
（ａ）図にはＮＯＲで構成したフリップフロップ回路の
論理回路及び同（ｂ）図にはこれを実現するトランジス
タ回路を示す。第５図（ａ）（ｂ）において、１は正相
のデータ入力端子、３はクロック入力端子、６は正相の
フリップフロップ出力端子、７は逆相の７リツプフロツ
プ出力端子、８は第１の電源端子、９は第２の電源端子
、１０は逆相のデータ入力、１１は基準電圧、１２は逆
相の取込みデータ出力、１３は正相の取込みデータ出力
、Ｑｚｏ−Ｑｇｓはトランジスタ、Ｒ２Ｏ−Ｒｚｙは抵
抗である。該フリップフロップ回路の動作を説明する。

先ずクロック入力がＬｏｗレベルの場合、Ｑｇｔ、Ｑｇ
ａはＯＦＦとなシデータ信号を取込みフリップフロップ
の状態を書きかえる。すなわち１にＨｉ　ｇｈレベルの
入力が印加されるとＱ２０．ＱｌＢがＯＮシ、戎がＬｏ
ｗ。

１３がＨｉｇｈとなシ、ＱｇａのベースにＨｉ　ｇｈレ
ベル。

ＱｚｅのベースにＬ６ｗレベルが印加される。９８丁。

Ｑｌｇはフリップフロップの状態を保持するトランジス
タである。ここで６，７の出力端子の出力電圧は、１２
．１３の出力電圧に対してＲ１１４による電圧降下分だ
けレベルシフトされているため、Ｑｇａのベース（Ｄ　
Ｈｉｇｈレベルが優先し、フリップフロップの状態を６
がＨｌｇｈ、７がＬｏｗに書きかえることができる。ま
た１０にＨｌ　ｇｈレベルの入力が印加されると、Ｑｚ
ｓ、ＱｚｇがＯＮ　Ｌ、１２がＨｉｇｈ　、　１３がＬ
ｏｗとな夛、ＱｇａのベースにＬＯＷレベル、Ｑｚｅの
ベースにＨｌ　ｇｈレベルが印加され、フリップフロッ
プの状態を６がＬｏｗ　ａ　７がＨｌｇｈに書きかえる
。次にクロックがＨｉｇｈレベルの場合、Ｑｚｔ、Ｑ２
４がＯＮとなり、データ信号の取込みは停止されｎ、１
３のレベルはいづれもＬｏｗレベルとなる。この結果Ｑ
２ｇ、Ｑ２１１のベース電圧のＨｉｇｈ＋　ＬＯＷに応
じて設定されていたフリップフロップの状態がＱ２７．
　Ｑ２ｍによって保持される。このような回路ではトラ
ンジスタのＶＢＥ１段分の他、出力の信−号振幅Ｑ、４
Ｖ　＋　Ｒｚｔ、Ｒｇｓの電圧降下的０．７ｖを考慮す
ると、第１の電源と第２の電源の電位差は約２ｖ程度で
動作可能となる。さらにトランジスタの飽和余裕として
のコレクタ・エミッタ間電圧（ＶＣＥ）を約０．４ｖに
すると電位差の低減がさらに図れ約１．５ｆｆ動作可能
となる。但し、第５図（ａ）　（ｂ）の回路ではデータ
信号の取込み保持の制御を２つのＮＯＲ回路を用いてい
るため電流パスが増え、前記低消費電力化の■の手法の
観点からはデメリットとなる問題がある。

〔問題点を解決するための手段〕

発明の目的 本発明の目的は、低消費電力で動作可能なフリップフロ
ップ回路を実現するため低電源電圧で動作し、電流バス
の少ない回路形式を提供することにある。

発明の構成 本発明は電流切替回路の２つのスイッチングトランジス
タの各コレクタにクロック入力を同時にベースに印加す
る２つのトランジスタのコレクタをそれぞれ接続するこ
とを王な特徴とする。

第１図に本発明の主要素となる回路を示す。第１図にお
いて、１は正相のデータ入力端子、３はクロック入力端
子、８は第１の電源端子、９は第２の電源端子、１０は
逆相のデータ入力端子、１２は逆相の取込みデータ出力
、１３は正相の取込みデータ出力、Ｑｓｏ＝Ｑｓｓはト
ランジスタ、Ｒａ　ｏ　−Ｒｓ　４は抵抗である。第５
図の従来回路では１．１０のデータ入力各々に対してＮ
ＯＲ回路を設けていたのに対し、第１図では１，１０の
データ信号ｔ″１個の電流切替回路に入力することが可
能であり、この構成によ＃）を流バスを低減することを
特徴とする。

〔実施例〕

第２図（ａ）　（ｂ）は本発明の第１の実施例を説明す
る回路図及び波形図である。１は正相のデータ入力端子
、３はクロック入力端子、６は正相のフリップフロップ
出力端子、７は逆相のフリップ７０ツブ出力端子、８は
第１の電源端子、９は第２の電源端子、１０は逆相のデ
ータ入力端子、１２は逆相の取込みデータ出力、１３は
正相の取込みデータ出力、Ｑ４０−Ｑ４７はトランジス
タ、Ｒ４ｏ　−Ｒ４ｇは抵抗である。第２図中に示した
波形は実施例回路の動作を説明する図であシ、記号は回
路図と対応している。先ずクロックがＬｏｗレベルの場
合、Ｑ４１．Ｑ４２はＯＦＦとなυ、データ信号を取込
み、フリップフロップの状態を書きかえる。すなわち１
にＨｉｇｈレベルの入力が印加されるとＱ４ｏがＯＮ　
Ｌ、１２がＬＯＷレベル＋　１３　カＨ１ｇｈレベルド
ナって、Ｑ４４ノヘースｉｃＨ１ｇｈレベル、Ｑ４γの
ベースＫＬＯＷレベルカ印加される。以下は第５図の従
来回路動作で説明したように、フリップフロップの状態
が、６がＨｌｇｈ。

７がＬｏｗに書きかえられる。また１０にＨｉｇｈレベ
ルが印加されるとＱａｓがＯＮ　Ｌ、球がＨｉ　ｇｈ　
、　、１３がＬｏｖｒトナっテ、Ｑ４４のベースにＬｏ
ｗレベルｌ　Ｑ４？　ＯベースにＨｉｇｈレベルが印加
され、フリップフロップの状態が６がＬｏｗ　＋　７が
Ｈｉｇｈに書きかえられる。

次にクロックがＨｉｇｈレベルの場合、Ｑ４ｔ、Ｑ４ｚ
がＯＮとなってデータ信号の取込みを停止しフリップフ
ロップの状態を保持する。但し、Ｒ４２１Ｒ４ｇが無い
場合、Ｑ４１．Ｑ４２およびデータ入力のＨ１ｇｈレベ
ルが印加されるＱ４ｏまたはＱ４ａの３個のトランジス
タが同一バイアスとなシ、例えばＱ４０．Ｑ４１．Ｑ４
２がＯＮの場合、回路電流の２／３がＲ２Ｏに、残υの
１／３がＲ４１に流れる。従って回路電流の１／３に対
するＲ４０での電圧降下分だけ１２　、１３の出力の電
位差となる。この電位差が太きいと、クロック入力がＨ
ｉｇｈで本来フリップフロップの状態を保持すべきモー
ドで書きかえが発生する危険性がある。これを回避する
ためにデータ入力側のトランジスタのエミッタにＲ４ｗ
、Ｒ４ｓ　全付加し、クロック入力がＨｉ−ｇｈレベル
となった場合Ｑ４０またはＱ４Ｂへの分流比を誤動作の
要因とならない値に抑圧している。従ってクロック入力
がａｉ　ｇｈとなった場合回路電流のはｖ１／２ずつが
Ｑ４１．Ｑ４２に流れることにより、ν。

１３はいづれも出力信号振幅のはｙ中間値のレベルとな
る。この結果Ｑ４４　、　Ｑ４　？のベース電圧のｌ（
Ｉｇｈ＋Ｌｏｗに応じて設定されていたフリップ７０ツ
ブの状態がＱ４　Ｓ　、Ｑ４　ｍによって保持される。

このようにクロック入力がＨｉｇｈレベルのとき１２　
、１３が出力信号振幅のはソ中間値となることは、第５
図の従来回路で、クロック入力がＨｌ　ｇｈレベルのと
き１２　、１３がＬｏｗレベルになる点と異々る。クロ
ック入力がＬＯＷレベルに変化し、１２　、１３が新た
にＨｉｇｈ　＋　Ｌｏｗに設定される場合Ｌｏｖｒレベ
ルからＨｉ　ｇｈレベルへの遷移に比べて、中間値から
Ｈｉ　ｇｈレベルへの遷移の方が動作速度上有利である
。

次に第３図に本発明の第２の実施例を示す。１は第１の
データ入力端子、１′は第２のデータ入力端子、３はク
ロック入力端子、６は正相の７リツプフロツプ出力端子
、７は逆相の７リツプフロツプ出力端子、８は第１の電
源端子、９は第２の電源端子、１２は逆相の取込みデー
タ出力、１３は正相の取込みデータ出力、１４は基準電
圧入力端子、ＱＩＩＯ〜Ｑｓｓはトランジスタ、Ｒｓｏ
　＝Ｒｓｙは抵抗である。

本実施例ではフリップフロップの入力部で第１および第
２のデータ入力のＮＯＲ論理を火打する機能を付加した
例である。このような場合１４には入力信号振幅の中間
値が直流で印加される。従ってクロック入力がＨｉｇｈ
となってもＱｓｓとＱＳ４のベース電位には本来電位差
が有５、ＱｓｓとＱｓ４の分流比は誤動作の要因となら
ない値が確保されている。

このようにデータ入力に代って基準電正金印加する場合
には第２図のエミッタ抵抗Ｒ４ｍに対応する抵抗（トラ
ンジスタＱＩ４と抵抗Ｒｓｓとの間の抵抗）は不要とな
る。

以上述べた本発明の第１及び第２の実施例の回路では、
第１の電源と第２の電源の所要電位差は、第２図の回路
とはＶ同じなので、約１．５Ｖとなる。

〔発明の効果〕

以上説明したように、本発明によれば電源電圧１．５Ｖ
程度で動作可能で、かつ電流バスが少ないフリップフロ
ップが実現でき、特に携帯電話機等の郵低消費電力装置
に適用して効果がある。

【図面の簡単な説明】

第１図は本発明の主要素となる回路図、第２図（ａ）　
（ｂ）は本発明の第１の実施例の回路及び波形図、 第３図は本発明の第２の実施例の回路図、第４図は縦積
み構成を用いた従来のフリップフロップ回路の具体例、 第５図（ａ）　（ｂ）は縦積み構成を用いない従来のフ
リップフロップ回路の具体例を示す。 １．１′・・・正相のデータ入力端子 ２・・・逆相のデータ入力または第１の基準電圧入力端
子 ３・・・クロック入力端子 ５・・・第３の基準電圧 ６・・°正相のフリップ７０ツブ出力端子７・・・逆相
の７リツプフロツプ出力端子８・・・第１の電源端子 ９・・・第２の電源端子 １０・・・逆相のデータ入力端子 １１・・・基準電圧入力端子 １２・・・正相の取込みデータ出力 １３・・・逆相の取込みデータ出力 １４・・・基準電圧入力端子 特許出願人　日本電信電話株式会社 代理人弁理士　玉　蟲　　久　五　部 （外２名） 第　　１　　図 第　　６　　図 第　　４　　図　°″′−９

Claims (2)

【特許請求の範囲】
1. （１）第１、第２、第３及び第４トランジスタを具え、
   データ入力をベースに印加する第１のトランジスタのコ
   レクタと第１の電源の間に第１の抵抗を接続し、逆極性
   のデータ入力をベースに印加する第２のトランジスタと
   第１の電源の間に第２の抵抗を接続し、第１のトランジ
   スタのエミッタに第３の抵抗の一端を接続し、該第３の
   抵抗の他端と第２のトランジスタのエミッタ間に第４の
   抵抗を接続し、第３及び第４の抵抗の接続点と第２の電
   源の間に第５の抵抗を接続して構成し、第１及び第２の
   トランジスタのコレクタから相補極性の出力を得る差動
   回路の第３、第４の抵抗の接続点に、エミッタおよびク
   ロック入力が印加されるベースを相互に接続した第３、
   第４のトランジスタのエミッタ接続点を接続し、第１の
   トランジスタのコレクタに第３のトランジスタのコレク
   タを、また第２のトランジスタのコレクタに第４のトラ
   ンジスタのコレクタをそれぞれ接続した回路を具備した
   ことを特徴とするフリップフロップ回路。
2. （２）特許請求の範囲第１項記載のフリップフロップ回
   路において、第２のトランジスタのベースに逆極性のデ
   ータ入力を印加する場合には第２のトランジスタのエミ
   ッタに第４の抵抗を接続し、第２のトランジスタのベー
   スに基準電圧を印加する場合には、第４の抵抗を接続せ
   ず、第１のトランジスタのエミッタに一端を接続した第
   ３の抵抗の他端と第２及び第３のトランジスタのエミッ
   タを接続したことを特徴とするフリップフロップ回路。